JPH0784667A - クロックドライバの異常監視方法及び装置 - Google Patents
クロックドライバの異常監視方法及び装置Info
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- JPH0784667A JPH0784667A JP5228796A JP22879693A JPH0784667A JP H0784667 A JPH0784667 A JP H0784667A JP 5228796 A JP5228796 A JP 5228796A JP 22879693 A JP22879693 A JP 22879693A JP H0784667 A JPH0784667 A JP H0784667A
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- clock signal
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Abstract
(57)【要約】
【目的】 電子装置の各ユニットに設けらるクロックド
ライバの異常監視を簡易的に行え、装置の信頼性を向上
する。 【構成】 クロックドライバ１１の入力クロック信号Ｃ
Ｌａと出力クロック信号ＣＬｂの断を第１、第２の信号
断検出部１２、１３でそれぞれ監視し、入力クロック信
号が断でなく、出力クロック信号が断の場合、クロック
ドライバは異常であると判定して警報を出力し、あるい
は、クロックドライバ２１の入力クロック信号ＣＬａと
出力クロック信号ＣＬｂの位相を位相差監視部２２で監
視し、出力クロック信号が入力クロック信号に対して所
定値以上の位相ずれを生じた場合、クロックドライバは
異常であると判定して警報を出力する。
ライバの異常監視を簡易的に行え、装置の信頼性を向上
する。 【構成】 クロックドライバ１１の入力クロック信号Ｃ
Ｌａと出力クロック信号ＣＬｂの断を第１、第２の信号
断検出部１２、１３でそれぞれ監視し、入力クロック信
号が断でなく、出力クロック信号が断の場合、クロック
ドライバは異常であると判定して警報を出力し、あるい
は、クロックドライバ２１の入力クロック信号ＣＬａと
出力クロック信号ＣＬｂの位相を位相差監視部２２で監
視し、出力クロック信号が入力クロック信号に対して所
定値以上の位相ずれを生じた場合、クロックドライバは
異常であると判定して警報を出力する。
Description
【０００１】
【産業上の利用分野】本発明は電子装置におけるクロッ
クドライバの異常監視方法及び装置に係わり、特にクロ
ック信号を供給するクロック供給ユニットと、該クロッ
ク信号を入力され互いに同一のクロックで所定の機能を
実行する複数の機能実行ユニットを備え、機能実行ユニ
ットに前記クロック信号に基づいて内部発振してクロッ
ク信号を再生するクロックドライバが設けられた電子装
置におけるクロックドライバの異常監視方法及び装置に
関する。
クドライバの異常監視方法及び装置に係わり、特にクロ
ック信号を供給するクロック供給ユニットと、該クロッ
ク信号を入力され互いに同一のクロックで所定の機能を
実行する複数の機能実行ユニットを備え、機能実行ユニ
ットに前記クロック信号に基づいて内部発振してクロッ
ク信号を再生するクロックドライバが設けられた電子装
置におけるクロックドライバの異常監視方法及び装置に
関する。
【０００２】
【従来の技術】複数のＣＰＵを使用する電子・情報・通
信装置（単に電子装置という）や、複数のユニットで使
用するクロックを、共通のクロックで動作させる必要の
ある電子装置がある。かかる電子装置では、近年のＣＰ
Ｕや各ユニットの高速化処理の要求に答えるために、動
作クロックの高速化が重要な課題となっている。このた
め、各ユニット（ＣＰＵを含める）間でのクロックを高
速化する必要があるが、単純にクロックを高速にする
と、ユニット間の接続距離によっては、クロックにスキ
ュー（位相ずれ）やジッタが発生し、装置が誤動作した
り、あるいは装置動作に重大な悪影響を与える。
信装置（単に電子装置という）や、複数のユニットで使
用するクロックを、共通のクロックで動作させる必要の
ある電子装置がある。かかる電子装置では、近年のＣＰ
Ｕや各ユニットの高速化処理の要求に答えるために、動
作クロックの高速化が重要な課題となっている。このた
め、各ユニット（ＣＰＵを含める）間でのクロックを高
速化する必要があるが、単純にクロックを高速にする
と、ユニット間の接続距離によっては、クロックにスキ
ュー（位相ずれ）やジッタが発生し、装置が誤動作した
り、あるいは装置動作に重大な悪影響を与える。
【０００３】この問題を解決するために、従来、クロッ
クの送受ユニットにそれぞれクロックドライバを搭載
し、該クロックドライバの内部発振によりユニット間の
クロックを再生したり、ユニット間は低速のクロックで
伝送し、クロックドライバの内部発振により必要な高速
のクロックを再生することが行われている。図９はかか
る従来の電子装置の構成図であり、１はクロック信号を
供給するクロック供給ユニット、２，３，・・・は該ク
ロック信号を入力され互いに同一のクロックで所定の機
能を実行する複数の機能実行ユニットであり、各ユニッ
トはクロックドライバ（ＣＬＫ ＤＲＶ）１ａ，２ａ，
３ａ，・・・を備えている。各クロックドライバは例え
ばＰＬＬ回路（Phase Locked Loop Circuit)により構成
されている。
クの送受ユニットにそれぞれクロックドライバを搭載
し、該クロックドライバの内部発振によりユニット間の
クロックを再生したり、ユニット間は低速のクロックで
伝送し、クロックドライバの内部発振により必要な高速
のクロックを再生することが行われている。図９はかか
る従来の電子装置の構成図であり、１はクロック信号を
供給するクロック供給ユニット、２，３，・・・は該ク
ロック信号を入力され互いに同一のクロックで所定の機
能を実行する複数の機能実行ユニットであり、各ユニッ
トはクロックドライバ（ＣＬＫ ＤＲＶ）１ａ，２ａ，
３ａ，・・・を備えている。各クロックドライバは例え
ばＰＬＬ回路（Phase Locked Loop Circuit)により構成
されている。
【０００４】クロック供給ユニット１では、基準周波数
発振器１ｂから出力される信号に基づいてクロックドラ
イバ１ａはクロック信号ＣＬ１を発生し、該クロック信
号を線Ｌ１，Ｌ２，・・・を介して各機能実行ユニット
２，３，・・・に伝送する。各機能実行ユニット２，
３，・・・は該クロック信号ＣＬ１を受信し、内部発振
により自ユニット内で使用するクロックＣＬ２，ＣＬ３
・・・を発生し、それぞれ自ユニット内のＣＰＵ２ｂ，
３ｂ、その他の回路に供給し、各部は該クロック信号Ｃ
Ｌ２，ＣＬ３に基づいて所定の機能を実行する。かかる
構成によれば、クロック供給ユニット１から供給するク
ロック信号ＣＬ１の周波数を低速にし、機能実行ユニッ
ト側で該低速のクロック信号ＣＬ１に基づいて必要な高
速のクロック信号ＣＬ２，ＣＬ３、・・・等を発生する
ことによりスキューやジッタの影響をなくすことができ
る。
発振器１ｂから出力される信号に基づいてクロックドラ
イバ１ａはクロック信号ＣＬ１を発生し、該クロック信
号を線Ｌ１，Ｌ２，・・・を介して各機能実行ユニット
２，３，・・・に伝送する。各機能実行ユニット２，
３，・・・は該クロック信号ＣＬ１を受信し、内部発振
により自ユニット内で使用するクロックＣＬ２，ＣＬ３
・・・を発生し、それぞれ自ユニット内のＣＰＵ２ｂ，
３ｂ、その他の回路に供給し、各部は該クロック信号Ｃ
Ｌ２，ＣＬ３に基づいて所定の機能を実行する。かかる
構成によれば、クロック供給ユニット１から供給するク
ロック信号ＣＬ１の周波数を低速にし、機能実行ユニッ
ト側で該低速のクロック信号ＣＬ１に基づいて必要な高
速のクロック信号ＣＬ２，ＣＬ３、・・・等を発生する
ことによりスキューやジッタの影響をなくすことができ
る。
【０００５】
【発明が解決しようとする課題】かかるクロックドライ
バを各ユニットに設ける構成において、各ユニットのク
ロックドライバが故障してクロックが出力されなかった
り、あるいは出力されるクロックの位相が変動すると、
このクロックを使用しているＣＰＵや回路が誤動作す
る。このため、従来はＣＰＵや回路の動作を監視するこ
とによりユニットの故障を検出している。ところで、近
年、装置の信頼性の向上、リカバリの短縮等の要請が高
まってきており、ユニット内のどの部分の故障かを判定
する機能や、予備のクロックドライバを設け、クロック
ドライバの故障時に該予備のクロックドライバに切り換
える機能が必要になっている。以上から、本発明の目的
は、クロックドライバの異常を検出できる異常監視方法
及び装置を提供することである。本発明の別の目的は、
クロックドライバの出力断、位相ずれ発生を検出できる
異常監視方法及び装置を提供することである。
バを各ユニットに設ける構成において、各ユニットのク
ロックドライバが故障してクロックが出力されなかった
り、あるいは出力されるクロックの位相が変動すると、
このクロックを使用しているＣＰＵや回路が誤動作す
る。このため、従来はＣＰＵや回路の動作を監視するこ
とによりユニットの故障を検出している。ところで、近
年、装置の信頼性の向上、リカバリの短縮等の要請が高
まってきており、ユニット内のどの部分の故障かを判定
する機能や、予備のクロックドライバを設け、クロック
ドライバの故障時に該予備のクロックドライバに切り換
える機能が必要になっている。以上から、本発明の目的
は、クロックドライバの異常を検出できる異常監視方法
及び装置を提供することである。本発明の別の目的は、
クロックドライバの出力断、位相ずれ発生を検出できる
異常監視方法及び装置を提供することである。
【０００６】
【課題を解決するための手段】図１は本発明の原理説明
図である。１１，２１はクロックドライバ、１２，１３
はクロックドライバの入力クロック信号ＣＬａと出力ク
ロック信号ＣＬｂの断をそれぞれ検出する第１、第２の
クロック信号断検出部、１４は入力クロック信号ＣＬａ
が断でなく、出力クロック信号ＣＬｂが断の場合、クロ
ックドライバ１１の異常を示す警報信号を出力する異常
判定部である。２２はクロックドライバの入力クロック
信号ＣＬａと出力クロック信号ＣＬｂの位相差を比較
し、所定値以上の位相差を検出した場合、クロックドラ
イバの異常を示す警報信号を出力する位相差監視部であ
る。
図である。１１，２１はクロックドライバ、１２，１３
はクロックドライバの入力クロック信号ＣＬａと出力ク
ロック信号ＣＬｂの断をそれぞれ検出する第１、第２の
クロック信号断検出部、１４は入力クロック信号ＣＬａ
が断でなく、出力クロック信号ＣＬｂが断の場合、クロ
ックドライバ１１の異常を示す警報信号を出力する異常
判定部である。２２はクロックドライバの入力クロック
信号ＣＬａと出力クロック信号ＣＬｂの位相差を比較
し、所定値以上の位相差を検出した場合、クロックドラ
イバの異常を示す警報信号を出力する位相差監視部であ
る。
【０００７】
【作用】第１の方法では、クロックドライバ１１の入力
クロック信号ＣＬａと出力クロック信号ＣＬｂの断を第
１、第２のクロック信号断検出部１２，１３でそれぞれ
監視し、異常判定部１４は入力クロック信号ＣＬａが断
でなく、出力クロック信号ＣＬｂが断の場合、クロック
ドライバ１１は異常であると判定して警報を出力する
（以上図１(a)参照)。又、第２の方法では、位相差監視
部２２はクロックドライバ２１の入力クロック信号ＣＬ
ａと出力クロック信号ＣＬｂの位相を監視し、出力クロ
ック信号が入力クロック信号に対して所定値以上の位相
ずれを生じた場合、クロックドライバ２１は異常である
と判定して警報を出力する（図１(b)参照)。更に、第３
の方法では、クロックドライバの入力クロック信号と出
力クロック信号の断を各々監視すると共に、クロックド
ライバの入力クロック信号と出力クロック信号の位相を
監視し、入力クロック信号が断でなく、出力クロック信
号が断の時にクロックドライバは異常であると判定する
と共に、出力クロック信号が入力クロック信号に対して
所定値以上の位相ずれを生じている時にクロックドライ
バは異常であると判定する。
クロック信号ＣＬａと出力クロック信号ＣＬｂの断を第
１、第２のクロック信号断検出部１２，１３でそれぞれ
監視し、異常判定部１４は入力クロック信号ＣＬａが断
でなく、出力クロック信号ＣＬｂが断の場合、クロック
ドライバ１１は異常であると判定して警報を出力する
（以上図１(a)参照)。又、第２の方法では、位相差監視
部２２はクロックドライバ２１の入力クロック信号ＣＬ
ａと出力クロック信号ＣＬｂの位相を監視し、出力クロ
ック信号が入力クロック信号に対して所定値以上の位相
ずれを生じた場合、クロックドライバ２１は異常である
と判定して警報を出力する（図１(b)参照)。更に、第３
の方法では、クロックドライバの入力クロック信号と出
力クロック信号の断を各々監視すると共に、クロックド
ライバの入力クロック信号と出力クロック信号の位相を
監視し、入力クロック信号が断でなく、出力クロック信
号が断の時にクロックドライバは異常であると判定する
と共に、出力クロック信号が入力クロック信号に対して
所定値以上の位相ずれを生じている時にクロックドライ
バは異常であると判定する。
【０００８】
(a) 本発明の第１の実施例 図２はクロックドライバの異常を検出する本発明の第１
の実施例構成図である。図中、１１はクロックドライバ
（ＣＬＫ ＤＲＶ）、１２はクロックドライバの入力ク
ロック信号ＣＬａの断を検出する第１のクロック信号断
検出部、１３はクロックドライバの出力クロック信号Ｃ
Ｌｂの断を検出する第２のクロック信号断検出部、１４
は入力クロック信号ＣＬａが断でなく、出力クロック信
号ＣＬｂが断の場合、クロックドライバ１１の異常を示
す警報信号を出力する異常判定部である。
の実施例構成図である。図中、１１はクロックドライバ
（ＣＬＫ ＤＲＶ）、１２はクロックドライバの入力ク
ロック信号ＣＬａの断を検出する第１のクロック信号断
検出部、１３はクロックドライバの出力クロック信号Ｃ
Ｌｂの断を検出する第２のクロック信号断検出部、１４
は入力クロック信号ＣＬａが断でなく、出力クロック信
号ＣＬｂが断の場合、クロックドライバ１１の異常を示
す警報信号を出力する異常判定部である。
【０００９】クロックドライバ１１は例えばＰＬＬ回路
で構成されており、図３に示すように、入力クロック信
号ＣＬａと出力クロック信号ＣＬｂを分周した信号ＣＬ
ｂ′の位相差を出力する位相比較器１１ａと、位相差に
応じた電圧を出力するローパスフィルタ等の位相差・電
圧発生部１１ｂと、位相差に応じた電圧を入力され、該
入力電圧に応じた周波数の信号（出力クロック信号）Ｃ
Ｌｂを出力する電圧制御発振器（ＶＣＯ）１１ｃと、該
出力クロック信号の周波数を分周する分周回路１１ｄを
備えている。
で構成されており、図３に示すように、入力クロック信
号ＣＬａと出力クロック信号ＣＬｂを分周した信号ＣＬ
ｂ′の位相差を出力する位相比較器１１ａと、位相差に
応じた電圧を出力するローパスフィルタ等の位相差・電
圧発生部１１ｂと、位相差に応じた電圧を入力され、該
入力電圧に応じた周波数の信号（出力クロック信号）Ｃ
Ｌｂを出力する電圧制御発振器（ＶＣＯ）１１ｃと、該
出力クロック信号の周波数を分周する分周回路１１ｄを
備えている。
【００１０】第１のクロック信号断検出部１２は単安定
マルチバイブレータ（例えばナショナルセミコンダクタ
社あるいはモトローラ社製７４ＨＣ１２３）１２ａと断
検出時間を設定する抵抗Ｒ１、コンデンサＣ１で構成さ
れている。単安定マルチバイブレータ１２ａは入力があ
るとＣ１・Ｒ１（＝Ｔ１）で定まる時間幅（ローレベル
の時間幅）のパルスを出力するものである。従って、図
４(a)に示すように、Ｃ１・Ｒ１（＝Ｔ１）を入力クロ
ックＣＬａの周期Ｔａより長くしておくことにより、正
常に入力クロック信号ＣＬａが入力されている場合には
その出力（警報信号）ＡＬＭ１を常時ローレベルにでき
る。しかし、図４(b)に示すように、入力クロック信号
ＣＬａが断になると、最後の入力クロック信号ＣＬａの
立ち上がりからＴ１時間後に警報信号ＡＬＭ１をハイレ
ベルにする。
マルチバイブレータ（例えばナショナルセミコンダクタ
社あるいはモトローラ社製７４ＨＣ１２３）１２ａと断
検出時間を設定する抵抗Ｒ１、コンデンサＣ１で構成さ
れている。単安定マルチバイブレータ１２ａは入力があ
るとＣ１・Ｒ１（＝Ｔ１）で定まる時間幅（ローレベル
の時間幅）のパルスを出力するものである。従って、図
４(a)に示すように、Ｃ１・Ｒ１（＝Ｔ１）を入力クロ
ックＣＬａの周期Ｔａより長くしておくことにより、正
常に入力クロック信号ＣＬａが入力されている場合には
その出力（警報信号）ＡＬＭ１を常時ローレベルにでき
る。しかし、図４(b)に示すように、入力クロック信号
ＣＬａが断になると、最後の入力クロック信号ＣＬａの
立ち上がりからＴ１時間後に警報信号ＡＬＭ１をハイレ
ベルにする。
【００１１】第２のクロック信号断検出部１３は単安定
マルチバイブレータ（例えばナショナルセミコンダクタ
社あるいはモトローラ社製７４ＨＣ１２３）１３ａと断
検出時間を設定する抵抗Ｒ２、コンデンサＣ２で構成さ
れている。単安定マルチバイブレータ１３ａは入力があ
るとＣ２・Ｒ２（＝Ｔ２）で定まる時間幅（ローレベル
の時間幅）のパルス（警報信号ＡＬＭ２）を出力するも
ので、第１のクロック信号断検出部１２と全く同様に動
作する。異常判定部１４は警報信号ＡＬＭ１のレベルを
反転する反転ゲート（ノットゲート）１４ａと、該反転
信号＊ＡＬＭ１と第２クロック信号断検出部１３から出
力される警報信号ＡＬＭ２との論理積を演算するアンド
ゲート１４ｂを有している。
マルチバイブレータ（例えばナショナルセミコンダクタ
社あるいはモトローラ社製７４ＨＣ１２３）１３ａと断
検出時間を設定する抵抗Ｒ２、コンデンサＣ２で構成さ
れている。単安定マルチバイブレータ１３ａは入力があ
るとＣ２・Ｒ２（＝Ｔ２）で定まる時間幅（ローレベル
の時間幅）のパルス（警報信号ＡＬＭ２）を出力するも
ので、第１のクロック信号断検出部１２と全く同様に動
作する。異常判定部１４は警報信号ＡＬＭ１のレベルを
反転する反転ゲート（ノットゲート）１４ａと、該反転
信号＊ＡＬＭ１と第２クロック信号断検出部１３から出
力される警報信号ＡＬＭ２との論理積を演算するアンド
ゲート１４ｂを有している。
【００１２】入力クロック信号ＣＬａが入力されてお
り、かつ、クロックドライバ１１が正常に出力クロック
信号ＣＬｂを出力している場合には、警報信号ＡＬＭ
１，ＡＬＭ２は共にローレベルになるため、異常判定部
１４は異常警報信号を出さない。又、入力クロック信号
ＣＬａが入力されていない場合、出力クロック信号ＣＬ
ｂは出力されないが、警報信号ＡＬＭ１，ＡＬＭ２は共
にハイレベルになるため、異常判定部１４は異常警報信
号を出さない。しかし、入力クロック信号ＣＬａが入力
されている場合において、クロックドライバ１１に異常
が発生して出力クロック信号ＣＬｂが出力されないと、
警報信号ＡＬＭ１はローレベル、警報信号ＡＬＭ２はハ
イレベルになる。この結果、アンドゲート１４ｂの出力
はハイレベルになり、異常判定部１４は異常警報信号Ａ
ＬＭ（＝”１”）を出力する。
り、かつ、クロックドライバ１１が正常に出力クロック
信号ＣＬｂを出力している場合には、警報信号ＡＬＭ
１，ＡＬＭ２は共にローレベルになるため、異常判定部
１４は異常警報信号を出さない。又、入力クロック信号
ＣＬａが入力されていない場合、出力クロック信号ＣＬ
ｂは出力されないが、警報信号ＡＬＭ１，ＡＬＭ２は共
にハイレベルになるため、異常判定部１４は異常警報信
号を出さない。しかし、入力クロック信号ＣＬａが入力
されている場合において、クロックドライバ１１に異常
が発生して出力クロック信号ＣＬｂが出力されないと、
警報信号ＡＬＭ１はローレベル、警報信号ＡＬＭ２はハ
イレベルになる。この結果、アンドゲート１４ｂの出力
はハイレベルになり、異常判定部１４は異常警報信号Ａ
ＬＭ（＝”１”）を出力する。
【００１３】(b) 本発明の第２実施例 図５は本発明の第２の実施例構成図である。図中、２１
はクロックドライバであり、ＰＬＬ回路によって構成す
ることにより入出力クロックＣＬａ，ＣＬｂの位相差を
小さく抑えるようになっている。２２はクロックドライ
バの入力クロック信号ＣＬａと出力クロック信号ＣＬｂ
の位相差を比較し、所定値以上の位相差を検出した場
合、クロックドライバの異常を示す異常警報信号ＡＬＭ
を出力する位相差監視部である。位相差監視部２２は、
入力クロック信号ＣＬａを所定時間遅延する遅延回路
（ＤＬＹ）２２ａとフリップフロップ（７４ＡＳ７４
等）２２ｂを備えている。フリップフロップ２２ｂのセ
ット端子には、電源投入時に異常警報信号ＡＬＭが出力
されないように、電源投入後所定時間ローレベルとなる
パワーオンリセット信号ＰＯＲが入力され、Ｄ端子には
遅延信号出力ＣＬａ′が入力され、クロック端子には出
力クロック信号ＣＬｂが入力されている。
はクロックドライバであり、ＰＬＬ回路によって構成す
ることにより入出力クロックＣＬａ，ＣＬｂの位相差を
小さく抑えるようになっている。２２はクロックドライ
バの入力クロック信号ＣＬａと出力クロック信号ＣＬｂ
の位相差を比較し、所定値以上の位相差を検出した場
合、クロックドライバの異常を示す異常警報信号ＡＬＭ
を出力する位相差監視部である。位相差監視部２２は、
入力クロック信号ＣＬａを所定時間遅延する遅延回路
（ＤＬＹ）２２ａとフリップフロップ（７４ＡＳ７４
等）２２ｂを備えている。フリップフロップ２２ｂのセ
ット端子には、電源投入時に異常警報信号ＡＬＭが出力
されないように、電源投入後所定時間ローレベルとなる
パワーオンリセット信号ＰＯＲが入力され、Ｄ端子には
遅延信号出力ＣＬａ′が入力され、クロック端子には出
力クロック信号ＣＬｂが入力されている。
【００１４】遅延回路２２ａは、クロックドライバ２
１が正常時、出力クロックＣＬｂの立ち上がりのタイミ
ングで入力クロック信号ＣＬａをラッチしなしようにし
（異常警報信号ＡＬＭを出力しないようにし）、かつ
クロックドライバ２１の異常時（出力クロック信号ＣＬ
ｂの位相ずれが生じた時）、該出力クロックＣＬｂの立
ち上がりのタイミングで入力クロック信号ＣＬａをラッ
チして異常警報信号ＡＬＭを出力するものである。電子
装置に電源が投入されると、所定時間ｔの間ローレベル
のパワーオンＰＯＲ（図６参照）が発生し、位相差監視
部２２ｂのフリップフロップ２２ｂはリセットされ異常
警報信号ＡＬＭはローレベルに初期設定される。
１が正常時、出力クロックＣＬｂの立ち上がりのタイミ
ングで入力クロック信号ＣＬａをラッチしなしようにし
（異常警報信号ＡＬＭを出力しないようにし）、かつ
クロックドライバ２１の異常時（出力クロック信号ＣＬ
ｂの位相ずれが生じた時）、該出力クロックＣＬｂの立
ち上がりのタイミングで入力クロック信号ＣＬａをラッ
チして異常警報信号ＡＬＭを出力するものである。電子
装置に電源が投入されると、所定時間ｔの間ローレベル
のパワーオンＰＯＲ（図６参照）が発生し、位相差監視
部２２ｂのフリップフロップ２２ｂはリセットされ異常
警報信号ＡＬＭはローレベルに初期設定される。
【００１５】以後、入力クロック信号ＣＬａが入力され
ると、該入力クロック信号は遅延回路２２ａにより所定
時間Ｔｄ遅延されてフリップフロップ２２ｂに入力され
る。クロックドライバ２１が正常に動作し、入力クロッ
ク信号ＣＬａと同一周波数、同一位相で出力クロック信
号ＣＬｂを発生している場合には、出力クロックＣＬｂ
の立ち上がりのタイミングで遅延入力クロック信号ＣＬ
ａ′をラッチできず、異常警報信号ＡＬＭはローレベル
になっている。この状態で、時刻Ｔab（図６参照）でク
ロックドライバ２１に異常が発生して、出力クロック信
号ＣＬｂの位相がずれると、以後、出力クロック信号Ｃ
Ｌｂの立ち上がり時、遅延入力クロック信号ＣＬａ′が
ハイレベルになり、フリップフロップ２２ｂがセットさ
れ、ハイレベルの異常警報信号ＡＬＭが出力される。
ると、該入力クロック信号は遅延回路２２ａにより所定
時間Ｔｄ遅延されてフリップフロップ２２ｂに入力され
る。クロックドライバ２１が正常に動作し、入力クロッ
ク信号ＣＬａと同一周波数、同一位相で出力クロック信
号ＣＬｂを発生している場合には、出力クロックＣＬｂ
の立ち上がりのタイミングで遅延入力クロック信号ＣＬ
ａ′をラッチできず、異常警報信号ＡＬＭはローレベル
になっている。この状態で、時刻Ｔab（図６参照）でク
ロックドライバ２１に異常が発生して、出力クロック信
号ＣＬｂの位相がずれると、以後、出力クロック信号Ｃ
Ｌｂの立ち上がり時、遅延入力クロック信号ＣＬａ′が
ハイレベルになり、フリップフロップ２２ｂがセットさ
れ、ハイレベルの異常警報信号ＡＬＭが出力される。
【００１６】(c) 本発明の第３の実施例 図５の第２の実施例ではクロックドライバ２１が入力ク
ロック信号ＣＬａと同一周波数のクロック信号ＣＬｂを
出力する場合であるが、入力クロック信号周波数のＮ倍
の周波数を有するクロックＣＬｂを出力する場合があ
る。かかる場合には、図７に示すように、出力クロック
信号ＣＬｂを１／Ｎに分周する分周回路２３を設け、該
分周回路２３から出力される分周クロック信号ＣＬｂ′
をフリップフロップ２２ｂのクロック端子に入力する。
ロック信号ＣＬａと同一周波数のクロック信号ＣＬｂを
出力する場合であるが、入力クロック信号周波数のＮ倍
の周波数を有するクロックＣＬｂを出力する場合があ
る。かかる場合には、図７に示すように、出力クロック
信号ＣＬｂを１／Ｎに分周する分周回路２３を設け、該
分周回路２３から出力される分周クロック信号ＣＬｂ′
をフリップフロップ２２ｂのクロック端子に入力する。
【００１７】(d) 本発明の第４の実施例 第１の実施例では、クロックドライバの出力が完全に断
になる故障は検出できるが、位相ずれや、ＰＬＬの同期
外れ故障を検出できない。一方、第２、第３の実施例で
はクロックドライバの出力が完全に断になると、位相差
監視部の構成によっては警報信号出力機能そのものに支
障が出て異常警報信号を出力できない場合がある。そこ
で、第１、第２の実施例を組み合わせれば、出力クロッ
ク信号の断、位相ずれ、同期外れ等全ての異常を検出で
きる。
になる故障は検出できるが、位相ずれや、ＰＬＬの同期
外れ故障を検出できない。一方、第２、第３の実施例で
はクロックドライバの出力が完全に断になると、位相差
監視部の構成によっては警報信号出力機能そのものに支
障が出て異常警報信号を出力できない場合がある。そこ
で、第１、第２の実施例を組み合わせれば、出力クロッ
ク信号の断、位相ずれ、同期外れ等全ての異常を検出で
きる。
【００１８】図８はかかる本発明の第４の実施例構成図
であり、第１、第２の実施例と同一部分には同一符号を
付している。図中、１１はクロックドライバ（ＣＬＫ
ＤＲＶ）、１２は入力クロック信号ＣＬａの断を検出す
る第１のクロック信号断検出部（ＤＷＮ ＤＥＴ）、１
３はクロックドライバの出力クロック信号ＣＬｂの断を
検出する第２のクロック信号断検出部（ＤＷＮ ＤＥ
Ｔ）、１４は入力クロック信号ＣＬａが断でなく、出力
クロック信号ＣＬｂが断の場合、クロックドライバ１１
の異常を示す警報信号ＡＬＭ′を出力する異常判定部、
２２はクロックドライバの入力クロック信号ＣＬａと出
力クロック信号ＣＬｂの位相差を比較し、所定値以上の
位相差を検出した場合、クロックドライバの異常を示す
警報信号ＡＬＭ″を出力する位相差監視部、３１は異常
判定部１４から発生する第１の警報信号と位相差監視部
２２から発生する第２の警報信号の論理和を演算して異
常警報信号ＡＬＭを出力するオアゲートである。以上、
本発明を実施例により説明したが、本発明は請求の範囲
に記載した本発明の主旨に従い種々の変形が可能であ
り、本発明はこれらを排除するものではない。
であり、第１、第２の実施例と同一部分には同一符号を
付している。図中、１１はクロックドライバ（ＣＬＫ
ＤＲＶ）、１２は入力クロック信号ＣＬａの断を検出す
る第１のクロック信号断検出部（ＤＷＮ ＤＥＴ）、１
３はクロックドライバの出力クロック信号ＣＬｂの断を
検出する第２のクロック信号断検出部（ＤＷＮ ＤＥ
Ｔ）、１４は入力クロック信号ＣＬａが断でなく、出力
クロック信号ＣＬｂが断の場合、クロックドライバ１１
の異常を示す警報信号ＡＬＭ′を出力する異常判定部、
２２はクロックドライバの入力クロック信号ＣＬａと出
力クロック信号ＣＬｂの位相差を比較し、所定値以上の
位相差を検出した場合、クロックドライバの異常を示す
警報信号ＡＬＭ″を出力する位相差監視部、３１は異常
判定部１４から発生する第１の警報信号と位相差監視部
２２から発生する第２の警報信号の論理和を演算して異
常警報信号ＡＬＭを出力するオアゲートである。以上、
本発明を実施例により説明したが、本発明は請求の範囲
に記載した本発明の主旨に従い種々の変形が可能であ
り、本発明はこれらを排除するものではない。
【００１９】
【発明の効果】以上本発明によれば、クロックドライバ
の入力クロック信号と出力クロック信号の断を各々監視
し、入力クロック信号が断でなく、出力クロック信号が
断の場合、クロックドライバは異常であると判定して警
報を出力し、あるいは、クロックドライバの入力クロッ
ク信号と出力クロック信号の位相を監視し、出力クロッ
ク信号が入力クロック信号に対して所定値以上の位相ず
れを生じた場合、クロックドライバは異常であると判定
して警報を出力するように構成したから、電子装置にお
いて重要な位置を占めるクロックドライバの異常監視を
簡易的に行うことができ、装置の信頼性を向上できる。
又、本発明のクロックドライバの異常監視装置はクロッ
クドライバ回路と共に、１チップのＩＣ等に組み込むこ
とも可能であり、経済的、かつ信頼性の高いクロックド
ライバの構成に寄与できる。
の入力クロック信号と出力クロック信号の断を各々監視
し、入力クロック信号が断でなく、出力クロック信号が
断の場合、クロックドライバは異常であると判定して警
報を出力し、あるいは、クロックドライバの入力クロッ
ク信号と出力クロック信号の位相を監視し、出力クロッ
ク信号が入力クロック信号に対して所定値以上の位相ず
れを生じた場合、クロックドライバは異常であると判定
して警報を出力するように構成したから、電子装置にお
いて重要な位置を占めるクロックドライバの異常監視を
簡易的に行うことができ、装置の信頼性を向上できる。
又、本発明のクロックドライバの異常監視装置はクロッ
クドライバ回路と共に、１チップのＩＣ等に組み込むこ
とも可能であり、経済的、かつ信頼性の高いクロックド
ライバの構成に寄与できる。
【図１】本発明の原理説明図である。
【図２】本発明の第１の実施例構成図である。
【図３】クロックドライバの構成図である。
【図４】信号断検出部の動作説明図である。
【図５】本発明の第２実施例構成図である。
【図６】本発明の動作説明用波形図である。
【図７】本発明の第３実施例構成図である。
【図８】本発明の第４実施例構成図である。
【図９】従来の電子装置の構成図である。
１１，２１・・クロックドライバ １２，１３・・第１、第２のクロック信号断検出部 １４・・異常判定部 ２２・・位相差監視部
Claims (9)
- 【請求項１】 クロック信号を供給するクロック供給ユ
ニットと、該クロック信号を入力され互いに同一のクロ
ックで所定の機能を実行する複数の機能実行ユニットを
備え、機能実行ユニットに前記クロック信号に基づいて
内部発振してクロック信号を再生するクロックドライバ
が設けられた電子装置におけるクロックドライバの異常
監視方法において、 クロックドライバの入力クロック信号と出力クロック信
号の断を各々監視し、 入力クロック信号が断でなく、出力クロック信号が断の
場合、クロックドライバは異常であると判定するクロッ
クドライバの異常監視方法。 - 【請求項２】 クロック信号を供給するクロック供給ユ
ニットと、該クロック信号を入力され互いに同一のクロ
ックで所定の機能を実行する複数の機能実行ユニットを
備え、機能実行ユニットに前記クロック信号に基づいて
内部発振してクロック信号を再生するクロックドライバ
が設けられた電子装置におけるクロックドライバの異常
監視方法において、 クロックドライバの入力クロック信号と出力クロック信
号の位相を監視し、 出力クロック信号が入力クロック信号に対して所定値以
上の位相ずれを生じた場合、クロックドライバは異常で
あると判定するクロックドライバの異常監視方法。 - 【請求項３】 クロック信号を供給するクロック供給ユ
ニットと、該クロック信号を入力され互いに同一のクロ
ックで所定の機能を実行する複数の機能実行ユニットを
備え、機能実行ユニットに前記クロック信号に基づいて
内部発振してクロック信号を再生するクロックドライバ
が設けられた電子装置におけるクロックドライバの異常
監視方法において、 クロックドライバの入力クロック信号と出力クロック信
号の断を各々監視すると共に、クロックドライバの入力
クロック信号と出力クロック信号の位相を監視し、 入力クロック信号が断でなく、出力クロック信号が断の
時にクロックドライバは異常であると判定すると共に、
出力クロック信号が入力クロック信号に対して所定値以
上の位相ずれを生じている時にクロックドライバは異常
であると判定するクロックドライバの異常監視方法。 - 【請求項４】 クロック信号を供給するクロック供給ユ
ニットと、該クロック信号を入力され互いに同一のクロ
ックで所定の機能を実行する複数の機能実行ユニットを
備え、機能実行ユニットに前記クロック信号に基づいて
内部発振してクロック信号を再生するクロックドライバ
が設けられた電子装置におけるクロックドライバの異常
監視装置において、 クロックドライバの入力クロック信号と出力クロック信
号の断をそれぞれ検出する第１、第２のクロック信号断
検出部と、 入力クロック信号が断でなく、出力クロック信号が断の
場合、クロックドライバの異常を示す警報信号を出力す
る異常判定部を備えたクロックドライバの異常監視装
置。 - 【請求項５】 前記クロックドライバは、クロック供給
ユニットからのクロック信号を入力されて所望の周波数
を有するクロック信号を再生するＰＬＬ回路により構成
した請求項４記載のクロックドライバの異常検出装置。 - 【請求項６】 クロック信号を供給するクロック供給ユ
ニットと、該クロック信号を入力され互いに同一のクロ
ックで所定の機能を実行する複数の機能実行ユニットを
備え、機能実行ユニットに前記クロック信号に基づいて
内部発振してクロック信号を再生するクロックドライバ
が設けられた電子装置におけるクロックドライバの異常
監視装置において、 クロックドライバの入力クロック信号と出力クロック信
号の位相差を比較し、所定値以上の位相差を検出した場
合、クロックドライバの異常を示す警報信号を出力する
位相差監視部を備えたクロックドライバの異常監視装
置。 - 【請求項７】 前記クロックドライバは、クロック供給
ユニットからのクロック信号を入力されて所望の周波数
を有するクロック信号を再生するＰＬＬ回路により構成
した請求項６記載のクロックドライバの異常検出装置。 - 【請求項８】 前記クロックドライバの異常監視装置
は、クロックドライバから出力されるクロック信号の周
波数を分周する分周部を備え、 前記クロック供給ユニットは所望周波数より低速のクロ
ック信号を出力し、クロックドライバは該低速のクロッ
ク信号に基づいて所望周波数の高速クロック信号を再生
し、分周部はクロックドライバから出力されるクロック
信号の周波数を分周し、位相差監視部はクロック供給ユ
ニットから入力されるクロック信号と分周部から出力さ
れる信号の位相差を監視する請求項７記載のクロックド
ライバの異常検出装置。 - 【請求項９】 クロック信号を供給するクロック供給ユ
ニットと、該クロック信号を入力され互いに同一のクロ
ックで所定の機能を実行する複数の機能実行ユニットを
備え、機能実行ユニットに前記クロック信号に基づいて
内部発振してクロック信号を再生するクロックドライバ
が設けられた電子装置におけるクロックドライバの異常
監視装置において、 クロックドライバの入力クロック信号と出力クロック信
号の断を各々監視する第１、第２のクロック信号断検出
部と、 入力クロック信号が断でなく、出力クロック信号が断の
時、クロックドライバの異常を示す警報信号を出力する
異常判定部と、 クロックドライバの入力クロック信号と出力クロック信
号の位相差を比較し、所定値以上の位相差を検出した
時、クロックドライバの異常を示す警報信号を出力する
位相差監視部とを備えたクロックドライバの異常監視装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228796A JPH0784667A (ja) | 1993-09-14 | 1993-09-14 | クロックドライバの異常監視方法及び装置 |
| US08/187,098 US5523708A (en) | 1993-09-14 | 1994-01-25 | Apparatus for monitoring abnormality of each clock driver input and output signal in a circuit comprising a plurality of clock drivers |
| GB9401508A GB2281794B (en) | 1993-09-14 | 1994-01-26 | Method and apparatus for monitoring abnormality in clock driver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228796A JPH0784667A (ja) | 1993-09-14 | 1993-09-14 | クロックドライバの異常監視方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784667A true JPH0784667A (ja) | 1995-03-31 |
Family
ID=16881995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5228796A Withdrawn JPH0784667A (ja) | 1993-09-14 | 1993-09-14 | クロックドライバの異常監視方法及び装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5523708A (ja) |
| JP (1) | JPH0784667A (ja) |
| GB (1) | GB2281794B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7308812B2 (en) | 2004-06-18 | 2007-12-18 | Sumitomo Metal Industries, Ltd. | Process for producing seamless steel pipe |
| JP2016514332A (ja) * | 2013-03-13 | 2016-05-19 | クアルコム，インコーポレイテッド | クロック改竄を検出するための装置および方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708375A (en) * | 1996-04-29 | 1998-01-13 | Fluke Corporation | Minimum pulse width detector for a measurement instrument |
| US6147528A (en) * | 1998-03-13 | 2000-11-14 | Analog Devices, Inc. | Method of invoking a power-down mode on an integrated circuit by monitoring a normally changing input signal |
| US6194969B1 (en) * | 1999-05-19 | 2001-02-27 | Sun Microsystems, Inc. | System and method for providing master and slave phase-aligned clocks |
| JP4653008B2 (ja) * | 2006-04-26 | 2011-03-16 | 富士通株式会社 | クロック異常検出回路、及びクロック異常検出方法 |
| DE602006013202D1 (de) * | 2006-08-08 | 2010-05-06 | Freescale Semiconductor Inc | Echtzeit-taktüberwachungsverfahren und system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4362957A (en) * | 1980-12-29 | 1982-12-07 | Gte Automatic Electric Labs Inc. | Clock pulse tolerance verification circuit |
| US4473805A (en) * | 1981-12-14 | 1984-09-25 | Rca Corporation | Phase lock loss detector |
| US4583013A (en) * | 1984-02-13 | 1986-04-15 | Rockwell International Corporation | Oscillator signal detect circuit |
| US4628253A (en) * | 1984-03-30 | 1986-12-09 | Motorola, Inc. | Clock signal test circuit |
| US4638246A (en) * | 1984-09-21 | 1987-01-20 | Gte Laboratories Incorporated | Integrated circuit input-output diagnostic system |
| US4780844A (en) * | 1986-07-18 | 1988-10-25 | Commodore-Amiga, Inc. | Data input circuit with digital phase locked loop |
| EP0282735B1 (en) * | 1987-03-20 | 1992-05-06 | Hitachi, Ltd. | Clock signal supply system |
| US5043596A (en) * | 1988-09-14 | 1991-08-27 | Hitachi, Ltd. | Clock signal supplying device having a phase compensation circuit |
| WO1991010176A1 (en) * | 1989-12-27 | 1991-07-11 | Kabushiki Kaisha Komatsu Seisakusho | Device for preventing erroneous operation when the clock is interrupted in a controller |
| US5036230A (en) * | 1990-03-01 | 1991-07-30 | Intel Corporation | CMOS clock-phase synthesizer |
| US5229752A (en) * | 1991-09-20 | 1993-07-20 | The United States Of America As Represented By The United States Department Of Energy | Method and apparatus for detecting timing errors in a system oscillator |
| US5381085A (en) * | 1993-07-06 | 1995-01-10 | Motorola, Inc. | Phase lock loop with self test circuitry and method for using the same |
| US5416443A (en) * | 1993-12-22 | 1995-05-16 | International Business Machines Corporation | Reliable clock source having a plurality of redundant oscillators |
-
1993
- 1993-09-14 JP JP5228796A patent/JPH0784667A/ja not_active Withdrawn
-
1994
- 1994-01-25 US US08/187,098 patent/US5523708A/en not_active Expired - Fee Related
- 1994-01-26 GB GB9401508A patent/GB2281794B/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7308812B2 (en) | 2004-06-18 | 2007-12-18 | Sumitomo Metal Industries, Ltd. | Process for producing seamless steel pipe |
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Also Published As
| Publication number | Publication date |
|---|---|
| GB2281794A (en) | 1995-03-15 |
| GB9401508D0 (en) | 1994-03-23 |
| GB2281794B (en) | 1998-02-18 |
| US5523708A (en) | 1996-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |