KR950012077B1

KR950012077B1 - 디지탈 위상 폐쇄 루프를 갖고 있는 데이타 입력 회로를 이용하는 판독 장치 및 그 방법

Info

Publication number: KR950012077B1
Application number: KR1019880700301A
Authority: KR
Inventors: 글렌 켈러
Original assignee: 에스콤 에이지; 제이 에드워드 고프
Priority date: 1986-07-18
Filing date: 1987-07-14
Publication date: 1995-10-13
Also published as: NO180698B; NO881209D0; DE3788804T2; AU7759787A; WO1988000733A1; IL83202A; US4780844A; NO180698C; EP0316340A4; IN167723B; KR880701910A; EP0316340B1; AU593678B2; ZA875209B; DE3788804D1; JP2679791B2; JPH01503342A; CA1283479C; EP0316340A1; IN168920B

Abstract

내용 없음.

Description

[발명의 명칭]

디지탈 위상 폐쇄 루프를 갖고 있는 데이타 입력 회로를 이용하는 판독 장치 및 그 방법

[도면의 간단한 설명]

이하, 첨부 도면을 참조하여 본 발명의 양호한 실시예에 대하여 설명하겠다.

제1도는 본 발명의 데이타 입력 회로의 계통도.

제2도는 제1도의 데이타 입력 회로내에 사용된 제어 회로의 계통도이다.

[발명의 상세한 설명]

[발명의 분야]

본 발명은 데이타를 판독하는 동안, 주파수 에러 및 위상 에러가 존재하더라도 플로피 디스크와 같은 기억 매체로부터 전송된 데이타 펄스를 정확히 판독하는데 사용된 회로에 관한 것이다. 본 발명은 디스크 드라이브 서브시스템(Subsystem)을 호스트 컴퓨터 시스템과 인터페이스 시키도록 동작할 수 있다. 또한, 본 발명은 플로피 디스크 기억 매체를 퍼스널 컴퓨터와 인터페이스시키기 위해 사용될 수 있는 디지탈 위상 폐쇄 루프 회로에 관한 것이다.

[발명의 배경]

디지탈 컴퓨터는 메모리가 시스템내에 배치(국부)되든지 또는 원격 위치에 배치되든지 호스트 컴퓨터 시스템이 억세스하는 자원(resource) 메모리에 및 이 메모리로부터 디지탈 펄스 형태인 정보를 전송한다. 데이타를 처리할 때, 호스트 시스템내에서 발생하는 여러 논리 기능이 자원 메모리내에 포함된 디지탈 데이타를 나타내는 디지탈 펄스의 전송과 동기화될 수 있도록 이 펄스들의 타이밍이 결정되거나 제어될 필요가 있다.

프로그램 명령 뿐만 아니라 그 밖의 다른 데이타를 포함하는 정보는 전형적으로 자기 매체상의 자원 메모리내에 격납되고, 디지탈 데이타의 각 비트는 전형적으로 매체의 표면상에 자기 전이(transition)영역으로서 나타난다. 호스트 컴퓨터가 이러한 데이타를 억세스하게 하기 위해서는, 데이타의 비트들이 자기 매체상에 정확히 배치되고 자기 매체로부터 정확히 판독될 수 있다는 것이 중요하다. 퍼스널 컴퓨터 시장의 급성장으로, 특정한 형태의 자기 메모리 장치, 즉 플로피 디스크의 사용이 급증하였다. 더욱이, 퍼스널 컴퓨터가 더 큰 메모리 용량과 속도를 위해 재설계되었기 때문에, 이 컴퓨터들에 사용된 플로피 디스크의 기억 용량은 플로피 디스크상에 기록된 디지탈 데이타의 밀도를 증가시킴으로써 증가되었다.

그러나, 기억 매체로서의 디스크의 사용은, 특히 덜 비싼 퍼스널 컴퓨터 및 사무용 워드 프로세서 시장내에서 유용한 호스트 컴퓨터 시스템내에 사용된 디스크 드라이브 시스템에 관한 문제점이 수반된다. 고정된 디스크 회전 주기를 갖고 있음으로써 디스크로부터 데이타를 판독할 수 있는 선정된 주파수를 유지하기 위해서 디스크의 회전 속도를 정확히 제어하기 위한 디스크 드라이브 제조업체의 설계 기준에도 불구하고, 한가지 문제점은 모터 구동 속도의 불안정으로 인한 데이타 전송중의 주파수 드리프트이다. 이것은 주파수 에러를 유발시켜, 디스크상의 데이타가 부정확하게 판독되게 할 수 있다. 다른 문제점은 자기 디스크의 고유 특성으로 인한 자기 전이 영역, 즉 기억 매체상의 데이타 비트의 이동이다. 이것은 데이타 전송중에 위상 에러를 유발시켜, 부정확한 데이타 판독을 유발시킬 수 있다. 이 에러 소오스들은 각 디스크 드라이브 시스템내에 어느정도 존재하고, 본 발명의 회로에 의해 어드레스된다.

[발명의 요약]

본 발명의 목적은 플로피 디스크와 같은 자원 메모리를 억세스하는 호스트 컴퓨터 시스템용 데이타 입력 회로를 제공하기 위한 것이다. 이 회로는 디스크 드라이브 시스템으로부터 수신된 데이타 펄스를 처리할 수 있고, 데이타가 판독되는 동안 위상 에러와 주파수 에러를 보상하도록 입력 회로를 조정한다. 위상 폐쇄 루프 회로는 검사 윈도우들의 지속 시간 및/또는 개시와 정지 시판 이내에 변화될 수 있는 검사 윈도우를 설정하도록 실행된다. 이 검사 윈도우는 메모리로부터의 각 후속 데이타 펄스가 검사 윈도우 중간에 나타나게 되도록 조정된다.

입력 회로는 위상 에러가 있는지, 즉 데이타 펄스가 예상 도달 시간으로부터 쉬프트되었는지, 또는 주파수 에러가 있는지, 즉 데이타 펄스가 증가 또는 감속된 주파수율로 도달하므로 예상된 시간에 수신되지 않는지를 결정하도록 각 수신 데이타 펄스를 처리한다. 주파수 측정과 교정 및 위상 측정과 교정은 제공된 2개의 별도 회로부에 의해 실행된다.

본 발명의 회로는 디스크로부터 판독되고 있는 데이타의 주파수 및 위상 드리프트를 측정 및 교정하기 위해서 이전 데이타 펄스의 도달 시간 트랙(track)을 유지한다. 메모리로부터의 데이타 펄스의 정확한 도달 시간을 디지탈적으로 표시하기 위해 업-다운(up-down) 계수기 및 가산기가 위상 폐쇄 루프내에 포함된다. 디코더 회로는 데이타 펄스 또는 펄스들에 대한 디지탈 도달 시간 정보를 처리하고, 계수기 및 가산기 회로로 궤환되는 교정 신호를 발생시킨다. 교정 신호는 가산기의 완전한 1사이클 동안의 기간 및 / 또는 개시/정지 시판을 변화시킴으로써 각 검사 윈도우의 기간 및 개시/정지 시간을 조정한다. 각 완전한 가산 사이클 후에, 캐리(carry) 신호가 버퍼에 보내진다. 데이타 펄스가 한 가산기 사이클(검사 윈도우에 대응함) 동안에 수신되었다면, "1"이 입력되어 격납된다. 그러므로, 버퍼는 입력 회로에 전송되고 있는 자원 메모리내에 포함된 데이타를 일치시키는 데이타 비트를 임시 격납하게 된다.

[양호한 실시예의 상세한 설명]

데이타 입력 회로는 NMOS LSI 디지탈 회로를 사용하여 실행되고, 플로피 디스크에 의해 포오맷되며 이 플로피 디스크로부터 수신된 데이타를 포함하는 자원 메모리로부터 수신된 데이타 펄스를 처리하도록 동작한다. 입력 회로는 4, 6, 8 또는 12 μsec 간격으로 도달하는 전형적인 포오맷으로된 데이타의 비트를 처리할 수 있으므로, 다수의 시판중인 퍼스널 컴퓨터에 사용될 수 있다. 이 데이타 입력 회로는 데이타 펄스가 데이타 비트로 변환되어, 자원 메모리내에 격납된 데이타 비트를 정확하게 반영하는 비트의 순서로 쉬프트 레지스터(15) 또는 입력 데이타 버퍼내에 격납되게 한다. 데이타는 펄스 형태로 수신되고 2진수(1 또는 0)인데, 펄스의 부재는 0으로서 회로에 의해 번역된다. 펄스 도달 시간내의 쉬프트가 호스트 컴퓨터 시스템에 의해 번역된 바와 같은 데이타 비트 순서로 에러를 발생시키는 경우에 에러가 발생하므로, 입력 데이타 버퍼(15)내에 입력되고 호스트 컴퓨터 시스템내에서 처리된 데이타 비트는 자원 메모리내에 격납된 데이타 비트를 일치시키지 못한다. 입력 회로는 자원 메모리로부터 전송된 데이타 펄스를 검출하고, 이들을 지시된 순서대로 데이타 비트로서 처리한다. 펄스가 특정한 수신기(가산기)의 사이클 동안에 항상 수신되는 경우에 "1"이 레지스터(15)내에 입력되고, 그렇지 않으면, 현재 데이타 비트의 값으로서 "0"이 레지스터내에 격납된다.

수신기(가산기)의 사이클의 주기는 메모리의 예상된 데이타 전송 속도로 적합하게 선택된다. 이상적으로, 각각의 펄스는 이 연속 수신 사이클들 중 한 사이클 중간에 각각 수신된다. 각 수신 사이클은 선행 사이클을 즉시 따르고, 사이클의 개시에서 종료까지의 기간은 검사 윈도우 기간이라고 불리워질 수 있다. 입력 회로는 1 및 0의 직렬 신호를 포함하는 자원 메모리로부터 비트 열(stream)을 수신하고, 직렬 형태의 이 검사 윈도우들 중 한 검사 윈도우에 대해 각 연속 데이타 펄스를 검출한다. 검사 윈도우는 기본 데이타 비트 전송속도, 및 이상적인 도달 시간으로 부터의 가장 최근에 검출된 데이타 펄스의 도달 시간의 편차의 함수인 기간 및 개시/정지 시간을 갖고 있다. 그러므로, 예를 들어, 자원 메모리로부터 바로 선행하는 데이타 펄스의 도달 시간내에 수 nsec의 기본 위상 쉬프트가 있으면, 이것은 수신 사이클의 개시/정지 시간을 조정함으로써 데이타 입력 회로내에서 보상된다. 바로 선행하는 데이타 펄스들 사이의 주기가 점차적으로 길어지거나 짧아지도록 전송에 영향을 미치는 주파수 쉬프트가 있으면, 이것은 또한, 수신 사이클의 데이타 기간을 조정함으로써 데이타 입력 회로내에서 보상된다. 수신 사이클이 종료된 후, 캐리 신호가 데이타 입력 회로에 의해 발생된다. 이 캐리 신호는 검사 윈도우의 종료를 나타내고, 데이타 펄스가 검사 윈도우 중 소정 시간에 수신되는 경우에는 "1"이 쉬프트 레지스터(15) 또는 데이타 입력 버퍼내에 클럭되게 하며, 펄스가 전혀 수신되지 않은 경우에는 "0"이 버퍼내에 격납되게 한다.

제1도의 입력 회로는 디스크 포트(11)을 통해 플로피 디스크 드라이브와 같은 기억 매체에 접속된다. 데이타 비트들은 한번에 한개씩 직렬 형태로 라인(13)을 통해 디스크 포트(11)로부터 제2도에 도시한 회로를 통해 버퍼, 즉 쉬프트 레지스터(15)에 전송된다. 이 쉬프트 래지스터(15)는 제어 회로(19)에 의해 발생된 라인(17)상의 캐리 신호에 의해 클럭되므로, 데이타는 레지스터(15) 내에 입력되어 격납된 다음, 직렬 형태에서 병렬 형태로 변환되어 호스트 컴퓨터 시스템내의 다른 처리 회로에 전송될 수 있다.

또한, 데이타 라인(13)은 제어 회로(19)에 접속된다. 호스트 컴퓨터 시스텀내에 또는 본 발명의 회로의 일부를 형성하는 제공된 발진기로부터 유용한 라인(21)상의 시스템 클럭 펄스는 데이타 입력 회로의 타이밍을 제어하고, 그 동작을 호스트 컴퓨터 시스템의 회로와 동기시킨다. 전형적인 시스템내에서, 데이타 펄스 들은 1/2 내지 1μsec폭으로 될 수 있는데, 펄스들 사이에는 4, 6, 8 또는 12μsec주기가 있다. "1"은 로우(low)레벨, 즉 선행 연부가 로우 레벨로 되고 후행 연부가 하이 레벨로 복귀되는 펄스로 표시된다. 라인(21)상의 시스템 클럭 펄스는 적합한 주파서(7.16 MHz)에서 발생된다. 7.16MHz의 기본 클럭 속도는 자원 메모리로 부터의 데이타 펄스의 가장 빠른 예상 도달 속도보다 28배 더 빠르고 (즉, 4μsec), 전형적인 검사 윈도우를 발생시키기 위해 사용된 수신(가산기) 사이클 속도보다 14배 더 빠르게 되도록 선택되었다.

8비트 업-다운 계수기(25)는 라인(21)상의 시스템 클럭 펄스, 라인(27)상의 업 증가 명령, 라인(29)상의 다운 증가 명령, 라인(63) 상의 4 가산 명령, 및 라인(65)상의 8 가산 명령을 수신한다. 계수기(25)는 라인(35a-h, 37a-h, 및 39a-h)상의 3개의 8-비트 병렬 출력을 갖고 있다. 멀티플랙서(41)은 계수기로부터의 가산기 회로(43)으로의 입력으로서 출력 라인(35), 출력 라인(37), 또는 출력 라인(39)상의 값만을 통과시키기 위한 선택 스위치로서 동작한다. 가산기(43)은 직렬 가산기이고, 11 또는 12-비트 가산기로서 동작하도록 스위치될 수 있으므로, 입력 회로는 2가지 상이한 속도 모우드내에서 동작할 수 있다. 가산기(43)은 시스템 클럭에 의해 동작시에 클럭된다. 가산기 출력에서의 각 합결과는 각 가산기 사이클 동안, 가산기가 멀티플렉서(41)에 의해 선택된 3개의 가능한 계수기 출력들 중 한 출력의 값에 이것의 출력에서의 이전 합결과의 값을 계속 가산하도록 라인(67)을 통해 가산기(43)내로 입력된다. 가산기(43)의 합결과 출력의 3개의 최상위 비트는 라인(69)를 통해 제어 회로(19)에 입력된다.

계수기(25)의 라인(37)에서의 가변 출력은 정규값 146으로 초기 셋트된다. 가산기가 11-비트 모우드내에 있으면, 가산기는 11111111111, 또는 2047(십진수) 만큼 높은 합결과를 출력시킬 수 있다. 정규 중심값 146은 2048을 14로 제산한 근사값으로서 가산기의 업-다운 계수기의 라인(37)에서의 가변 출력으로서 선택되었다. 결과적으로, 가산기의 각 완전 사이클(즉, 수신 사이클)마다 약 14개의 출력 펄스가 있으므로, 11-비트 가산기(43)은 (위상 또는 주파수 에러가 없는) 이상적인 동작시에 라인(37)을 통해 입력되는 수 146을 각 클럭 펄스상의 이전 합계에 가산하게 되므로, 14개의 클럭 펄스후에 동일한 결과로 다시 "롤 오버(roll over)"하게 된다. 계수 합 2048이 나머지 없이 14로 제산되지 않기 대문에, 계수는 계수 14 클럭 펄스보다 4만큼 적게 된다. 참조 번호(37)에서의 계수기(25) 가변 출력은 참조 번호(27)에서의 업 증가 신호, 및 계수기(25)로부터 제어 회로(19)에 출력되는 라인(31)에서의 하이 종료 정지 신호를 사용하여 더 높은 증가가 금지되는 최대치 159까지 증가될 수 있다. 이와 유사하게, 계수기(25)는 참조 번호(29)에서의 다운 증가 신호를 사용하여 감소될 수 있지만, 계수기(25)가 라인(33)에서의 로우 종료 정지 신호를 제어 회로(19)에 제공하는 값 134 미만으로는 감소하지 않게 된다. 몇가지 이유 때문에, 계수기 가변 출력이 소정 범위밖에 있으면, 제어 회로(19)는 가변 출력이 다시 한계값내에 있게 될 때가지 업 증가 또는 다운 증가 신호를 발송함으로써 정지 신호에 응답하게 된다.

하드와이어드(hardwired)값 258은 계수기(25)로 부터의 고정 하이 출력(35a-h)이고, 하드와이어드 값 34는 계수기(25)로 부터의 고정 로우 출력(39a-h)이다. 계수기 출력(31a-h)는 가변 출력이고, 계수기(25)에 셋트된 상한치 159 및 하한치 134로 제한된 바와 같이 146으로부터 업 계수 또는 다운 계수된 소정수까지의 범위를 가질 수 있다. 3개의 제어 라인(45,47 및 49)는 제어 회로(19)로부터 멀티플렉서(41)로 출력되고, 3개의 계수기 출력, 즉 고정 로우 출력(35), 가변 계수기 출력(37), 또는 고정 하이 출력(33)들 중 한 출력의 선택을 제어한다.

호스트 컴퓨터 시스템은 라인(21)상의 시스템 클럭 펄스, 라인(59)상의 제어 A신호, 및 라인(23)상의 제어 B신호를 제공한다. 제어 A신호의 상태는 자원 메모리가 단일 밀도 또는 이중 밀도 디스크를 사용하는지의 여부를 나타낸다. 가산기(43)은 이 가산기(43)에 접속되고 라인(53)에서 가산기로부터의 출력을 수신하는 스위치(51)에 의해 2개의 모우드들 중 1개의 모우드 내에 배치된다. 라인(59)상의 제어 신호 A는 스위치(51)의 상태를 셋트시킨다. 가산기 12-비트 상태로 셋트되면, 출력 데이타는 비트 점핑 또는 스킵핑(skipping) 없이 라인(57)을 통해 가산기(43)에 재삽입된다. 스위치(51)이 제어 A신호에 의해 11-비트 상태로 셋트되면, 이것은 가산기가 라인(55)를 통해 가산기 단계들 중 한 단계를 바이패스시키고 계수시 비트를 스킵시키게 한다. 가산기(43)은 11-비트 상태내에서 동작중일때 보다 2배 빠르게 순환 하므로, 이 모우드내에 있을때 입력 회로에 관련된 검사 윈도우(및 수신 사이클)은 가산기가 12-비트 상태로 있을때의 1/2주기를 갖는다. 검사 윈도우는 11-비트 가산기인 경우에 2μsec, 12-비트 가산기인 경우에 4μsec의 정규 기간을 갖는다.

제어 회로(19)는 제2도에 도시한 바와 같이 실행된다. 디스크 포트(11)로 부터의 라인(13)상의 데이타 펄스는 제1하강 연부 검출기(71), 또는 입력 데이타 비트 검출기에 입력 되는데, 이 검출기(71)은 라인(13)상에 수신된 자원 메모리로부터 "1"을 나타내는 데이타 펄스의 하강 선행 연부를 검출한 후에 펄스 출력을 제공한다. 제1검출기 펄스 출력은 검출기(71)의 출력을 클럭시키는 라인(21)상의 시스템 클럭 신호와 동시에 발생된다. 제어 B신호의 상태는 호스트 컴퓨터 시스템이 판독 동작 모우드내에 있는지 또는 기입 동작 모우드내에 있는지를 나타낸다. 라인(23)상의 제어 B신호는 호스트 컴퓨터 시스템이 기입 모우드내에 있을때 검출기 동작을 선택적으로 디스에이블시키기 위해 데이타 비트 검출기(71)내로 입력되는데, 그 이유는 호스트 컴퓨터 시스템이 이 상태로는 자원 메모리로 부터의 데이타를 판독 또는 처리하지 못하기 때문이다.

가산기(43)의 라인(69)상의 가산 합결과의 3개의 최상위 비트는 제1AND 게이트(77)내로 입력된다. 제1AND 게이트(77)의 출력은 제2하강 연부 검출기(79)에 입력된다. 이 제2검출기(79)는 또한 AND 게이트(77)로부터 출력 하강 연부 다음에 발생되는 출력 펄스를 호스트 컴퓨터 시스템과 동기화 시키기 위해 시스템 클럭에 의해 클럭된다. 제2검출기(79)와 제1AND 게이트(77), 또는 수신 사이클의 종료를 검출하기 위한 장치는 가산기(43)의 출력이 가산 사이클을 완료하여 롤 오버할 때를 검출한다. 이것은 추가 비트를 갖고 있는 경우에 가산기에 의해 출력되는 계산된 합결과가 실제 용량을 초과할 때 발생하므로, 모두 하이 상태인 라인(69)상의 3개의 최상위 비트는 0 상태로 스위치되기 때문에, 제1AND 게이트(77)의 출력은 로우 상태로 되고, 제2검출기(79)는 펄스를 출력시킨다. D(데이타) 플립플롭(81), 또는 입력 데이타 비트 래치는 셋트 단자에 접속된 제1검출기(71)의 출력 및 리셋트 단자에 접속된 제2 검출기(79)로부터의 라인(83)상의 출력을 갖고 있다. 그러므로, 데이타 펄스가 수신 사이클 동안 검출되면, "1"이 플립플롭내에 격납된다. 수신 사이클의 종료시에, 래치는 제2 검출기(79)에 의해 0상태로 리셋트된다. 플립플롭(81)의 라인(85)상의 Q출력은 쉬프트 레지스터(15)에 입력되고, 데이타 비트를 가산기(수신기)사이클 당 한번에 한개씩 메모리로부터 쉬프트 레지스터(15)에 직렬로 입력시키기 위해 사용된다. 제2검출기(79)의 출력 라인(83)은 클럭킹 신호로서 쉬프트 레지스터(15)에 입력되고, 데이타 비트가 검사 윈도우 기간 동안에 래치(81)내에 격납되었더라도 버퍼(15)내에 격납된 다음 데이타 비트로서 입력되게 하기 위해 검사 윈도우 종료시에 사용된 제1도의 라인(17)상의 캐리 신호이다.

또한, 제1검출기(71)로 부터의 출력은 클럭 또는 엔에이블 신호로서 쉬프트 레지스터(91)에 입력된다. 쉬프트 레지스터(91)은 각 펄스에 대한 지연/선행(lag/lead) 이력 비트를 격납하고, 소정의 추가 펄스의 검출에 응답하여 겹납된 데이타를 쉬프트시킨다. 가산기(43)의 11 또는 12-비트 출력은 가산기(수신기) 사이클의 개시에 관련하여 데이타 펄스의 도달 시간을 나타낸다. 데이타 펄스를 예를 들어, 검사 윈도우와 수신기 사이클 중간에 유지시키고저 하고, 가산기 사이클이 0에서 개시부로서 정해지면, 수신된 펄스의 지연 또는 선행 상태는 가산기(43)의 최상위 비트만을 라인(69)를 통해 레지스터(91)에 입력시킴으로서 용이하게 결정된다. 그러므로, 레지스터(91)은 각각 2개의 이전 데이타 펄스가 검출되었을때 가산기 출력의 최상위 비트의 값을 격납한다. "1"은 데이타 펄스가 검사 윈도우의 중앙을 지난(지연)후 검출되었다는 것을 나타내고, "0"은 데이타 펄스가 검사 윈도우와 가산기 사이클 중앙에 선행했다는 것을 나타낸다. 레지스터(91)을 쉬프트시키면 제1검출기(71)에서 검출된 2개의 선행 데이타 펄스의 지연/선행 이력 비트만이 보유된다.

데이타 펄스 검출기(71)로 부터의 출력은 라인(93)을 통해, 2개의 지연/선행 이력 비트는 마찬가지로 라인(95 및 97)을 통해 주파수 에러 디코더(73) 및 위상 에러 디코더(75)내에 입력된다. 데이타 펄스가 자원 메모리로부터 전송되고 있을때 제1디코더(73)은 주파수 드리프트를 교정하고, 제2디코더(75)는 위상 드리프트를 교정한다.

에러가 발생하였는지를 결정하기 위해, 각 디코더는 몇개의 펄스, 예를 들어 현재 데이타 펄스, 및 2개의 선행 데이타 펄스의 이력을 쉬프트 레지스터(91)로부터 찾는다. 시스템 클럭 펄스에 의해 클럭된 3-비트 주파수 에러 병렬/직렬 쉬프트 레지스터(99), 또는 교정량(amount) 레지스터는 추가 주파수 교정이 후속 클럭 사이클 동안에 필요한지의 여부를 나타내는 주파수 에러 디코더(73)으로부터의 3개의 비트를 병렬 형태로 수신한다. 레지스터(99)는 연속 클럭 사이클 동안에 주파수 에러 디코더(73)내로 다시 직렬로 판독될 추가 교정 명령을 격납하도록 작용한다. 시스템 클럭 펄스에 의해 클럭된 3-비트 위상 에러 병렬/직렬 쉬프트 레지스터(101), 또는 교정량 레지스터는 추가 위상 교정이 후속 클럭 사이클 동안에 필요한지의 여부를 나타내는 위상 에러 디코더(75)로 부터의 3개의 비트를 병렬 형태로 수신한다. 레지스터(101)은 위상 에러 디코더 내로 다시 직렬로 판독될 추가 위상 교정 명령을 격납하도록 작용한다. 라인(69)상의 가산기(43)의 합 결과의 3개의 최상위 비트는 주파수 에러 디코더(73) 및 위상 에러 디코더(75)로의 추가 입력을 형성한다.

주파수 에러 디코더(73)은 가변 출력(37)의 계수를 1만큼(초기 정규값은 146이다) 증가 또는 감소시키도록 계수기에 지시하기 위해 업-다운 계수기(25)에 업 증가 신호(27) 또는 다운 증가 신호(29)를 제공한다. 그러므로, 가산기(수신) 사이클의 주기는 146 이외의 수가 클럭 사이클마다 가산될때 가산합결과가 상이한 속도로 롤 오버되기 때문에 증가 또는 감소될수 있다. 또한, 업-다운 계수기(25)로부터의 하이 종료 정지 신호(31) 및 로우 종료 정지 신호(33)은 주파수 에러 디코더(73)내로 입력된다. 위상 에러 디코더(75)는 라인(45)상의 선택 로우 계수 신호, 라인(47)상의 선택 가변 계수 신호, 또는 라인(49)상의 선택 하이 계수 신호를 멀티플렉서(41)에 제공하므로, 응답시에 가산기(43)에 각각 입력될 계수기 출력(39,37 또는 35)들 중 한 신호를 선택한다. 결과적으로, 다음 클럭 사이클 동안의 가산기(43) 내의 합결과는 계수 34, 계수 258, 또는 가변 계수 134 내지 159만큼 증가된다.

업-다운 계수기(25), 멀티플렉서(41), 및 가산기(43)은 검사 윈도우 기간 및 개시/정지 시간을 정하는데, 이 동안에 자원 메모리로부터의 소정의 검출된 데이타 펄스는 다음 데이타 비트로서 버퍼(15)내에 판독된다. 검출된 데이타 펄스가 규칙적인 선정된 시간에 예를 들어, 검사 윈도우의 개시 및 정지 시간에 관련하여 중간에 발생되지 않으면, 위상 에러가 발생한다. 데이타 펄스가 4, 6, 8 또는 12μsec의 예상된 주기로부터 벗어난 속도로 수신되면, 주파수 에러가 발생한다. 각 사이클 동안, 주파수 에러 및 디코더 및 위상 에러 디코더내의 회로는 수신된 최종 데이타 펄스 주위에 검사 윈도우 중심을 맞추도록 검사 윈도우 기간 및 개시/정지 시간을 조정하기 위해 사용된다.

이 회로는 검사 윈도우에 대한 정규 검사 윈도우 크기를 셋트시키기 위해 계수기(25)에 대한 정규 가변 출력 146을 설정하므로, 제어 A신호가 11-비트 가산기 모우드를 선택할때 2μsec폭 검사 윈도우를 사용하게 한다. 이 알고리즘에 있어서, 4μsec마다 수신된 데이타 펄스는 각각의 다른 검사 윈도우내에 나타나고, 6μsec데이타는 각각 제3검사 윈도우내에 나타나며, 8μsec데이타는 각각 제4검사 윈도우 내에 나타난다. 윈도우 크기는 가산기(43)로의 업-다운 계수기의 가변 출력을 증가 또는 감소시킴으로서 메모리로 부터의 데이타 전송 주파수내의 편차에 적합하도록 조정된다. 예를 들어, 데이타 전송 속도는 정상 속도보다 느릴 수 있으므로, 데이타 펄스는 검사 윈도우의 중심 다음에 검출된다. 각 가산기(수신) 사이클마다, 데이타 펄스는 검사 윈도우의 중심으로부터 지연되는 것으로 검출되고, 그 결과 가산기(43)에 대한 합결과의 최상위 비트는 데이타 펄스가 검출되는 가산기 사이클 동안에 순간적으로 "1"로 된다. 따라서, 쉬프트 레지스터(91)은 선행 펄스에 대한 지연/선행 이력 비트를 표시하기 위해 직렬 형태의 "1"로 채워지게 된다. 주파수 교정을 행할지의 판단은 주파수 에러 디코더 내에서 행해지고, 선행 펄스에 대한 지연/선행 이력 비트 뿐만 아니라 현재 데이타 펄스에 대한 가산기의 합결과의 최상위 비트가 가장 최근에 데이타 펄스가 모두 검사 윈도우의 한 측상에서 하강된다는 것을 나타낼때 발생한다. 결과적으로, 라인(29) 상의 다운 증가 신호는 주파수 에러 디코더로부터 업-다운 계수기(25)에 보내지므로, 라인(31)상의 가변 출력의 계수를 1만큼(예를 들어, 146에서 145로) 감소시키게 된다. 업-다운 계수기의 가변 출력의 크기 감소는 가산기(43)에 의해 각 클럭 사이클 동안 합결과에 가산되는 수를 감소시키게 되므로, 그 결과, 가산기(43)은 신속히 턴 오버되지 못하고, 가산기(수신) 사이클의 주기가 증가하게 된다. 그러므로, 검사 윈도우의 기간은 데이타 펄스가 자원 메모리로 부터 검출되고 있는 가장 느린 속도를 계산하기 위해 증가된다. 자원 메모리로 부터의 데이타 전송 속도가 (데이타 펄스가 검사 윈도우의 중심에 선행하도록) 증가하기 시작하여, 라인(37)상의 가변 출력의 계수를 증가시킬 필요가 있는 경우에 유사한 프로세스가 발생한다.

위상 교정은 위상 에러가 존재할때 선택 로우 계수 신호(45) 또는 선택 하이 계수 신호(49)를 멀티플렉서(41)에 출력시키게 되는 위상 에러 디코더에 의해 행해진다. 그러므로, 값 134 내지 159를 가산기(43)의 합 결과에 가산하는 대신에, 여러개(4개까지)의 후속 클럭 사이클 동안에 계수기(25)로 부터의 출력들 중에서 멀티플렉서(41)에 의해 값 258 또는 34가 선택되고, 가산기(43)에 의해 합결과에 가산된다. 위상 에러 디코더는 라인(69)상의 가산기(43)에 의해, 출력되는 합결과의 최상위 비트의 값에 기초를 두고 선택 로우 계수 신호(45)를 출력시킬지 또는 선택 하이 계수 신호(49)를 출력시킬지를 판단한다. 예를 들어, 최종 데이타 펄스가 가산기(수신기) 사이클의 중심에서 지연되었으면, 선택 로우 계수 신호(45)는 가산기의 합 결과를 (14개 대신) 15개의 클럭 사이클후에만 롤 오버시킬 수 있으므로, 후속 검사 윈도우의 개시/종료 시간을 고정된 수 만큼 지연시키게 된다.

각 가산기 사이클 동안 행해지는 주파수 교정 및 위상 교정의 양, 및 이러한 교정의 전부 행해져야 되는지의 여부는 검사 윈도우의 중심을 검출된 데이타 펄스가 선행 또는 지연되는 시간만큼 반영되는 것과 같이 에러율에 따라 변한다. 이 지연 또는 선행의 크기는 결정될 수 있는데, 그 이유는 라인(69)상에 출력되는 가산기의 합결과가 가산기 사이클의 개시에 관련하여 데이타 펄스의 정확한 도달 시간을 나타내기 때문이다. 가산기 합결과로 부터의 3개의 최상위 비트는 논리 회로가 소정의 가산기 사이클 동안에 행해진 교정량을 검사 윈도우의 기간 및 개시/정지 시간으로 변화시키게 하기 위해서 주파수 에러 디코더와 위상 에러 디코더에 입력된다. 예를 들어, 3개의 최상위 비트에 대한 2진값 100은 최근 데이타 펄스의 작은 지연만을 나타내는 반면에, 2진값 000은 매우 큰 선행 펄스를 나타낸다. 도면에 도시한 실시예내에서, 소정의 한 시스템 클럭 사이클 동안의 주파수 또는 위상 교정의 크기는 고정적이고 불연속적이다. 그러나, 완전한 수신 사이클 동안에 행해진 위상 및 주파수 교정의 상대 크기는 동일한 교정을 4개 까지의 별도 시스템 클럭 사이클 동안에 발생시킴으로써 4개 까지의 교정을 행함으로서 디코더(73 및 75)에 의해 변화될 수 있다. 병렬/직렬 쉬프트 레지스터(99 및 101)은 위상 및 주파수 에러에 대한 추가 교정이 행해질지의 여부를 표시한다. 가산기(43)으로 부터의 합결과의 3개의 최상위 비트의 크기에 따라서, 000, 001, 011, 또는 011이 디코더(73 및 75)에 의해 각각의 교정량 레지스터(99 및 101) 내에 로드된다. 그러므로, 위상 에러 디코더에 의해 3-비트 쉬프트 레지스터내에 로드된 비트의 3개의 최상위 비트가 2진값 011 또는 100을 갖고 있는 경우에 000으로 되고, 가산기로 부터의 최상위 비트가 010 또는 101인 경우에 비트 001이 레지스터(101)내에 격납되며, 최상위 비트가 001 또는 110을 판독하는 경우에 비트 011이 레지스터(101)에 보내지게 되고, 최상위 비트가 001 또는 111(입력 데이타 펄스에 의한 최대 가능 선행 및 지연양을 표시함)을 판독하는 경우에 비트 111이 레지스터(101)에 출력된다. 레지스터(19 및 101)에는 제1주파수 및/또는 위상 교정이 행해지고 있는 동일한 클럭 사이클 동안 추기 교정량 비트가 로드된다. 후속 클럭 사이클 동안, 교정량 레지스터(99 및 101)내에 격납된 비트는 한번에 한비트씩 주파수 에러 디코더 및 위상 에러 디코더내로 직렬로 쉬프트된다. 각각의 교정 레지스터로부터 직렬로 쉬프트 인된 비트가 추가 교정을 표시하는 경우에 필요로한 추가 클럭 사이클 동안 상술한 바와 같이 정확히 각각 교정을 행하게 하는 디코더(73 및 75)로의 비트로서의 추가 교정 요구 입력이 요구된다. 그러므로, 도면에 도시한 양호한 실시예 내에서, 소정의 1클럭 사이클 동안에 행해진 교정이 단지 단일 고정 크기만을 갖기 때문에 교정량 레지스터가 필요하다.

계수기(25) 및 가산기(43)은 (가산기에 의해 수신된 궤환량을 결정하는) 주파수 에러 디코더(75) 및 위상 에러 디코더(75)와 협력하여 자원 메모리로부터 수신된 데이타 펄스에 응답하는 디지탈 위상 폐쇄 루프를 형성한다. 위상 폐쇄 루프는 위상 및 주파수가 변할 수 있는 메모리로 부터의 데이타 펄스열을 트랙한다. 수신기(가산기) 사이클(또는 검사 윈도우)의 기판 및 개시/정지 시간에 대응하는, 가산기(43)의 합결과가 롤 오버하는 수신(가산기) 사이클의 위상 및 주파수를 데이타 비트 검출기(11)에서 수신된 데이타 펄스의 위상 및 주파수와 일치시키는 궤한으로 계속 조정되고 있다. 위상 에러 디코더는 검사 윈도우의 중심에 데이타 펄스를 유지시키기 위해서 (검사 윈도우 개시/정지 시판을 변화시키는) 가산기 사이클의 위상을 조정한다. 주파수 에러 디코더는 (검사 윈도우의 크기를 변화시키는) 가산기 사이클의 주파수를 조정함으로서, 수신 사이클들이 일치되거나, 연속 데이타 펄스들 간의 주기로 고르게 분리될 수 있도록 수신 사이클의 주기를 조정한다. 가산기의 합결과가 통상적으로 증가되는 정규값 146은 한 가산기(수신) 사이클을 완료하는데 걸리는 시간이 플로피 디스크로 부터의 비트들의 전형적인 전송 속도로 나뉘어 질 수 있게 하기 위해서 선택된다. 변화하는 입력 신호를 트랙하기 위해 사용된 양호하게 설계된 위상 폐쇄 루프는 신속 정착하지만 안정해야 한다. 큰 위상 고정량은 루프를 더 빠르게 정착시키지만, 잡음에 더욱 민감하게 만든다. 한편, 너무 많은 주파수 교정이 사용되면, 루프는 불안정하게 될 수 있다. 루프내에 적합한 위상 및 주파수 교정비가 제공되는 것이 중요하다. 위상 교정량은 교정 검사 윈도우내에 다음 데이타 입력 펄스를 유지시켜야 하고, 검사 윈도우가 교정 기간이 되도록 충분한 주파수 교정이 제공된다. 충분한 위상 교정이 제공되지 않으면, 데이타 입력 펄스가 부적당한 검사 윈도우 동안에 검출되게 할 수 있고, 이것은 요구된 주파수 교정량의 양호한 결정을 방해하게 된다. 양호한 위상 및 주파수 교정 궤환율을 유지하기 위해서 정규 가변 계수기 출력 146 뿐만아니라 고정 로우값 34 및 고정된 하이값 258이 선택된다. 그러므로, 적은 위상 교정만이 입력 데이타 펄스열내의 지연 동안에 요구되면, 1클럭 사이클 동안의 가산기의 합결과에 (146대신) 34만을 가산시키는 것은 가산기가 롤 오버하기 위해 1개의 부수 클럭 사이클을 취하도록 하게 된다. 가변 계수기 출력을 146에서 147로 증가시키는 단일 주파수 교정은 가산기 사이클 속도를 0.7% 만큼 느리게 한다. 위상 폐쇄 루프 주기의 더 작은 퍼센테이지의 변화는 성능을 많이 개선시키지 못하고, 반면에 플로피 디스크로 부터 데이타를 판독할때의 문제점은 검사 윈도우 기간이 충분한 양만큼 조정될 수 없는 경우에 현저하게 될 수 있다는 것이 결정되었다.

입력 회로가 12-비트 가산기 모우드내에 있으면, 가산기 및 위상 폐쇄 루프에 대한 사이클 주기는 정상적으로 4μsec 또는 28개의 클럭 사이클이다. 검사 윈도우는 2배 정도 길기 때문에, 예를 들어 146에서 147로의 단일 주파수 교정은 각 완전한 가산기 사이클 동안에 14개의 계수가 아니라 28개의 계수의 합만큼 가산기의 합결과를 변화시킨다. 그러나, 예를 들어 146에서 34로의 단일 위상 교정은 가산이 모우드에 관계없이 1가산기 사이클 동안에 112개의 계수의 합만큼 가산기 합결과를 계속 변화시킨다. 그러므로, 12-비트 가산기로의 스위치시에 위상 폐쇄 로프 정규 사이클 시간을 2μsec에서 4μsec로 변화시킴으로써, 주파수 교정 궤한량은 위상 교정 궤환량과 비교할때 효과적으로 2배가 된다. 상술한 바와 같이, 적합한 위상 및 주파수 교정 궤한 비가 바람직하고, 너무 많은 주파수 교정은 위상 폐쇄 루프를 동요시킬 수 있다. 그러므로, 11-비트 가산기 모우드로부터 12-비트 가산기 모우드로의 스위칭시에 동일한 위상 및 주파수 교정 궤환량을 유지하기 위해서, 이중으로 하고, 가산기 사이클당 112개의 계수의 정규 위상 교정을 배가시켜야한다. 이것은 펄스-2배 원 쇼트(one shor, 104 및 106)으로 달성된다. 위상 에러 디코더(75)로부터 멀티플렉서(41)로 출력되는 라인(45 및 47)을 선택하기 위해 이배기 구조물이 접속된다. 이것들은 위상 에러 디코더에 의해 출력된 경우에 고정된 로우값 34 또는 하이값 258이 계수기(25)로부터 가산기(45)내에 2회 출력되도록 하이 또는 로우 계수 선택 신호가 4개의 클럭 사이클후에 반복되게 하므로, 가산기(43)이 더 느린 12-비트 모우드내에서 동작하고 있을때 계수 2를 위상 교정량에 승산한다. 교정량 레지스터(101)에 의해 요구된 후속 교정은 이배기 구조물로 부터의 위상 교정 명령을 4클럭 사이클 만큼 지연시킴으로써 간섭없이 실행된다. 제1원 쇼트(104)는 라인(45)에 접속된 펄스 반복기로서 동작한다. 이 원쇼트 회로(104)는 디코더(75)에 의해 출력된 라인(45)상의 펄스를 수신한 다음, 12개의 비트를 선택하기 위한 라인(59)상의 제어 A신호가 원쇼트 회로(104)내에 입력된 경우에 필요한 지연후에 라인(45)상의 제2펄스를 멀티플렉서(41)에 배치시킴으로서 이것을 반복하게 된다. 제2원쇼트 회로(106)은 라인(59)상의 제어 A신호에 응답하고, 라인(49)에 관련된 펄스 반복기로서 작용하도록 제어 라인(49)에 접속된다. 결과적으로, 소정의 위상 교정 크기는 11-비트 모우드(34 또는 258 대 146)내의 112개의 계수의 최소 합으로써 12-비트 모우드내의 224개의 계수의 최대 합까지 두배로 된다.

호스트 시스템이 기입 동작 모우드내에 있으면, 라인(23)상의 제어 B신호의 상태는 데이타 비트가 디스크 포트(11)로부터 데이타 입력 버퍼(15)내로 입력될 수 없도록 변한다. 그대신, 데이타 비트는 출력 데이타 버퍼(도시하지 않음)로부터 자원 메모리에 기입되고, 라인(83)상의 동일한 캐리 신호는 자원 메모리와의 데이타 전송중에 데이타 버퍼(15)내에서와 출력 데이타 버퍼 밖에서 데이타 비트를 클럭시키기 위해 사용될 수 있다. 메모리 장치상에 데이타를 기입할때, 각 전송된 데이타 비트들 간의 주기를 가능한 안정하게 유지하는 것이 중요하다. 11-비트 가산기 모우드내에서, 데이타 비트는 캐리 신호에 응답하여 기입 모우드내에서 각각 14개의 클럭 사이클마다 출력된다. 기입 모우드내에 캐리 신호들 사이에 이 일정한 주기를 유지하기 위해서, 라인(23)상의 제어 B신호의 상태에 따라 게이트된 기입 상태내에서만 동작하도록 에러 교정이 회로내에서 행해진다. 2μsec의 정규 검사 윈도우 폭이 2048개의 계수의 합을 계산하는 가산기를 사용할때 14개의 짝수 시간 증가로 나머지 없이 나누어질 수 없게 때문에 가산기 사이클 기간내의 잠재적인 편차가 존재한다. 교정이 행해지지 않았으면, 가산기(43)은 14개의 펄스 대신에 13개의 클럭 펄스로 (그리고, 캐리 신호가 출력 데이타 버퍼 밖에서 데이타를 클럭시키게 한다) 계수를 완료한다. 11-비트 가산기 최대계수 2048을 14로 나누면 나머지 4가 남는다. 그러므로, 14개(11-비트 모우드) 또는 28개(12-비트 모우드) 클럭 펄스마다, 가산 합결과는 동일한 합결과가 14개 또는 28개의 클럭 펄스마다 나타나도록 고정량 만큼 증가되어야 한다. 11개의 비트에 대한 라인(59)상의 제어 A신호가 회로에 인가되면, 4가산 명령이 계수기(25)에 보내진다. 제어 A신호가 12개의 비트에 대해 셋트되면, 8가산 명령이 계수기에 보내진다. 4가산 및 8가산 명령은 가산기(43)이 롤 오버하고 새로운 가산 사이클을 개시할때 검출기(79)에 의해 엔에이블 도는 AND 게이트(87)에 응답하여 가산 사이클당 1회만 발생된다. 4가산 또는 8가산 명령은 제어 A신호의 상태에 응답하여 디멀티플레서(61)에 의해 선택되고, 적합한 명령이 라인(63)(4가산) 또는 라인(65)(8가산)상에 펄스로서 발송된다. 4가산 및 8가산 명령은 AND 게이트(87) 및 시스템 클럭으로 부터의 입력을 수신하고 신호를 디멀티플렉서(61)에 출력시키는 명령 발생기(89)에 의해 시스템과 동기화된다.

디코더(73 및 75)에 의해 수행된 조합 기능은 프로그램가능 논리 어레이(PLA)를 사용하여 실행된다. 진리치표를 실행하기 위해 PLA를 프로그램하기 위한 기술은 본 분야에 숙련된 기술자들에게 널리 공지되어 있다. 이상적인 실시예내에서, 위상 디코더(75)는 이력 레지스터(91)로 부터의 입력을 사용하지 않는다. 디코더 입력과 출력사이의 관계는 다음표와 같다.

[표 1]

[표 2

본 명세서 내에서는, 1985. 7. 19자 출원한 Video Game and Personal Computer란 명칭의 미합중국 특허 출원 제756,910호, 1986. 7. 18자 출원한 Peripheral Control Circuitry for Personal Computer란 명칭의 미합중국 특허 출원 제886,614호, 및 1986. 7. 18자 출원한 Display Generator Circuitry for Personal Computer System이란 명칭의 미합중국 특허 출원 제886,796호내의 설명을 참조하였다.

본 발명의 상기 설명은 한가지 양호한 실시예를 설명하기 위한 것이다. 본 명세서에 기술된 구조는 본 발명의 특징 및 범위를 벗어나지 않고서 변경될 수 있다.

Claims

자원 메모리로부터 직렬로 전송된 다수의 입력 데이타 비트를 판독하는 방법에 있어서, 다수의 수신 사이클 중 대응하는 사이클 동안에 검출되는 상기 다수의 데이타 비트들의 각각의 비트인 입력 데이타 비트를 검출하는 단계, 초기 및 최종 시간 주기를 갖는 상기 수신 사이클의 다수의 시간 주기 각각을 식별하기 위해 클럭 신호에 응답하여 0이 아닌 정규치로 변경되는 수를 발생시키는 단계, 각 수신 사이클 동안에 상기 시간 주기들 중 한 주기 동안의 선정된 수에 도달하는 상기 발생된 수에 응답하여 캐리 신호를 발생시키는 단계, 상기 데이타 비트가 검출되는 동안 상기 시간 주기를 식별하기 위해 상기 데이타 비트가 검출될 때에 상기 발생된 수를 기억하는 단계, 상기 기억된 수가 대응하는 수신 사이클의 초기 시간 주기 동안 상기 데이타 비트가 검출되는 것을 나타낼 때에 각 수신 사이클의 개시/정지 시간을 진행시키기 위한 제1위상 제어 신호를 발생시키는 단계, 상기 저장된 수가 대응하는 수신 사이클의 최종 시간 주기 동안 상기 데이타 비트가 검출되는 것을 나타낼 때에 각 수신 사이클의 상기 개시/정지 시간을 지연시키기 위한 제2위상 제어 신호를 발생시키는 단계, 각 수신 사이클의 상기 개시/정지 시간을 진행시키기 위해 상기 제1위상 제어 신호가 제공될 때의 클럭 신호에 응답하여 정규치보다 크고, 정규치를 배가시키기 위해 동일하지 않은 수 만큼 상기 발생된 수를 변경시키는 단계, 각 수신 사이클의 상기 개시/정지 시간을 지연시키기 위해 상기 제2위상 제어 신호가 제공될 때의 클럭 신호에 응답하여 정규치보다 적은 0이 아닌 수로 상기 발생된 수를 변경시키는 단계 및 상기 캐리 신호에 응답하여 데이타 버퍼 내에 상기 검출된 데이타 비트를 기억하는 단계를 포함하는 것을 특징으로 하는 방법.
자원 메모리로부터 직렬로 전송된 다수의 입력 데이타 비트를 판독하는 장치에 있어서, 다수의 수신 사이클 중 대응하는 사이클 동안에 검출되는 상기 다수의 데이타 비트들의 각각의 비트인 입력 데이타 비트를 검출하는 수단, 초기 및 최종 시간 주기를 포함하는 상기 수신 사이클의 다수의 시간 주기 각각을 식별하기 위해 클럭 신호에 응답하여 0이 아닌 정규치로 변경되는 수를 발생시키는 수단, 각 수신 사이클 동안에 상기 시간 주기들 중 한 주기 동안의 선정된 수에 도달하는 상기 발생된 수에 응답하여 캐리 신호를 발생시키기 위해 상기 수 발생 수단에 결합된 수단, 상기 데이타 비트가 검출되는 동안 상기 시간 주기를 식별하기 위해 상기 데이타 비트가 검출될 때에 상기 발생된 수를 기억하기 위해 상기 검출 수단 및 상기 수 발생 수단에 결합된 수단, 상기 기억된 수가 대응하는 수신 사이클의 초기시간 주기 동안 상기 데이타 비트가 검출되는 것을 나타낼 때에 각 수신 사이클의 상기 개시/정지 시간을 지연시키기 위한 제2위상 제어 신호를 발생시키기 위해 상기 수 기어 수단에 결합된 수단, 상기 기억된 수가 대응하는 수신 사이클의 최종 시간 주기 동안 상기 데이타 비트가 검출되는 것을 나타낼때에 각 수신 사이클의 상기 개시/정지 시간을 지연시키기 위한 제2위상 제어 신호를 발생시키기 위한 상기 수저장 수단, 각 수신 사이클의 상기 개시/정지 시간을 진행시키기 위해 상기 제1위상 제어 신호가 제공될 때의 클럭 신호에 응답하여 정규치보다 크고, 정규치를 배가시키기 위해 동일하지 않은 수 만큼 상기 발생된 수를 변경시키기 위해 상기 수 발생 수단 및 상기 제1위상 제어 신호 발생 수단에 결합된 수단, 각 수신 사이클의 상기 개시/정지 시간을 지연시키기 위해 상기 제2위상 제어 신호가 제공될 때의 클럭 신호에 응답하여 정규치보다 적은 0이 아닌 수로 상기 발생된 수를 변경시키기 위해 상기 수 발생 수단 및 상기 제2위상 제어 신호 발생수단에 결합된 수단 및 상기 캐리 신호에 응답하여 상기 검출된 데이타 비트를 기억하기 위해 상기 검출 수단 및 상기 캐리 신호 발생 수단에 결합된 데이타 버퍼 수단을 포함하는 것을 특징으로 하는 비트 판독 장치.
제2항에 있어서, 상기 수 발생 수단이 상기 발생된 수를 합계로서 제공하고, 상기 제1 및 제2의 위상 제어 신호가 발생되지 않을 때의 클럭 신호에 응답하여 상기 발생된 수에 정규치와 동일한 수를 가산하는 가산기 수단을 포함하는 것을 특징으로 하는 장치.
제2항에 있어서, 상기 장치가 디스크 포트를 포함하는 것을 특징으로 하는 장치.
제2항에 있어서, 상기 데이타 버퍼 수단이 상기 입력 데이타 비트를 컴퓨터에 제공하기 위해 컴퓨터에 결합되는 것을 특징으로 하는 장치.
제5항에 있어서, 상기 데이타 버퍼 수단이 상기 캐리 신호에 응답하여 각 데이타 비트를 직렬로 기억하고, 다수의 데이타 비트를 컴퓨터에 병렬로 제공하기 위해 쉬프트 레지스터 수단을 포함하는 것을 특징으로 하는 장치.
제2항에 있어서, 상기 수 기억 수단이 데이타 비트가 상기 클럭 신호에 응답하여 검출되는 동안의 상기 시간 주기에 대응하는 상기 발생된 수의 비트를 저장하기 위해 쉬프트 레지스터 수단을 포함하는 것을 특징으로 하는 장치.
제2항에 있어서, 상기 제1 및 제2의 위상 제어 신호 발생 수단이 다수의 제1 및 제2의 위상 제어 신호를 발생시킴으로써 각 수신 사이클의 개시/정지 시간을 각각 진행 및 지연시키는 것을 특징으로 하는 장치.
자원 메모리로부터 직렬로 전송된 다수의 입력 데이타 비트를 판독하는 방법에 있어서, 다수의 수신 사이클 중 대응하는 사이클 동안에 검출되는 상기 다수의 데이타 비트들의 각각의 비트인 입력 데이타 비트를 검출하는 단계, 초기 및 최종 시간 주기를 포함하는 상기 수신 사이클의 다수의 시간 주기 각각을 식별하기 위해 클럭 신호에 응답하여 정규치로 변경되는 수를 발생시키는 단계, 각 수신 사이클 동안에 상기 시간 주기들 중 한 주기 동안의 선정된 수에 도달하는 상기 발생된 수에 응답하여 캐리 신호를 발생시키는 단계, 각 데이타 비트가 검출되는 동안 상기 시간 주기를 식별하기 위해 다수의 데이타 비트 각각이 검출될 때에 다수의 발생된 수를 각각 기억하는 단계, 상기 다수의 기억된 수가 대응하는 수신 사이클의 초기 시간 주기 동안에 다수의 데이타 비트가 검출되는 것을 나타낼 때에 각 수신 사이클의 상기 기간을 단축시키기 위한 제1주파수 제어 신호를 발생시키는 단계, 상기 다수의 저장된 수가 대응하는 수신 사이클의 최종 시간 주기 동안에 다수의 데이타 비트가 검출되는 것을 나타낼 때에 각 수신 사이클의 상기 기간을 연장시키기 위한 제2주파수 제어 신호를 발생시키는 단계, 각 수신 사이클의 상기 기간을 단축시키기 위해 상기 제1주파수 제어 신호에 응답하여 상기 정규치를 보다 크게 변경시키는 단계, 각 수신 사이클의 상기 기간을 연장시키기 위해 상기 제2주파수 제어 신호에 응답하여 상기 정규치를 보다 작게 변경시키는 단계 및 상기 캐리 신호에 응답하여 데이타 버퍼 내에 검출된 데이타 비트를 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
자원 메모리로부터 직렬로 전송된 다수의 입력 데이타 비트를 판독하는 장치에 있어서, 다수의 수신 사이클 중 대응하는 사이클 동안에 검출되는 상기 다수의 데이타 비트들의 각각의 비트인 입력 데이타 비트를 검출하는 수단, 초기 및 최종 시간 주기를 포함하는 상기 수신 사이클의 다수의 시간 주기 각각을 식별하기 위해 클럭 신호에 응답하여 정규치로 변경되는 수를 발생시키는 수단, 각 수신 사이클 동안에 상기 시간 주기들 중 한 주기 동안의 선정된 수에 도달하는 상기 발생된 수에 응답하여 캐리 신호를 발생시키기 위해 상기 수 발생 수단에 결합된 수단, 각 데이타 비트가 검출되는 동안 상기 시간 주기를 식별하기 위해 다수의 데이타 비트 각각이 검출될 때에 다수의 발생된 수를 각각 기억하기 위해 상기 검출 수단 및 상기 수 발생 수단에 결합된 수단, 상기 다수의 기억된 수가 대응하는 수신 사이클의 초기 시작 주기 동안에 다수의 데이타 비트가 검출되는 것을 나타낼 때에 각 수신 사이클의 상기 기간을 단축시키기 위한 제1주파수 제어 신호를 발생시키기 위해 상기 수 기억 수단에 결합된 수단, 상기 다수의 기억된 수가 대응하는 수신 사이클의 최종 시간 주기 동안 다수의 데이타 비트가 검출되는 것을 나타낼 때에 각 수신 사이클의 상기 기간을 연장시키기 위한 제2주파수 제어 신호를 발생시키기 위해 상기 수 기억 수단에 결합된 수단, 각 수신 사이클의 상기 기간을 단축시키기 위해 상기 제1주파수 제어 신호에 응답하여 상기 정규치를 보다 크게 변경시키기 위해 상기 수 발생 수단 및 상기 제1주파수 제어 신호 발생 수단에 결합된 수단, 각 수신 사이클의 상기 기간을 연장시키기 위해 상기 제2주파수 제어 신호에 응답하여 상기 정규치를 보다 적게 변경시키기 위해 상기 수 발생 수단 및 상기 제2주파수 제어 신호 발생 수단에 결합된 수단 및 상기 캐리 신호에 응답하여 상기 검출된 데이타 비트를 저장하기 위해 상기 검출 수단 및 상기 캐리 신호 발생 수단에 결합된 데이타 버퍼 수단을 포함하는 것을 특징으로 하는 비트 판독 장치.
제10항에 있어서, 상기 수 발생 수단이, 상기 발생된 수를 합계로서 제공하고, 상기 클럭 신호에 응답하여 상기 발생된 수에 정규치와 동일한 수를 가산하는 가산기 수단을 포함하는 것을 특징으로 하는 장치.
제10항에 있어서, 상기 수 발생 수단이, 정규치를 제공하고, 상기 제1주파수 제어 신호가 발생될때에 상기 정규치를 증가시키며, 상기 제2주파수 제어 신호가 발생될 때에 상기 정규치를 감소시키는 계수기 수단을 포함하는 것을 특징으로 하는 장치.
제10항에 있어서, 상기 장치가 디스크 포트를 포함하는 것을 특징으로 하는 장치.
제10항에 있어서, 상기 데이타 버퍼 수단이 상기 입력 데이타 비트를 컴퓨터에 제공하기 위해서 상기 컴퓨터에 결합되는 것을 특징으로 하는 장치.
제14항에 있어서, 상기 데이타 버퍼 수단이 상기 캐리 신호에 응답하여 각 데이타 비트를 직렬로 기억하고, 다수의 데이타 비트를 상기 컴퓨터에 병렬로 제공하기 위한 쉬프트 레지스터 수단을 포함하는 것을 특징으로 하는 장치.
제10항에 있어서, 상기 수 기억 수단이, 상기 클럭 신호에 응답하여 각 데이타 비트가 검출되는 동안의 시간 주기에 대응하는 다수의 발생된 수 각각에 대한 비트를 순차적으로 저장하기 위해 쉬프트 레지스터 수단을 포함하는 것을 특징으로 하는 장치.
제10항에 있어서, 상기 제1 및 제2의 주파수 제어 신호 발생 수단이, 다수의 제1 및 제2의 주파수 제어 신호를 발생시킴으로써 각 수신 사이클의 상기 기간을 각각 단축 연장시키는 것을 특징으로 하는 장치.
자원 메모리로 부터 직렬로 전송된 다수의 입력 데이타 비트를 판독하는 방법에 있어서, 다수의 수신 사이클 중 대응하는 사이클 동안에 검출되는 상기 다수의 데이타 비트들 각각인 입력 데이타 비트를 검출하는 단계, 초기 및 최종 시간 주기를 갖는 상기 수신 사이클의 다수의 시간 주기 각각을 식별하기 위해 클럭 신호에 응답하여 정규치로 변경되는 수를 발생시키는 단계, 각 수신 사이클 동안에 상기 시간 주기들 중 한 주기 동안의 선정된 수에 도달하는 상기 발생된 수에 응답하여 캐리 신호를 발생시키는 단계, 각 데이타 비트가 검출되는 동안의 상기 시간 주기를 식별하기 위해 다수의 데이타 비트 각각이 검출될 때에 각각 저장되는 다수의 발생된 수를 기억하는 단계, 상기 기억된 수가 상기 대응하는 수신 사이클의 초기 시간 주기 동안에 데이타 비트가 검출된 것을 나타낼 때에 각 수신 사이클의 개시/정지 시간을 진행시키는 제1위상 제어 신호를 발생시키는 단계, 상기 기억된 수가 상기 대응하는 수신 사이클의 최종 시간 주기 동안에 데이타 비트가 검출된 것을 나타낼 때에 각 수신 사이클의 상기 개지/정지 시간을 지연시키는 제2위상 제어 신호를 발생시키는 단계, 상기 제1위상 제어 신호가 각 수신 사이클의 상기 개시/정지 시간을 진행시키기 위해 제공될 때에 상기 클럭 신호에 응답하여 상기 정규치보다 크게 상기 발생된 수를 변경시키는 단계, 상기 제2위상 제어 신호가 각 수신 사이클의 개시/정지 시간을 지연시키기 위해 제공될 때에 상기 클럭 신호에 응답하여 상기 정규치보다 적게 상기 발생된 수를 변경시키는 단계, 상기 다수의 기억된 수가 상기 대응하는 수신 사이클의 초기 시간 주기 동안에 다수의 데이타 비트가 검출된 것을 나타낼 때에 각 수신 사이클의 기간을 단축시키는 제1주파수 제어신호를 발생시키는 단계, 상기 다수의 기억된 수가 상기 대응하는 최종 시간 주기 동안에 다수의 데이타 비트가 검출된 것을 나타낼 때에 각 수신 사이클의 상기 기간을 연장시키는 제2주파수 제어 신호를 발생시키는 단계, 각 수신 사이클의 상기 기간을 단축시키기 위해 상기 기간을 연장시키기 위해 상기 제2주파수 제어 신호에 응답하여 상기 정규치를 보다 적게 변경시키는 단계 및 상기 캐리 신호에 응답하여 상기 검출된 데이타 비트를 데이타 버퍼 내에 기억하는 단계를 포함하는 것을 특징으로 하는 방법.
자원 메모리로부터 직렬로 전송된 다수의 입력 데이타 비트를 판독하는 장치에 있어서, 다수의 수신 사이클 중 대응하는 한 사이클 동안에 검출되는 다수의 데이타 비트들 각각인 입력 데이타 비트를 검출하는 수단, 초기 및 최종 시간 주기를 갖는 상기 수신 사이클의 다수의 시간 주기 각각을 검출하기 위해 클럭 신호에 응답하여 정규치로 변경된 수를 발생시키는 수단, 각 수신 사이클 동안에 상기 시간 주기들 중 한 주기 동안의 선정된 수에 도달하는 상기 발생된 수에 응답하여 캐리 신호를 발생시키기 위해 상기 수 발생 수단에 결합된 수단, 각 데이타 비트가 검출되는 동안에 상기 시간 주기를 식별하기 위해 다수의 데이타 비트 각각이 검출될 때에 다수의 발생된 수를 각각 기억하기 위해 상기 검출 수단 및 상기 수 발생 수단에 결합된 수단, 대응하는 수신 사이클의 초기 시간 주기 동안에 데이타 비트가 검출된 것을 상기 기억된 수가 나타낼 때에 각 수신 사이클의 개시/정지 시간을 진행시키는 제1위상 제어 신호를 발생시키기 위해 상기 수 기억 수단에 결합된 수단, 대응하는 수신 사이클의 최종 시간 주기 동안에 데이타 비트가 검출된 것을 상기 저장된 수가 나타낼 때에 각 수신 사이클의 상기 개시/정지 시간을 지연시키는 제2위상 제어 신호를 발생시키기 위해 상기 수 기억 수단에 결합된 수단, 각 수신 사이클의 상기 개시/정지 시간을 진행시키기 위해 상기 제1위상 제어 신호가 제공될 때에 상기 클럭 신호에 응답하여 상기 정규치보다 크게 상기 발생된 수를 변경시키기 위해 상기 수 발생 수단 및 상기 제1위상 제어 신호 발생 수단에 결합된 수단, 각 수신 사이클의 상기 개시/정지 시간을 지연시키기 위해 상기 제2위상 제어 신호가 제공될 때에 상기 클럭 신호에 응답하여 상기 발생된 수를 상기 정규치보다 작게 변경시키기 위해 상기 수 발생 수단 및 상기 제2위상 제어 신호 발생 수단에 결합된 수단, 상기 대응하는 수신 사이클의 초기 시간 주기 동안에 다수의 데이타 비트가 검출된 것을 상기 다수의 기억된 수가 나타낼 때에 각 수신 사이클의 상기 기판을 단축시키는 제1주파수 제어 신호를 발생 시키기 위해 상기 수 기억 수단에 결합된 수단, 상기 다수의 기억된 수가 상기 대응하는 수신 사이클의 최종 시간 주기 동안에 다수의 데이타 비트가 검출된 것을 나타낼때에 각 수신 사이클의 상기 기간을 연장시키는 제2주파수 제어 신호를 발생시키기 위해 상기 수 기억 수단에 결합된 수단, 각 수신 사이클의 상기 기간을 단축시키는 상기 제1주파수 제어 신호에 응답하여 상기 정규치를 보다 크게 변경시키기 위해 상기 수 발생 수단 및 상기 제1주파수 제어 신호 발생 수단에 결합된 수단, 각 수신 사이클의 상기 기간을 연장시키는 상기 제2주파수 제어 신호에 응답하여 상기 정규치를 보다 작게 변경시키기 위해 상기 수 발생 수단 및 상기 제2주파수 제어 신호 발생 수단에 결합된 수단 및 상기 캐리 신호에 응답하여 상기 검출된 데이타 비트를 기억하기 위해 상기 검출 수단 및 상기 캐리 신호 발생 수단에 결합된 데이타 버퍼 수단을 포함하는 것을 특징으로 하는 비트 판독 장치.
제29항에 있어서, 상기 수 발생 수단이, 상기 발생된 수를 합계로서 제공하고, 상기 제1 및 제2의 위상 제어 신호가 발생되지 않았을 때에 상기 클럭 신호에 응답하여 상기 발생된 수에 정규치와 동일한 수 만큼 가산시키는 가산기 수단을 포함하는 것을 특징으로 하는 장치
제19항에 있어서, 상기 수 발생 수단이, 정규치를 제공하고, 상기 제1주파수 제어 신호가 발생될 때에 상기 정규치를 증가시키며, 상기 제2주파수 제어 신호가 발생될 때에 상기 정규치를 감소시키는 계수기 수단을 포함하는 것을 특징으로 하는 장치.
제19항에 있어서, 상기 장치가 디스크 포트를 포함하는 것을 특징으로 하는 장치.
제19항에 있어서, 상기 데이타 버퍼 수단이 상기 입력 데이타 비트를 컴퓨터에 제공하기 위해 상기 컴퓨터에 결합되는 것을 특징으로 하는 장치.
제23항에 있어서, 상기 데이타 버퍼 수단이, 상기 캐리 신호에 응답하여 각 데이타 비트를 직렬로 기억하고, 상기 다수의 데이타 비트를 상기 컴퓨터에 병렬로 제공하는 쉬프트 레지스터 수단을 포함하는 것을 특징으로 하는 장치.
제19항에 있어서, 상기 수 발생 수단이, 상기 클럭 신호에 응답하여 각 데이타 비트가 검출되는 동안에 상기 시간 주기에 대응하는 다수의 발생된 수들 각각에 대한 비트를 순차적으로 기억하기 위한 쉬프트 레지스터 수단을 포함하는 것을 특징으로 하는 장치.
제19항에 있어서, 상기 제1 및 제2의 위상 제어 신호 발생 수단이 다수의 제1 및 제2의 위상 제어 신호를 발생시킴으로서 각 수신 사이클의 상기 개시/정지 시간을 각각 진행 및 지연시키고, 상기 제1 및 제2의 주파수 제어 신호 발생 수단이 다수의 제1 및 제2의 주파수 제어 신호를 발생시킴으로써 각 수신 사이클의 상기 기간을 각각 단축 및 연장시키는 것을 특징으로 하는 장치.