DE3126941C2

DE3126941C2 - Eingabedaten-Synchronisierungsschaltung

Info

Publication number: DE3126941C2
Application number: DE3126941A
Authority: DE
Inventors: Takatoshi Ome Tokio/Tokyo Ishii; Kiyoshi Kinoshita
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-07-11
Filing date: 1981-07-08
Publication date: 1986-08-14
Also published as: GB2080658A; GB2080658B; DE3126941A1; US4425646A; JPS5720052A

Abstract

Die erfindungsgemäße Eingabedaten-Synchronisierungsschaltung weist einen Synchronsteuerzähler (36) auf. Ein Teil der Zählgröße (Zählstand) des Synchronsteuerzählers (36) wird einem Zählregister (40) zugeführt, das einen Zugriff zu einem Parameter-Festwertspeicher (38) vornimmt, indem es als Teil einer Adresse eines Zählgröße (Phasenstatus) während der Eingabe der augenblicklichen Daten und eine Zählgröße (Phasenstatus) während der Eingabe der unmittelbar vorhergehenden Daten benutzt. Der Parameter-Festwertspeicher (38) liefert eine Korrekturgröße als Anfangsgröße für den Synchronsteuerzähler (36), so daß letzterer ein FENSTER-Signal liefern kann, das mit den Eingabedaten nahe der Mitte der Impulsbreite des FENSTER-Signals synchron(isiert) ist. Die erfindungsgemäße Schaltung enthält weiterhin ein Rotationskorrekturregister (46) zum Halten von stationären Zeitverschiebungsinformationen, die der Reihe nach durch die Rotationsfehler der Floppy-Speicherplattenantriebe eingegeben werden, und zur Abgabe der Informationen zum Parameter-Festwertspeicher (38) als Teil der Adresse.

Description

dadurch gekennzeichnet, daß die Korrekturschaltung (38,40) einen Festwertspeicher zur Speicherung der Koirekturgrößen aufweist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Korrekturschaltung (38,40) mindestens ein Register (40) zum Speichern von Steuersignalen und eine Wandlereinheit (38) zur Abnahme der Steuersigna-Ie vom Register (40) und zur Abgabe der Korrekturgrößen für die Synchronsteuer-Zähiereinheit (36) aufweist.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß zu dem Festwertspeicher ein Zugriff an einer Adresse erfolgt, die zum Teil die vom Register (40) abgegebenen Steuersignale einschließt.

4. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß im Register (40) als Steuersignale zumindest ein Teil der Zählgröße der Synchronsteuer-Zählereinheit (36) zu einem Zeitpunkt, zu dem Daten eingegeben werden, und zumindest ein Teil ihrer Zäh'.größe zu einem Zeitpunkt, zu dem unmittelbar vorhergehende Daten eingegeben werden, setzbar sind.

5. Schaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Korrekturschaltung außerdem ein vom Taktsignalgenerator mit den Taktsignalen beaufschlagtes zweites Register (46) aufweist, das Steuersignale, die stationäre Zeitverschiebungsinformationen darstellen, welche von der Wandlereinheit (38) geliefert und der Reihe nach durch Rotationsfehler von Floppy-Speicherplattenantrieben erzeugt werden, speichert, und das die Steuersignale zur Wandlereinheit (38) rückkoppelt.

6. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß der Taktsignalgenerator (86,88,90,92,94,96, 98) in Abhängigkeit davon, ob ein Aufzeichnungsmedium der Floppy-Speicherplattenantriebe eine einfache oder eine doppelte Dichte besitzt, sowie in Abhängigkeit ovn der Art des Aufzeichnungsmediums Taktsignale verschiedener Frequenzen liefert.

7. Schaltung nach Anspruch 1 oder 5, gekennzeichnet durch eine Synchronzählereinheit (44) zur Feststellung des Erreichens von Synchronisation durch Zählung zu N aufeinanderfolgenden Zeiten (mit N= eine positive ganze Zahl) der Eingabedaten nahezu in der Mitte des Fenster-Signals, so daß die Korrekturgrößen vor und nach dem Erreichen von Synchronisation in der Synchronsteuer-Zählereinheit (36) setzbar sind.

Die Erfindung betrifft eine Eingabedaten-Synchronisierungschaltung nach dem Oberbegriff des Patentanspruches 1. Eine solche Synchronisierungsschaltung wird z.B. bei einem Floppy-Speicherplatten-Regier als Spannungsfrequenzoszillator (VFO) oder bei einer Datenübertragungs-Schnittstelle verwendet.

Aus der DE-PS 20 01 662 ist eine Eignabedaten-Synchronisierungschaltung der eingangs genannten Art bekannt, bei der beispielsweise festgestellte Phasenfehler in einem entsprechenden positiven oder negativen binären Phasenzähler von Auswertern gesammelt werden. Diese Phasenzähler übernehmen zusammen mit entsprechenden Decodierkreisen die Auswertung der Phasenfehler. Eine positive Phasenkorrektur erfolgt dann, wenn UND-Decodierkreise ein Ausgangssignal liefern. Die Eingänge dieser UND-Decodierkreise sind mit den Auswertern so verbunden, daß ein Ausgangssignal bei einem vorbestimmten Zählwert des positiven Phascnzühlers geliefert wird, so daß also die Korrektur über Phasenzähler, Decodierkreise und logische Gatter vorgenommen wird. Auf diese Weise soll eine Eingabedaten-Synchronisierungsschaltung geschaffen werden, bei der insbesondere die Regelzeit auf nur eine Datenimpulsperiode vermindert ist.

Ein Floppy-Speicherplattenantrieb ist im Vergleich zu einer Austausch- bzw. UmSpeicherplatte insofern vorteilhaft, als er billiger ist, eine geringere Größe besitzt, einfacher zu warten ist und einen wahlfreien Zugriff bzw. Direktzugriff erlaubt. Im Vergleich zu einem Kassettenmagnetband und einem Papierstreifen ist ein solcher Antrieb auch deshalb vorteilhaft, weil die Zugriffzeit um eine Stelle oder Ziffer höher und die Zuverlässigkeit der Daten größer ist. Aus diesen Gründen nahm in letzter Zeit die Zahl der eingesetzten Floppy-Speichcrplattenantricbe erheblich zu. was auf dem zunehmenden Bedarf für Bürorechner, periphere Vorrichtungen, Mini- bzw. Kleinrechneranlagen, Mikrorechneranlagen und dgl. beruht.

Da es in jüngster Zeit möglich wurde, einen großintegrierten Schaltkreis (LSI) spezieller Auslegung für clic Steuerung der sog. Floppy-Speicherplatte bzw. flexiblen Magnetplatte zu verwenden, konnte das Gesamtsystem ganz beträchtlich vereinfacht werden. Ein Floppy-Speicherplattenantrieb des IBM-Forrnattyps erforderte mehr als einhundert integrierte Schaltkreise, wie mittelintegrierte Schaltkreise (MSI) und kleinintegriertc Schaltkreise (SSI). Diese verschiedenen Schaltkreise werden nun durch einen einzigen großintegrierten Schaltkreis (LSI)

ersetzt, wodurch eine einfache Verbindung zwischen dem elektronischen Rechner und den Floppy-Speicherplattenantrieben (FDDs) realisiert werden konnte. Ein einziger LSI vermag dabei die Ansteuerung der Schnittstelle oder Koppelschaltung mit dem Rechner sowie die mit hoher Genauigkeit vorzunehmende Ansteuerung des Magnetkopfes (Suche), die Lese/Einschreibsteuerung, die Ansteuerung der Schnittstellen mit den Speicherplattenantrieben, die Fehlerprüfsteuerung usw. durchzuführen. Großintegrierte Schaltkreise für das normale IBM-Format sind derzeit von zahlreichen Herstellern erhältlich, ebenso wie Regler oder Steuerungen für Speichermedien in Form von doppelseitigen Fioppy-Speicherplatten oder solcher doppelter Dichte. Ebenfalls auf dem Markt sind großintegrierte Schaltkreise bzw. LSIs für allgemeine Zwecke, die eine Mehrfunktionssteuerung erlauben und die so ausgelegt sind, daß sie mittels einfacher Sedingungs- oder Zustandseinstellungen die Regelbzw. Steurfunktionen für eine doppelseitige Floppy-Speicherplatte; das für Aufzeichnung mit doppelter Dichte erforderliche modifizierte Frequenzmodulations-Aufzeichnungssystem, die Hinzufügung einer Regel- oder Steuerfunktion für den Floppy-Speicherantrieb usw. gewährleisten.

F i g. 1 ist ein Blockschaltbild einer Schnittstelle 6 und ihrer peripheren Einheiten (auch als CPU/FDD-Schnittstelle bezeichnet) zwischen einem allgemeinen Haupt-Zentraleinheitssystem und Floppy-Speicherplattenantrieben (FDD) 4. Gemäß F i g. 1 ist diese CPU/FDD-Schnittstelle 6 mit dem Haupt-Zentraleinheits- oder -CPU-Systern 2 über eine CPU-Schnittstelle 8 und mit Floppy-Antrieben 4 über eine FDD-Schnittstelle 10 verbunden. Ein FDD-Regler (FDC) 12 bildet den Hauptteil der Schnittstelle 6 zur Durchführung einer Formatverarbeitung. Das CPU-System 2 und die CPU/FDD-Schnittstelle 6 sind an eine System-Sammelschiene 14 angeschlossen, mit welcher auch eine Eingabe/Ausgabe-Vorrichtung 16 und ein Randomspeicher (RAM) 18 verbunden sind.

Die FDD-Schnittstelle 10 als Schnittstelle oder KoppeleJektronik zwischen dem Regler 12 und den Floppy-Antrieben 4 besteht gemäß F i g. 2 im wesentlichen aus vier Teilen: einem durchstimmbaren bzw. freischwingenden Oszillator (VFO) 20, einem Wähler/Dekodierer 22, einer Verzögerungs- und Wählschaltung 24 und einem Leitungstreiber/Empfänger 26.

Der freischwingende Oszillator 20 besitzt im wesentlichen den Aufbau gemäß F i g. 3 und bildet eine Phasenregelschleife (PLL) 20, die eine Rückkopplungsschleife aus einem Phasenkomparator 28, einem Filter/Verstärker 30 und einem spannungsgesteuerten Oszillator (VCO) 32 umfaßt und welche die Beseitigung eines erheblichen Anteils an Fehlerdaten, wie Drehzahl- oder Geschwindigkeitsschwankungen des Aufzeichnungsmediums und Spitzenverschiebungen in den Auslesedaten von den Floppy-Antrieben 4, erlaubt und daher als Trennschaltung zur Trennung von Taktimpulsen von den für das magnetische Aufzeichnungsmedium optimalen Impulsen benutzt wird. Ein Datentrenner 34 trennt die Datenimpulse von den Taktimpulsen nach Maßgabe eines FEN-STER-Signals. Die aus den (im folgenden einfach als Antriebe bezeichneten) Floppy-Speicherplattenantrieben 4 ausgelesenen Impulsreihen werden nach Maßgabe eines DATENFENSTER-Signals als Daten reproduziert bzw. wiedergegeben. Die von den Antrieben 4 erhaltenen Auslesedaten werden dem freischwingenden Oszillator 20 eingegeben, dessen Ausgangssignal zu einem DATENFENSTER-Signal eines TAKTFENSTER-Signals (invertiertes Signal des DATENFENSTER-Signals) wird. Das Eingangssignal (Auslesedaten von den Antrieben 4) wird dem Oszillator 20 über den Leitungstreiber/Empfänger 26 eingegeben. Der Oszillator 20 erzeugt ein Fenster-Signal, das mit den Eingabedaten synchronisiert ist und mit diesen zum FD-Regler 12 ausgegeben wird. Letzterer liest die Daten nach Maßgabe des FENSTER-Signals aus, führt Verarbeitungen, wie Reihen- oder Parallelumwandlung und Wagenrücklaufzeichen- bzw. CRC-Prüfung, durch und schreibt die resultierenden Daten nach Maßgabe der Steuerung des CPU-Systems 2 in den Speicher 18 ein.

Gleichzeitig stellt im freischwingenden Oszillator 20 der Phasenkomparator 28 den Phasenunterschied und den Frequenzfehler zwischen den Eignabedaten (Auslesedaten von den Antrieben 4) und den vom spannungsgesleuerten Oszillator (VCO) 32 gelieferten Taktimpulsen fest, wobei der Filter/Verstärker 30 den Fehler in Form eines Analogsignals integriert und die integrierte Größe dem Oszillator 32 zugeliefert wird, der sodann dieses Analogsignal in ein Digitalsignal umsetzt. Die auf diese Weise erhaltene Spannung verändert die Schwingungsfrequenz des Oszillators 32 und erzeugt ein FENSTER-Signal (Grenze zwischen den Datensignalen und den Taktimpulsen) in Synchronismus mit den Eingabedaten.

Bei einem allgemein verwendeten Magnetplattenformat sind SYNCHRONISIER- bzw. SYNC-Felder jeweils in den Anfangsteilen von KENNZEICHNUNGS- bzw. ID-Feldern erhalten. Da ein solches SYNC-FeId aus den Daten »00« besteht, enthält es nur Taktimpulse, die eine Reihe von Impulsen mit gleichen Abständen (2μ$ im Fall der Doppeldichte) bilden. Die Impulse interferieren daher gleichmäßig mit den benachbarten bzw. angrenzenden Impulsen, so daß keine Spitzenverschiebung herbeigeführt wird. Durch Verriegelung bzw. Synchronisierung mit der Ausleseimpulsreihe des SYNC-Felds kann gemäß den F i g. 4 und 5 ein mit den Eingabedaten synchronisiertes FENSTER-Signal erhalten werden. Die Fig.4A bis 4C veranschaulichen das IBM-Format (FDD-Aufzeichnungsformat) und das Ausgangssignal des freischwingenden Oszillators. Die F i g. 5A bis 5C veranschaulichen die Art und Weise, auf welche das Oszillator-Ausgangssignal synchronisiert wird, d. h. die Art und Weise, auf welche dieses Ausgangssignal sequentiell auf die Datenleseimpulse folgt und synchronisiert wird (der Datenleseimpuls, d. h. das Takt-Bit, koinzidicrt mit dem Zentrum des Fensters).

Bei einem solchen herkömmlichen freischwingenden Oszillator erfordert der spannungsgesteuerte Oszillator 32 zahlreiche Einzelteile, wie Widerstände und Kondensatoren, sowie eine hohe Präzision.

Außerdem muß nach der Montage zum Enderzeugnis jede Anordnung auf Schwingungsfrequenz, Zeitsteuerimpulsbreite usw. eingestellt bzw. justiert werden. Weiterhin geht der derzeitige Trend in Richtung einer Zunahme der Zahl von Aufzeichnungsmedien in Form von FlopDy-Speicherplatten bzw. flexiblen Ma.enetplatten, wie Fioppy-Speicherplatten doppelter Dichte, Minifloppy-Speicherplatten, Doppeldichte-Minifloppy-Speichcrplatten und dgl. Dieser bisherige freischwingende Oszillator ist daher insofern unvorteilhaft, als er nicht ohne weiteres an diese Vielfalt von Anwendungsfällen anpaßbar ist und für unterschiedliche Arten von Floppy-Speicherscheiben Änderungen an Elementen und Schaltkonstanten erfordert. Aufgabe der Erfindung ist damit die Schaffung einer Eingabedaten-Synchronisierungsschaltung, die ohne

Einstellungen oder Justierungen ohne weiteres an eine Vielzahl verschiedener Magnetpluuenantriebe anpaUbiir ist und nur eine kleine Zahl von Bauzeilen benötigt.

Diese Aufgabe wird bei einer Eingabedaten-Synchronisierungsschaltung nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 7.

Die erfindungsgemäße Eingabedaten-Synchronisierungsschaltung kann als freischwingender Oszillator (VFO) einer Floppy-Speicherplattenschniustelle, als Empfangsdaten-Synchronisierungsschaltung einer Datenübertragungs-Schnittstelle od.dgl. benutzt werden. Insbesondere dann, wenn diese Schaltung als freischwingender Oszillator benutzt wird, benötigt sie eine kleinere Zahl von Einzelteilen, wie Widerstände und Kondensatoren, als ein analoger freischwingender Oszillator, wobei sie einfach als großintegrierter Schaltkreis bzw. LSI auszubilden ist, weil sie eine Digitalschaltung darstellt. Die erfindungsgemäße Eingabedaten-Synchronisierungsschaltung erfordert weiterhin keine Einstellung der Zeitsteuerwellenform der Schwingungsfrequenz nach dem Zusammenbau, so daß die Zahl der Fertigungsschritte entsprechend verringert wird. Durch einfaches Umschalten der Frequenz der Taktsignale können verschiedene Arten von Floppy-Plattendateien verwendet werden. Da für die Zählerkorrekturdaten ein Festwertspeicher (ROM) verwendet wird, läßt sich eine Zähler-Feinkorrekiur durchführen, wodurch die Präzision der Synchronisation verbessert wird. Durch die Anwendung eines Rotationskorrekturregisters werden die durch Rotationsfehler der Floppy-Speicherplattenantriebsvorrichtungen hervorgerufenen ungünstigen Einflüsse vermindert.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigt

F i g. 1 ein Blockschaltbild eines Beispiels für die Verbindung zwischen einem Rechner und einem Floppyplattenregel-LSI nach dem Stand der Technik,

Fig. 2 ein Blockschaltbild zur Darstellung der Innenkonfiguration einer Floppy-Speicherplattenantriebs- bzw. FDD-Schnittstelle bei der Anordnung nach Fig. 1,
F i g. 3 ein Blockschaltbild des allgemeinen Aufbaus eines freischwingenden Oszillators nach F i g. 2,

F i g. 4A bis 4C das Aufzeichnungsformat einer Floppy-Speicherplatte und der Signale des freischwingenden

Oszillators bei der bisherigen Anordnung, wobei F i g. 4A das I BM-Format für die Aufzeichnung in Floppy-Speicherplattenantrieben. Fig.4B die Ausgangssignalwellenform des freischwingenden Oszillators bei erreichter

Synchronisierung und F i g. 4C die aus den Floppy-Speicherplattenantrieben ausgelesenen Datenimpulssignale veranschaulichen,

F i g. 5A bis 5C die Synchronisierung der Ausgangssignale des freischwingenden Oszillators, wobei F i g. 5A das SYNC-FeId, Fig. 5B die aus den Floppy-Speicherplattenantrieben ausgelesenen Datenimpulssignale und F i g. 5C die Ausgangssignale des freischwingenden Oszillators zeigen,

Fig.6 ein logisches Schaltbild eines Synchronsteuerzählers und seiner Korrekturschaltung gemäß einer Ausführungsform der Erfindung,

F i g. 7 ein logisches Schaltbild einer Schaltung zur Erzeugung von Zeitsteuerimpulsen zur Eingabe in den Synchronsteuerzähler und die Korrekturschaltung nach F i g. 6,

F i g. 8 ein logisches Schaltbild einer Schaltung zur Lieferung von Schaittaktsignaien, die je nach der An des Floppy-Speicherplauenmediums verwendet werden, bei der Ausführungsform nach F i g. 6,

Fig. 9A bis 9D graphische Darstellungen des Arbeitsprinzips der Synchronisierungsschaltung, wobei F i g. 9A eine Zählgröße des Synchronsteuerzählers, Fig.9B die FENSTER-Signalwellenform, Fig.9C die Eingabedatenwellenform und F i g. 9D die Ausgabedaten wellenform veranschaulichen,

F i g. 10A bis 1 öj Zeitsteuerdiagramme zur Durchführung der grundsätzlichen Operationen des Synchronsteuerzähiers und einer Dekodieriogik nahe Fig. 6, wobei Fig. 10A die dem Synchronsteuerzähler eingegebenen Taktsignale ( S MCLK 1), F i g. 1OB bis 10E die Ausgangsgrößen von vier Bitausgängen des Synchronsteuerzählers, Fig. 1OF die Zählgröße des Synchronsteuerzählers und Fig. 1OG bis 1OJ die Ausgangssignale der Dekodierlogik bei der Ausführungsform nach F i g. 6 veranschaulichen, während die Fig. 10G bis 101 der Logikschaltung nach F ι g. 7 zugeführte Zeitsteuersignale und F i g. 10J das FENSTER-Signal darstellen,

Fig. 1IA bis HL Zeitsteuerdiagramme zur Darstellung der Arbeitsweise der Schaltung nach Fig.6 und 8,

so wobei Fig. 11A die Zählgröße des Synchronsteuerzählers, Fig. HB die Eingabedaten, Fig. 11C die

5 SE7" 10-Signale, F i g. 11D die DA FC XX -Signale, Fi g. 11E die Signale CTlS, F i g. 11F die Signale $ SET20, Fig. 11G die Signale DAFC 21, F i g. 11H die Signale CTFl, F i g. 111 die Signale CTFEB 1, F i g. 11J die Signale S SETiQ. F i g. 11 K die Signale CTDF1 und F i g. 11L die Ausgangs- bzw. Ausgabedaten veranschaulichen,

F i g. 12A bis 12L der F i g. 11 ähnelnde Zeitsteuerdiagramme zur Darstellung der Arbeitsweise einer anderen Ausführungsform der Erfindung, wobei Fig. 12A die Zählgröße des Synchronsteuerzählers, Fig. 12B die Signale S SEFlO. Fig. 12C die Signale SSEF20, Fig. 12D die Signale $SEF30, Fig. 12E die Signale CTDFX, F i g. 12F die Ausgabedaten. F i g. 12G die Zählerregister-Ausgangssignale (CR 01, CR 11), F i g. 12H die Zählerregister-Ausgangssignale (CÄ21, CÄ31), Fig. 121 Einstellregister-Ausgangssignale (AROi -Λ/?31), Fig. 12) die RC-Register-Ausgangssignale (ACOI-ACaI)₁F ig. 12K die Signale SCR YX und F ig. 12L Parameter-Festwertspeicher-AusgangssignaIe(/M 01 - PA 31) veranschaulichen,

Fig. 13 und 14 die Inhalte der Parameter-Festwertspeicher, d. h. die Korrekturdaten für den Synchronsteuerzähler und die Korrekturdaten für RC-Register und Synchronsteuerzähler,

Fig. 15A und 15B graphische Darstellungen zur Verdeutlichung, an welchen Teilen des Datenfensters die Dateneingabeimpulse während der Eingabe der augenblicklichen Daten (n) und der Eingabe der unmittelbar vorhergehenden Daten (n— 1) synchronisiert werden, und

Fig. 16A und 16B sowie Fi g. 17A bis 17C Zeitsteuerdiagramme zur Verdeutlichung der Arbeitsweise (Synchronisierung der empfangenen Taktsignale nach Maßgabe der Eingabedaten) bei einer Ausführungsform, bei der die Erfindung auf eine Empfangsdaten-Synchronisierungsschaltung einer Datenübertragungs-Schnittstelle

angewandt ist, wobei Fig. 16A ein Zeitsteuerdiagramm für das Aufzeichnungsformat in den Floppy-Speicher- Ϊ.1,

plattenantrieben(FDDs), Fi g. 16Bein Zeitsteuerdiagramm von Lesebetriebsartsignalen, Fig. 17A ein Zeitsteu- f,{

erdiagramm für Eingabedaten, Fig. 17B ein Zeitsteuerdiagramm für Signale $SETiO und Fig. 17C ein Zeitsteuerdiagramm für Signale CT3i zeigen.

Die F i g. 1 bis 5 sind eingangs bereits erläutert worden. 5 '$

Die Fig.6 bis 8 sind Blockschaltbilder einer Ausführungsform der erfindungsgemüßen Dateneingabe-Syn- '$

chronisierungschaltung. U

Gemäß Fig.6 ist ein Vierbit-Synchronsteuerzähler 36 vorgesehen, dessen Zählgröße bzw. Zählstand zur |,

Synchronisierung mit den Eingabedaten variabel ist. Im Synchronsteuerzähler 36 ist eine Anfangsgröße (Varia- fljj

ble) von einem noch näher zu beschreibenden Parameter-Festwertspeicher 38 gesetzt, um eine vorbestimmte io ?ü Zählung bei jedesmaliger Eingabe eines Taktsignals durchzuführen. An eine Taktklemme CLK dieses Synchron- fs

Steuerzählers 36 werden Treiber- oder Ansteuer-Taktsignale $MCLK 1 zur Ansteuerung der Schaltung ange- ja

legt, während an seine Ladeklemme LD noch zu beschreibende Zählerkorrektur-Zeitsteuersignale $SET30 |

angelegt werden. Vom Synchronsteuerzähler 36 erhaltene Vierbit-Signale CTOl — CT31 werden einer noch zu f|

beschreibenden Dekodierlogik 52 eingespeist, wobei die beiden signifikantesten Bits CT21 und CT31 auch einem ebenfalls noch zu beschreibenden 4-Bit-Zählregister 40 eingegeben werden, dessen Ausgang an ein Justier- oder Eisntellregister 42 angelegt ist; die beiden signifikantesten Bits CR 01 und CR 11 dieses Ausgangssignals werden auch an die Eingangsklemme des Zählregisters 40 rückgekoppelt, wo sie um zwei Bits verschoben und wieder eingegeben werden. Dies geschieht, um die beiden betreffenden signifikantesten Bits des Synchronsteuerzählers 36 zum Zeitpunkt der Dateneingabe und zum Zeitpunkt der Eingabe der unmittelbar vorhergehenden Daten zu speichern. Einer Taktklemme CK dieses Zählregisters 40 werden noch zu erläuternde $S£ri0-Signale aufgeprägt. Das einen Vierbitaufbau besitzende Einstellregister 42 nimmt die Ausgangssignale CR 01 — CR 31 vom Zählregister 40 ab und speichert seinen Inhalt, bis die Inhalte des Synchronsteuerzählers 36 entsprechend den Inhalten des Zählregisters 40 korrigiert werden. An eine Taktklemme CK des Einstellregisters 42 werden noch zu erläuternde Signale $ SET20 angelegt. Das Ausgangssignal des Einstellregisters 42 wird zum Parameter-Festwertspeicher 38 geliefert, der eine Anfangsgröße (Zählgrößen-Korrekturwert oder -größe) im Synchronsteuerzähler 36 setzt. Vierbit-Ausgangssignale PA 01 — PA 31 des Parameter-Festwertspeichers 38 werden dem Synchronsteuerzähler 36 zugeliefert; das signifikanteste Bit PA 31 wird dabei auch einem noch zu beschreibenden Synchronzähler 44 zugeliefert, während die restlichen drei Bits PA 01 - PA 21 auch einem ebenfalls noch zu beschreibenden RC- bzw. Rotationskorrektur-Register 46 eingegeben werden. Das RC-Register 46 ist ein 3-Bit-Register zum Korrigieren eines Rotationsfehlers, welches den Rotationsfehler der Floppy-Speicherplatten-Antriebe 4 aus den Eingabedaten berechnet und die erhaltenen oder ermittelten Daten speichert.

Eine Taktklemme CK des RC-Registers 46 wird mit den Ausgabedaten vom FD-Regler 12 gespeist, während seine Lösch- oder Frei-Klemme CLR mit einem von FD-Regler 12 erhaltenen Lesebetriebsart-Signal RDMD1 gespeist wird. Dreibit-Ausgangssignale RCOt- RC2\ des RC-Registers 46 werden als Teil der Adresse dem Parameter-Festwertspeicher 38 zugeführt. Der Synchronzähler 44 ist ein Vierbit-Synchronzähler zur Bestimmung, ob nach der Initialisierung der Dateneingabe Synchronisierung erreicht worden ist oder nicht. Die Eingangsklemme des Synchronzählers 44 ist für alle Bits an Masse gelegt, und seine Taktklemme CK wird mit den Ausgabedaten vom FD-Regler 12 gespeist, während seiner Ladeklemme LD das signifikanteste Bit-Ausgangssignal PA 31 des Parameter-Festwertspeichers 38 und seiner Frei-Klemme CLR das vom FD-Regler 12 erhaltene Lesebetriebsartsignal RDMD1 zugeführt werden. Ein Ausgangssignal SCKVl des Synchronzählers 44 wird zu einem Teil der Adressse für den Parameter-Festwertspeicher 38 und wird auch über einen Umsetzer 48 einer Eingangsklemme eines UND-Glieds 50 aufgeprägt. Das signifikanteste Bit-Ausgangssignal PA 31 dieses Festwertspeichers 38 wird an die andere Eingangsklemme des UND-Glieds 50 angelegt. Ein UND-Ausgangssignal wird einer Freigabeklemme E des Synchronzählers 44 zugeliefert. Die Dekodierlogik 52 nimmt die vom Synchronsteuerzähler 36 gelieferten Signale C7O1-CT31 ab und gibt Signale C781, CTFl, CTDFi zusammen mit einem ABTAST-FENSTER-Signal entsprechend den jeweiligen Zählpositionen ab. Diese Signale werden später noch näher erläutert werden.

Gemäß F i g. 7 greifen D-Typ-Flip-Flop 54 und 56 Eingabedaten ab und erzeugen Signale $SET\0. An eine Eingangsklemme D des Flip-Flops 54 werden die Eingabedaten von den FD-Antrieben 4 angelegt, während einer Taktklemme CK die Treiber-Taktsignale $MCLK 1 aufgeprägt werden, die auch einer Taktklemme CK des Flip-Flops 56 aufgeprägt werden. Eine Frei-Klemme CLR des Flip-Flops 54 wird mit dem vom FD-Regler 12 erhaltenen Lesebetriebsartsignal RDMDί beschickt. Ein (?-Ausgangssignal des Flip-Flops 54 wird an eine Eingangsklemme D des Flip-Flops 56 sowie an eine Eingangsklemme eines NAND-Glieds 58 angelegt. Ein O-Ausgangssignal des Flip-Flops 56 wird der anderen Eingangsklemme des NAND-Glieds 58 zugeliefert. D-Typ-Flip-Flops 60 und 62 sind Datenkennzeichen-Flip-Flops zum Speichern bzw. Halten der Eingabedaten als Kennzeichen. Einer Eingangsklemme D des Datenkennzeichen-Flip-Flops 60 werden die vom NAND-Glied 58 ausgegebenen $ij»£T10-Signale über einen Umsetzer 64 aufgeprägt. Einer Taktklemme CK dieses Flip-Flops 60 werden diese ~*$SET 10-SignaIe über ein UND-Glied 66 zugeführt. Noch zu erläuternde Signale $SET20 bO werden der anderen Eingangsklemme des UND-Glieds 66 zugeführt. Das Ausgangssignal des Datenkennzeichcn-Flip-Flops 60 wird in Form von Zeitsignalen DFAGW ausgegeben, die einer Eingangsklemme eines NAND-Glieds 68 zugeliefert werden. Ein von der Dekodierlogik 52 erhaltenes Signal CT81 wird an die andere Eingangsklemme des NAND-Glieds 68 angelegt, dessen Ausgangssignal zu Zeitsteuersignalen $ SET70 wird, die über einen Umsetzer 70 einer Eingangsklemme Ddes Datenkennzeichen-Flip-Flops 62 aufgeprägt werden, dessen Taktklemme CK mit einem UND-Ausgangssignal (Ausgangssignal von einem UND-Glied 72) der $ S£T20-Signale und der noch zu erläuternden $S£T30-Signale beschickt wird. Ein Q-Ausgangssigna! dieses Flip-Flops 62 wird in Form von Zeitsignalen DAFG 21 zu einer Eingangsklemme eines UND-Glieds 74 geliefert,

dessen andere Eingangsklemme mit den von der Dekodierlogik 52 gelieferten Signalen CTDF1 beschickt wird, während das Ausgangssignal dieses Flip-Flops 74 dem FD-Regler 12 zugeführt wird.

Ein D-Typ-Flip-Flop 76 sperrt oder verhindert die kontinuierliche Abgabe von Zeitsignalen $ SET30 in Abhängigkeit von den von der Dekodierlogik 52 gelieferten Signalen CTFi. An eine Eingangsklemme D des Flip-Flops 76 werden die von der Dekodierlogik 52 abgegebenen Signale CT81 angelegt. Die Signale CTF \ werden einer Eingangsklemme eines UND-Glieds 82 über einen Umsetzer 78 zugeführt, während an seine andere Eingangsklemme die Signale CT81 über einen Umsetzer 80 angelegt werden. Das Ausgangssignal des UND-Glieds 82 wird an eine Taktklemme CK des Flip-Flops 76 angelegt. Das (?-Ausgangssignal des Flip-Flops 76, in Form von Zeitsignalen CTFEBX, wird einer Eingangsklemme eines NAND-Glieds 84 aufgeprägt. Die

ίο Signale CTF \ werden an die andere Eingangsklemme des NAND-Glieds 84 angelegt, dessen Ausgangssignal zu den Signalen $ SET30 wird.

F i g. 8 ist ein logisches Schaltbild einer Schaltung zum Umschalten der zu verwendenden Taktsignale entsprechend der Art des jeweils verwendeten Floppy-Speicherplattenmediums. Ein Grundtaktgenerator 86 gibt Schwingungsfrequenzsignale von 16 MHz ab, die durch D-Typ-Flip-Flops88und90zu Signalen von 8 MHz und 4 MHz geteilt werden. Die 16 MHz-Ausgangsfrequenzsignale des genannten Generators 86 werden einer Taktklemme CK des Flip-Flops 88 sowie der einen Eingangsklemme eines UND-Glieds 92 zugeführt. Ein Ausgangssignal des Flip-Flops 88 in Form von Frequenzsignalen $SM 1 von 8 MHz wird einer Taktklemme CK des Flip-Flops 90 der letzten Stufe sowie einer Eingangsklemme eines UND-Glieds 94 zugeführt. Schwingfrequenzsignale $4M 1 von 4 MHz als <?-Ausgangssignale des Flip-Flops 90 werden an die eine Eingangsklemme eines UND-Glieds 96 angelegt. (?-Ausgangssignale der Flip-Flops 88 und 90 werden an die jeweiligen Eingangsklemmen Z?dieser Flip-Flops anglegt. Die anderen Eingangsklemmen von Flip-Flops 92,94 bzw. 96 werden vom FD-Regler 12 mit einem Signal D, das angibt, daß das Aufzeichnungsmedium von der nomalen Doppeldichte (8 Zoll bzw. 203,2 mm Duchmesser) ist, mit einem Signal Soder MINI-D zur Angabe, daß das Aufzeichnungsmedium von der normalen Einfachdichte bzw. der Mini-Doppeldichte (5 Zoll bzw. 127 mm Durchmesser) ist, und einem Signal MINI-S für ein Aufzeichnungsmedium der Mini-Einfachdichte beschickt. Die jeweiligen Ausgangssignale der UND-Glieder 92,94 und % werden einem ODER-Glied 98 zugeführt, welches eines dieser Signale wählt und Takt-Ausgangssignale $ MCLK 1 zur Taktklemme CK des Synchronsteuerzählers 36 sowie zur Taktklemme C/Cdes Flip-Flops 54 liefert.

Die F i g. 9A bis 9D verdeutlichen das Arbeitsprinzip der Schaltung. Dabei zeigen F i g. 9A die Zählgröße des Synchronsteuerzählers, F i g. 9B die Wellenform des FENSTER-Signals, F i g. 9C die Wellenform der Eingabedaten und F i g. 9D die Wellenform der Ausgabedaten. In F i g. 9a stellen der Bereich »8 —»9 —...—«-7« den Bereich für die Abnahme der Eingabedaten und der anschließende Bereich »8 —»·... —-7« den Bereich für Datenausgabe dar. Bei dieser Ausführungsform wird die Impulsbreite des FENSTER-Signals in vier Bereiche unterteilt; es sei angenommen, daß die Eingabedaten innerhalb der beiden mittleren dieser vier unterteilten Bereiche liegen.

Deshalb wird die Zählgröße des Synchronsteuerzählers 36 korrigiert, um die Eingabedaten mit der Zählgröße des Synchronsteuerzählers 36 zu synchronisieren, damit die Eingabedaten ständig in dieser Position gehalten werden können. Wenn die Eingabedaten von der zentralen Position zur Seite LANGSAM verschoben werden, wird die Zählgröße am Zählerkorrekturpunkt entsprechend »E—►F—»E—»F—»0—»1 —►...« korrigiert, so daß sich die nächste Dateneinheit der Mitte der Impulsbreite nähern kann. Wenn dagegen die Eingabedateneinheit zur Seite SCHNELL verschoben wird, wird die Zählgröße am Zählerkorrekturpunkt entsprechend »E —►F —-1 —2 —«...« korrigiert, so daß die nächste Eingabedateneinheit an die Mitte der Impulsbreite herangezogen werden kann.

Die F i g. 1OA bis 1OJ sind Zeitsteuerdiagramme zur Veranschaulichung der grundsätzlichen Operationen des Synchronsteuerzählers 36 und der Dekodierlogik 52, wobei die einzelnen Figuren Zeitstuerdiagramme für die eingangs beschriebenen Einzelheiten darstellen.

Die Fig. 1IA bis 1IL sind Zeitsteuerdiagramme zur Erläuterung der Arbeitsweise der Ausführungsform nach F i g. 6 und 8. wobei die einzelnen Figuren jeweils Zeitsteuerdiagramme für die eingangs beschriebenen Einzelheiten darstellen.

Die F i g. 12A bis 12L sind Zeitsteuerdiagramme zur Eläuterung der Arbeitsweise der Schaltung entsprechend den F i g. 11A bis 11L mit jeweils der eingangs angegebenen Bedeutung.

Im folgenden ist die Arbeitsweise der Eingabedaten-Synchronisierungsschaltung im einzelnen erläutert. Zunächst ist ein Generator zur Erzeugung von Taktsignalen ( $MCLK 1) für die Ansteuerung der Schaltung anhand von Fig. 8 beschrieben. Das Aufzeichnungsformat und die Dichte der Floppy-Speicherplatten bzw. FD-Antriebe (FDDs) ändern sich je nach dem verwendeten Aufzeichnungsmedium. Entsprechend diesen Änderungen muß auch die Arbeitsweise der Schaltung geändert werden. Diese Änderung der Arbeitsweise erfolgt durch Umschalten der Frequenz der Taktsignale ($MCLKX). Die Grundfrequenz von 16 MHz der Grund-Taktsignale vom Grundtaktsignal-Generator 86 wird durch die Flip-Flops 88 und 90 zu Taktfrequenzen von 8 MHz ( $8 Ml) bzw. 4 MHz ($AM\) geteilt Im Fall der normalen Doppeldichte-Floppyplatten werden somit die Taktsignale von 16 MHz als Taktsignale ( $MCLK X) gewählt.

Die grundsätzliche Arbeitsweise des Synchronsteuerzählers 36 und der Dekodierlogik 52 ist im folgenden anhand von Fig. 10A bis 10J erläutert. Anden Vorderflanken der Taktsignale $ MCLK X gemäß Fig. 1 wird der (Zählstand des) Synchronsteuerzählers 36 erhöht so daß die jeweiligen Signale CTOl, CTIl, CT21 und CT31 gemäß den F i g. 10B bis 1OE abgegeben werden. Der Inhalt des Synchronsteuerzählers 36 ist im folgenden als »Zählgröße« bezeichnet und läßt sich als »0 · 1 ■ 2 ... E ■ F« ausdrücken. Am Zählerkorrekturpunkt werden die Signale s>S£T30der Ladeklemme Z.D des Synchronsteuerzählers 36 zugeführt, und die Ausgangssignale PA 31, PA 21, PA 11 und PA 01 des Parameter-Festwertspeichers 38 werden in den Synchronsteuerzähler 36 geladen, um dabei die Anfangsgröße zu setzen. Die Ausgangssignale CTOl, CTIl, CT21 und CT31 des Synchronstcuer-Zählers 36 werden der Dekodierlogik 52 zugeliefert, um durch diese dekodiert zu werden. FoMich gibt die

Dekodierlogik 52 die FENSTER-Signale entsprechend den jeweiligen Zählgrößen ab, und sie liefert auch die Signale CTH zum NAND-Glied 68 (Fig. 7), die Signale CTFi zum Umsetzer und zum NAND-Glied 84 sowie die Signale CTDF1 zum U N D-Glied 74.

Im folgenden ist die Arbeitsweise der Ausführungsform nach F i g. 6 und 7 anhand der Zeitsteuerdiagramme gemäß den F i g. 11 und 12 beschrieben.

Bei Dateneingabe liefern die Flip-Flops 54 und 56 sowie das NAND-Glied 58 gemäß F i g. 7 die Signale $SETiO. Diese Signale setzen das Datenkennzeichen-Flip-Flop 60, und sie werden der Klemme CK des Zählregisters 40 zugeführt. Als Ergebnis werden die beiden signifikantesten Bits (CT31. CT21) des Ausgangssignals des Synchronsteuerzählers 36 in den beiden weniger signifikanten Bits (CR 01, CR 11) des Zählregisters 40 gesetzt. Gleichzeitig werden die Ausgangssignale C7"31 und CT2i des Synchronsteuerzählers 36, die in den oeiden weniger signifikanten Bits (CR 01, CT11) des Zählregisters 40 gesetzt sind, bei der unmittelbar vorhergehenden Dateneingabe zu den beiden signifikanten Bits (CT? 31, CR 21) des Zählregisters 40 verschoben.

Wenn bei dieser Ausführungsform die Zählgröße des Synchronsteuerzählers 36 gemäß F i g. 1IA zu »8« wird, gibt die Dekodierlogik 52 die Signale CT81 gemäß Fig. HE ab. Diese Signale C7"81 werden an die eine Eingangsklemme des NAND-Glieds 68 (Fig. 7) angelegt, dessen anderer Eingangsklemme die Signale DAFG 11 (Fig. 11 D) als das Ausgangssignal Qdes Datenkennzeichen-Flip-Flops 60 zugeführt werden, um die N AN D-Funktion durchzuführen, so daß die Signale $ SET70 gemäß Fig. 11F erzeugt werden. Letztere werden dem Datenkennzeichen-Flip-Flop 62 zugeliefert, woraufhin an dessen Q-Ausgang die Signale DAFC 21 erhalten werden. Letztere werden gleichzeitig über das UND-Glied 66 dem Flip-Flop 60 zu dessen Rückstellung zugeführt. Gemäß den Fig. 12G und 12H wird weiterhin der Inhalt des Zählregisters 40 zum Einstellregister 42 übertragen, und das Zählregister 40 wird für die nächste Dateneingabe vorbereitet.

Wenn gemäß Fig. HA die Zählgrößen (Zählstände) des Synchronsteuerzählers 36 zu »D«, »E« und »F« werden, werden gemäß Fig. 11K die Zeitsteuersignale CTDFi von der Dekodierlogik 52 abgegeben. Ein logisches Produkt (UND) des Signals CTDFi mit dem Signal DAFGIi (F i g. HG) - das Ausgangssignal Qdes Flip-Flops 62 — wird am UND-Glied 74 (Fig. 7) erhalten, und die Ausgabedaten gemäß Fig. HL werden vorbereitet oder bereitgestellt. Wenn die Zählgröße des Synchronsteuerzählers 36 gemäß F i g. H A zu »F« wird, wird gemäß F i g. H H das Signal CTFi von der Dekodierlogik 52 abgegeben. Ein invertiertes logisches Produkt (NAND) des Signals CTFi mit dem Signal CTFEBi (Fig. 111) - das (p-Ausgangssignal des Flip-Flops 76 wird am NAND-Glied 84 geliefert, und das Zähierkorrektursignal $ SET30 gemäß Fig. 11J wird erhalten. Das Flip-Flop 76 wird durch das von der Dekodierlogik 52 gelieferte Zeitsignal CT81 gesetzt und das auf ähnliche Weise von der Dekodieilogik 52 gelieferte Signal CTFi rückgestellt (F i g. HE, HH und 1II). Wenn demzufolge die Zählerkorrektur gemäß Fig. 11 gleich »... D—-E —-F--E--F — 0—-1 — ...« ist, wird das Signal $SET30 nur beim ersten CTF 1-Signal erzeugt (vgl. hintere Teile von F i g. H H bis 11 J). Durch das Zählerkorrektur-Zeitsignal $ SET30 werden die Ausgangssignale PA 31, PA 21, PAH und PA 01 des Parameter-Festwertspeichers 38 in den Synchronsteuerzähler 36 geladen. Danach wird die Korrektur wiederholt, bis die Eingabe ausreichend nahe an der Mitte des FENSTER-Signals liegt.

Im folgenden ist die Arbeitsweise des Rotationskorrektur- bzw. RC-Registers 46 beschrieben, das die Dreibit-Rotationskorrekturdaten hält. Der Synchronsteuerzähler 36 arbeitet als 4-Bit-Hexadezimalzähler zum Korrigieren der Zählgröße nach Maßgabe der Eingabedaten, um dadurch die Synchronisierung herzustellen. Wenn jedoch die Geschwindigkeit der Eingabedaten infolge eines Drehzahlfehlers od. dgl. des Motors des FD-Antriebs 4 vom Bezugswert abweicht, läßt sich eine Synchronisierung durch Korrektur an jedem Punkt schwierig erreichen. Insbesondere im ungünstigsten Fall einer Aufzeichnung mit doppelter Dichte wird nur ein Datenimpuls für vier Zyklen oder Perioden des FENSTER-Signals eingegeben, und die Spitzenverschiebung ist groß, so daß sich Asynchronismus ergibt. Als Gegenmaßnahme für dieses Problem werden die Abweichungen der Eingabedaten von der Bezugsgröße, d. h. die Abv/eichungen zu den Seiten SCHNELL und LANGSAM gegenüber der Hexadezimalzählzeit, gemäß Fig. 9A im RC-Register 46 gesetzt. Wenn die Eingabedateneinheit um Vih Zählung zur Seite SCHNELL verschoben ist, wird +1 (001) gesetzt, während bei einer Verschiebung von ²/i6 Zählung zur Seite SCHNELL +2 (002) gesetzt wird. Bei einer Verschiebung der Eingabedaten um '/,6 Zählung zur Seite bzw. in Richtung LANGSAM wird —1 (1111 als Komplement von 2) gesetzt, während bei einer Verschiebung um 2/16 Zählung in derselben Richtung —2 (110 als Komplement von 2) gesetzt wird. Zur Bereitstellung der Zählkorrekturdaten werden die Größen entsprechend dem Inhalt des RC-Registers 46 als Bezugsgröße bestimmt. Die Dateneinsetzung in das RC-Register 46 erfolgt durch die Vorderflanken der drei weniger signifikanten Bits PA2i, PA 11 und PAOi des Parameter-Festwertspeichers 38 gemäß Fig. 12] und 12L.

Wie erwähnt, ist der Synchronzähler 44 ein Vierbit-Hexadezimalzähler zur Anzeige, ob die Eingabedaten mit dem Inhalt des Synchronsteuerzählers 36 synchronisiert sind oder nicht. Vor der Dateneingabe ist der Inhalt des Synchronzählers 44 gleich »0«, und das an seinem Ausgang abgegebene Signal SCRYi besitzt den IC-Pegel NIEDRIG (unter Schwellenwertpegel). Bei Einleitung der Dateneingabe und bei Dateneingabe in den SCHNELL-0- oder LANGSAM-0-Bereich nahe dem FENSTER-Signal an der Mitte zählt der Synchronzähler 44 hoch. Wenn die Eingabedaten zu dem gegenüber dem Abtastpunkt in der Mitte stark verschobenen Bereich SCHNELL-I oder LANGSAM-I verschoben werden, wird »0« geladen, und der Zähler wird anschließend freigemacht Wenn dann die Zählgröße des Zählers 44 gleich 16 wird, geht das Signal SCRYi auf den IC-Pegel HOCH (über dem Schwellenwertpegel) über (vgl. Fig. 12K), und das anschließende Hochzählen wird unterdrückt; hierdurch wird angezeigt, daß die Eingabedateneinheit mit dem Inhalt des Synchronsteuerzählers 36 synchronisiert worden ist

Die beschriebene Arbeitsweise findet im allgemeinen während der Eingabe von SYNC-Kodedaten (F i g. 4A) des FDD-Aufzeichnungsformats statt. Wenn das Signal SCRY1 den IC-Pegel NIEDRIG besitzt (im folgenden als SYNC NOT ENTER-( = Synchron-Nicht-Eingabe-)Betriebsart bezeichnet), erhöht der Parameter-Festwert-

speicher 38 die Zählkorrekturgröße, um die Eingabedaten schnell an das FENSTER-Sisnal in der M.tte heranzu ziehen. Wenn das Signal SCRY1 den IC-Pegel HOCH besitzt (im folgenden als SYNC ENTER-( = Synchron Eingabe-)Betriebsart bezeichnet), verkleinert der Festwertspeicher 38 die Korrekturgröße. Der Synchronzähle 44 wird freigemacht, wenn das Signal PA 31 als Ausgangssignal des Parameter-Festwertspeichers 38 an de Vorderflanke des Ausgabedatensignals den niedrigen logischen Pegel besitzt, während er hochzählt, wenn da: Signal PA 31 den hohen logischen Pegel besitzt, wie im Fall des RC-Registers 46.

Nachstehend ist der Inhalt des Parameter-Festwertspeichers 38 beschrieben. Die Tabelle gemäß F i g. 13 zeig die Korrekturdaten für den Synchronsteuerzähler 36, während die Tabelle gemäß Fi g. 14 die K.orrekturdate für das RC-Register 46 und den Synchronzähler 44 zeigt. Wenn das von der Dekodierlogik 52 geliefert Zeitsignal CTDFi den hohen IC-Pegel besitzt, liefert der Parameter-Festwertspeicher 38 die Daten gemä Fig. 13. Besitzt das Signal CTDF1 den niedrigen IC-Pegel, so werden vom Festwertspeicher 38 die Date gemäß F i g. 14 erhalten. Der Inhalt dieses Festwertspeichers 38 wird entsprechend den nachstehend angegebe nen Bedingungen gesetzt:

1. Die Zählerkorrekturgröße wird beim Vorhandensein von Ausgabedaten erhöht

und beim Fehlen von Ausgabedaten verkleinert

2. Einstellregister

Im Einstellregister 42 werden die beiden oberen signifikantesten Bits (CT31, CT2X) des Synchronsteuerzäh lers 36 bei Eingabe der augenblicklichen Daten (n) und der unmittelbar vorhergehenden Daten (n— 1) gespei chert, welche den Beziehungen gemäß Fig. 15A und 15B sowie Tabelle 1 entsprechen. Gemäß diesen Figurer erfolgt im Fall von Fl, da hierbei eine große Verschiebung von der Mitte (Markierung Δ) vorliegt, ein« Korrektur eines großen Inkrements. Im Fall von FO erfolgt eine Korrektur eines kleinen Inkrements. Im FaI von Sl erfolgt eine Korrektur mit großem Inkrement, während im Fall von /"0 bzw. SO eine Korrektur mi kleinem Dekrement erfolgt.

Tabelle 1
CT31 CT21

Fl H L

FO H H

SO L L

Sl L H

3. Synchronzähler (SCR Yi)

Wenn das Signal SCRYi den niedrigen IC-Pegel besitzt (SYNC NOT ENTER-Betriebsart), werden ein< Synchronisierung angestrebt und die Zählerkorrekturgröße erhöht. Wenn dieses Signal andererseits den hohci IC-Pegel besitzt (SYNC ENTER-Betriebsart), ist die Synchronisierung erreicht, und clLe Zählerkorrekturgrößi wird verkleinert.

4. RC-Regsiter(3-BitflC21,ÄC U₁ACOl)

Unter Heranziehung des Rotationskorrektur- bzw. RC-Registers 46 als Bezugsgröße werden die Zählkorrck turdaten unter Hinzufügung der obigen Bedingungen 1, 2 und 3 bereitgestellt. Die Beziehung zwischen dci Zählkorrekturdaten (Fig. 13) und dem Asugangssignal des Parameter-Festwertspeichers 38 ist in Tabelle: veranschaulicht.

Tabelle 2

Parameter-	Festwertspeicher — Ausgangssignal	PA 21	PA 11	PA0\	Synchron
Festwertspeicher	PA 31				steuerzähler
		L	L	L	(Zählgrößc)
0	L	L	L	H	0
+ 1	L	L	H	L	1
+ 2	L	L	H	H	2
+ 3	L	H	L	L	3
+ 4	L	H	L	L	4
-4	H	H	L	H	C
-3	H	H	H	L	D
-2	H	H	H	H	E
-1	H		F

Wenn eine inkrementell Korrektur von +2 erfolgt, wird die Zählgröße des Syrichronsteuerzählers 36 zi »... D —-E —-F —*2 —»3 —*...«, so daß die Zählperiode um ²/i6 Zählung schneller wird.

Die Bedingungen (Zustände) nach der Tabelle von Fig. 14 sind dieselben wie diejenigen gemäß Fig. 13. Da jedoch die Dateneinsetzung nicht durchgeführt wird, wenn die Ausgabedaten den niedrigen IC-Pegel besitzen, sind die Bedingungen 0,0. In den Figuren geben die Größen 0, +2 beispielsweise folgendes an:

0, +2 I—> Setzdaten für RC-Register 46,

> Set/.daten für Synchronzähler 44,

0; P/4 31 logischer niedriger Pegel, frei,

1; PA31 hoher logischer Pegel, hochzählen.

In der SYNC NOT ENTER-Betriebsart (Signal SCRY1 auf niedrigem Pegel):

1. Wenn die Eingabedaten aus der Mitte verschoben sind und sich im Bereich Fl oder S1 befinden, wird der Synchronzähler 44 freigemacht Wenn sich dagegen die Eingabedaten im Bereich FO oder 50 nahe der Mitte befinden, zählt der Synchronzähler 44 hoch.

2. Wenn die Eingabedaten zu Fl, Fl oder FO, Fl werden, wird der Inhalt des Rotationskorrektur- bzw. RC-Registers 46 von der augenblicklichen Größe um 1 hochgezählt. Der Höchstwert muß jedoch +3 betragen. Wenn die Eingabedaten andererseits 50,51 oder 51,51 werden, wird der Inhalt des RC-Registers 46 vom Augenblickswert um 1 herabgezählt. Der Mindestwert muß jedoch — 3 betragen.

In der SYNCH ENTER-Betriebsart (Signal 5CR Vl auf hohem IC-Pegel):

1. Wenn die Eingabedaten aus der Mitte zur Seite SCHNELL verschoben sind und sich zu zwei aufeinanderfolgenden Zeiten im Bereich Fl befinden, wird der Synchronzähler 44 freigemacht, und der Inhalt des RC-Registers 46 wird vom Augenblickswert um 1 hochgezählt

2. Wenn die Eingabedaten aus der Mitte zur Seite LANGSAM verschoben sind und sich zu zwei aufeinander- \ folgenden Zeiten im Bereich 51 befinden, wird der Synchronzähler 44 freigemacht, und der Inhalt des RC-Registers 46 wird vom Augenblickswert um 1 herabgezählt.

3. In von den obigen Fällen 1 und 2 abweichenden Fällen bleiben der Synchronzähler 44 und das RC-Register 46 unverändert.

Die Zeitsteuerungen zum Auslesen von Daten aus den Floppy-Speicherplatten- bzw. FD-Antrieben 4 sind im folgenden anhand von F i g. 16A und 16B beschrieben. Da sich das vom FD-Regler 12 gelieferte Lesebetriebsartsignal RDMD 1 zunächst auf dem niedrigen IC-Pegel befindet, werden das Flip-Flop 54 freigemacht und die Dateneingabe von den Antrieben 4 unterdrückt. Die Inhalte des Synchronzählers 44 und des RC-Registers 46 werden ebenfalls freigemacht. Wenn der FD-Regler 12 die Datenauslesung beginnt, geht das Lesebetriebsartsignal RDMD 1 auf den hohen IC-Pegel über, wobei der Betrieb der Synchronisierungsschaltung einsetzt. Gemäß den Fig. 16A und 16B wird im FDD-Aufzeichnungsformat der SYNC-Kode von 6 Bytes im Fall der Einfachdichte und von 12 Bytes im Fall der Doppeldichte vor dem auszulesenden ID-FeId oder Datenfeld addiert.

Wenn das Lesebetriebsartsignal RDMD 1 den hohen IC-Pegel besitzt, werden das Setzen der Rotationsfehlerdaten im RC-Register 46 und das Hochzählen (Inkrementieren) des Synchronzählers 44 durchgeführt, während die SYNC-Kodedaten zur Einstellung der SYNC ENTER-Betriebsart eingegeben werden. Nach hergestellter Synchronisierung erfolgen Eingabe und Ausgabe der Daten des ID-Felds oder des Datenfelds. Wenn das Auslesen aus dem ID- oder Datenfeld abgeschlossen ist, setzen die FD-Antriebe das Lesebetriebsartsignal RDMD1 auf den niedrigen IC-Pegel, woraufhin der Synchronzähler 44 und das RC-Register 46 freigemacht werden, um die Dateneingabe zu verhindern. Diese Bauteile sind daher für das Auslesen von Daten entsprechend dem nächsten SYNC-Kode vorbereitet.

Vorstehend ist die Erfindung anhand einer Ausführungsform beschrieben, bei welcher die erfindungsgemäße Eingabedaten-Synchronisierungsschaltung als freischwingender Oszillator in der Floppy-Speicherscheiben-Schnittstelle oder -Koppelfläche eingesetzt ist Im folgenden ist jedoch kurz der Fall erläutert, in welchem die Erfindung auf eine Empfangsdaten-Synchronisierungsschaltung einer Datenübertragungs-Schnittstelle angewandtist.

Im Gegensatz zum Floppy-Speicherplattenantrieb bestehen im Fall einer Empfangsdaten-Synchronisierungsschaltung die Eingabedaten aus Signalen eines hohen oder niedrigen Pegels. Dabei werden mit den Eingabedaten synchronisierte Empfangstaktsignale RDCK 1 (entsprechend C731) durch die erfindungsgemäße Eingabedaten-Synchronisierungsschaltung erzeugt, und die Eingabedaten werden an den Vorderflanken dieser Signale abgegriffen. Dieser Vorgang ist in den Fi g. 17A bis 17C dargestellt, in denen die Empfangstaktsignale RDCK 1 entsprechend den Eingabedaten synchronisiert sind (wobei die Hinterflanken die Zentren der Eingabedaten bilden). Bei diesem Ausführungsbeispiel werden die Ausgabedaten-FENSTER-Signale nicht verwendet. «j

Hierzu 15 Blatt Zeichnungen

Claims

Patentansprüche:

1. Eingabedaten-Synchronisierungsschaltung zur Feststellung von Phasenunterschieden und Frequenziehlern zwischen Eingabedaten und von einem Taktsignalgenerator (86, 88, 90, 92, 94, 96, 98) erzeugten

Taktsignalen, um mit den Eingabedaten synchronisierte Fenstei signale zu liefern, mit

A) einer Synchronsteuer-Zählereinheit (36) zum Zählen der vom Taktsignalgenerator (86—98) abgegebenen Taktsignale, um Steuersignale, welche den Phasenstatus während der augenblicklichen Dateneingabe sowie den Phasenstatus während der vorhergehenden Dateneingabe repräsentieren, und mit den Eingabedaten synchrone Fenster-Signale abzugeben, und

B) einer Korrekturschaltung (38,40), welcher die Steuersignale von der Synchronsteuer-Zählereinheit (36) zugeliefert werden und die eine Korrskturgröße für die Synchronsteuer-Zählereinheit abgibt, so daß letztere das Fenster-Signal synchron mit den Eingabedaten liefert, die damit nahezu in der Mitte der Impulsbreite des Fenster-Signals zu liegen gebracht werden,