DE3226642C2 - - Google Patents
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Description
Die Erfindung bezieht sich auf ein Datenlesegerät
zur Verwendung bei der Datenübertragung nach dem Oberbegriff
des Patentanspruchs 1. Ein derartiges Datenlesegerät
ist aus der GB-PS 12 42 576 grundsätzlich bekannt.
Zur Übertragung eines analogen Informationssignals
ist es bekannt, das analoge Informationssignal durch Digitalimpulsmodulation
in digitale Daten zu überführen.
Die digitalen Daten werden in vorbestimmte Abschnitte
unterteilt, und dem Signal in jedem vorbestimmten Abschnitt
wird ein Synchronisiersignal mit einem festen
Muster hinzugefügt. Oft werden noch ein Codefehlererfassungssignal
und ein Codefehlerkorrektursignal hinzugefügt.
Ein solcher Digitaldatenabschnitt, der aus der Unterteilung
der digitalen Daten in vorbestimmte Abschnitte
hervorgegangen ist, wird nach Hinzufügung der oben genannten
Signale zeitseriell übertragen. Im allgemeinen
wird der Digitalsignalabschnitt vor der Abgabe an eine
Übertragungsstrecke, beispielsweise ein Magnetband,
einer Modulation unterzogen, beispielsweise einer Frequenzmodulation
oder Phasenmodulation. Die auf diese Weise
gewonnene Digitalsignalreihe oder Digitalsignalfolge
gelangt dann über die Übertragungsstrecke zu einem Empfangs-
oder Wiedergabegerät. Ist das empfangene Signal
bei der Aussendung oder Übertragung moduliert worden, so
wird es im Empfangsgerät zunächst demoduliert. Im Anschluß
daran erfolgt in einem Entzerrer eine solche Entzerrung,
daß die Gesamtimpulsantwort im Nyquist-Intervall Null
wird. Die Schwingungsformentzerrung erfolgt daher im Entzerrer
derart, daß Zwischensymbolstörungen nicht vorhanden
sind. Das entzerrte Signal wird einem Pegelvergleicher
oder Detektor zugeführt. Dort wird der Signalpegel mit
einem Referenzpegel verglichen, und es erfolgt eine
Überführung in eine Digitalsignalreihe oder Digitalsignalfolge
mit einem zweiwertigen Code. Die zweiwertige
Digitalsignalfolge wird einer Synchronisiersignalerfassungsschaltung
und einem Datenlesegerät zugeführt.
Die Synchronisiersignalerfassungsschaltung erfaßt
ein Synchronisiersignal innerhalb der Digitalsignalfolge
und liefert ein entsprechendes Erfassungssignal an das
Datenlesegerät. Das Datenlesegerät enthält einen Referenztaktgenerator,
einen Datenlesezeit-Taktgenerator und
eine Datenleseschaltung. Das Datenlesegerät liest die
Digitaldaten, die im Anschluß an das Synchronisiersignal
der Datenleseschaltung zugeführt werden, und zwar mit Hilfe
eines Datenlesezeit-Taktimpulses, der aus dem Synchronisiersignalerfassungssignal
und einem Referenztaktimpuls
des Referenztaktgenerators gebildet wird.
Der Referenztaktgenerator erzeugt einen Referenztaktimpuls
mit einer Übertragungsbitrate N, wobei N eine ganze
Zahl und gleich oder größer als 2 ist. Da der Referenztaktimpuls
und die übertragenen digitalen Daten in einer
nichtsynchronen Beziehung zueinander stehen, geraten der
durch Auszählen des Referenztaktimpulses gebildete Datenlesezeit-Taktimpuls
und die digitalen Daten allmählich
außer Phase, wenn in die digitalen Daten Zitterstörungen
und dergleichen auf der Übertragungsstrecke eingeführt
worden sind. Bei dem herkömmlichen Datenlesegerät kann
es daher vorkommen, daß bei einem phasenmäßigen Auseinanderlaufen
des Datenlesezeit-Taktimpulses und der Digitaldaten
der Datenlesezeit-Taktimpuls zu einem Zeitpunkt erzeugt
wird, bei dem die ankommenden Digitaldaten ein Bit
bereitstellen, das demjenigen Bit, welches eigentlich gelesen
werden soll, benachbart ist. In diesem Falle liest
das Datenlesegerät aus den digitalen Daten ein Bit, das
dem ursprünglich zu lesenden Bit benachbart ist. Es besteht
daher die Gefahr, daß das herkömmliche Datenlesegerät
fehlerhafte Datenlesevorgänge ausführt.
Ausgehend von einem Datenlesegerät zur Verwendung
bei der Datenübertragung nach dem Oberbegriff des Patentanspruchs
1 liegt der Erfindung die Aufgabe zugrunde,
angesichts der in der zu lesenden Digitalsignalfolge auftretenden
Zittervorgänge die Phase des Datenlesezeit-Taktimpulses
in Übereinstimmung mit den Zittervorgängen
so zu ändern, daß im wesentlichen die Mittenposition der
zu erkennenden Datenbits ausgewertet wird.
Diese Aufgabe wird durch den Gegenstand des Patentanspruchs
1 gelöst. Gemäß dieser Lösung wird die Erzeugung
des Datenlesezeit-Taktimpulses in Abhängigkeit vom
zeitlichen Auftreten der Pegeländerungen der zu lesenden
Digitalsignalfolge mit Hilfe einer rücksetzbaren Frequenzteilereinrichtung
vorgenommen, und zwar in Kombination mit
einer in der Frequenzteilereinrichtung vorgesehenen
Phasensteuereinrichtung, die den Datenlesezeit-Taktimpuls
bezüglich des Pegeländerungserfassungsimpulses mit einem
veränderbar gesteuerten Phasenverzögerungsbetrag in Abhängigkeit
vom Wert des Datenlese-Ausgangssignals in einer
Digitalstelle erzeugt, die unmittelbar derjenigen Digitalstelle
vorausgeht, aus der das Datenlese-Ausgangssignal
der Digitalsignalfolge erhalten werden soll. Dadurch wird
sichergestellt, daß der Datenlesezeit-Taktimpuls stets mit
einer Phase erzeugt wird, die im wesentlichen der Mittenposition
jedes Bits der zu lesenden Digitalsignalfolge
unabhängig vom Wert desjenigen Bits entspricht, das dem
gerade zu lesenden Bit unmittelbar vorausgeht. Dadurch
wird ein hochgenaues Lesen der dem Datenlesegerät zugeführten
Digitalsignalfolge trotz darin auftretender
Zittervorgänge ermöglicht.
Bevorzugte Weiterbildungen und Ausgestaltungen der
Erfindung sind in Unteransprüchen gekennzeichnet. In
diesem Zusammenhang wird auf eine besonders bevorzugte
Weiterbildung der Erfindung verwiesen, nach der eine
Gattereinrichtung zur Erzeugung eines Gattersignals
vorhanden ist, wobei Erzeugungspunkte des Pegeländerungserfassungsimpulses
vorausgesagt werden und die Zufuhr
des Pegeländerungserfassungsimpulses zu der Frequenzteilereinrichtung
begrenzt wird. Selbst wenn das Übertragungssignal
in der Übertragungsstrecke mit Rauschvorgängen
gemischt wird oder der Pegeländerungserfassungsimpuls
aufgrund von Pegeländerungen im Übertragungssignal
außer Phase gegenüber der ursprünglichen Phase
gerät, kann man die Zufuhr des außer Phase befindlichen
Pegeländerungserfassungsimpulses zur Frequenzteilereinrichtung
mit Hilfe der Gattereinrichtung unterbinden.
Die Frequenzteilereinrichtung wird daher daran gehindert,
fehlerhafte Vorgänge auszuführen, beispielsweise einen
Vorgang, bei dem der Datenlesezeit-Taktimpuls innerhalb
des Intervalls bis zur Rücksetzung der Frequenzteilereinrichtung
zweimal erzeugt wird.
Die Erfindung wird im folgenden an Hand von Zeichnungen
beispielshalber erläutert. Es zeigt
Fig. 1 ein systematisches Schaltbild eines herkömmlichen
Datenlesegeräts,
Fig. 2(A) bis 2(C) Signalverläufe an verschiedenen
Stellen des Schaltbilds nach Fig. 1,
Fig. 3 ein systematisches Schaltbild eines ersten
Ausführungsbeispiels eines erfindungsgemäßen Datenlesegeräts,
Fig. 4(A) bis 4(G) Signalverläufe an verschiedenen
Stellen des Schaltbilds nach Fig. 3,
Fig. 5 ein systematisches Schaltbild eines zweiten
Ausführungsbeispiels eines erfindungsgemäßen Datenlesegeräts,
Fig. 6(A) bis 6(E) Signalverläufe an verschiedenen
Stellen des Schaltbilds nach Fig. 5,
Fig. 7(A) bis 7(C) ein anderes Beispiel von Signalverläufen
an verschiedenen Stellen des Schaltbilds nach
Fig. 5 und
Fig. 8 ein Schaltbild einer Ausführungsform
eines Decodierers im Schaltbild nach Fig. 5.
Bei einem in Fig. 1 dargestellten herkömmlichen
Datenlesegerät wird ein Eingangssignal, das eine durch
einen Übertragungsweg geleitete Digitalsignalfolge darstellt,
über einen Anschluß 11 einem Detektor 12 zugeführt.
Der Pegel des Eingangssignals wird im Detektor 12
mit einem Referenzpegel verglichen. Aufgrund des Pegelvergleiches
erzeugt der Detektor 12 ein zweiwertiges
Digitalsignal a, das in Fig. 2(A) dargestellt ist und
auch mit Detektions- oder Erfassungssignal bezeichnet
wird. Das Digitalsignal a gelangt zum Eingangsanschluß
eines Flipflops 30, das vom Verzögerungstyp ist und im
folgenden Verriegelungsschaltung genannt wird.
Wie bereits eingangs erläutert, wird das dem Detektor
12 zugeführte Eingangssignal in der folgenden Weise
erhalten. Ein analoges Informationssignal wird durch
Digitalimpulsmodulation in ein Digitaldatensignal überführt.
Dieses Digitaldatensignal wird in vorbestimmte
Abschnitte geteilt. Dem Signal jedes vorbestimmten Abschnitts
wird noch ein Synchronisiersignal eines festen
Musters und oft noch ein Codefehlererfassungssignal und
ein Codefehlerkorrektursignal hinzugefügt. Das Eingangssignal
erhält man über einen Übertragungsweg durch zeitserielles
Übertragen des Digitalsignals. Die Anstiegs-
und Abfallflanken des Eingangssignals sind infolge der
Dämpfungseigenschaften des Übertragungswegs selbst und
dergleichen nicht steil. Das Eingangssignal wird kontinuierlich
im Anschluß an das Synchronisiersignal übertragen.
Das Synchronisiersignal wird von einer nicht
gezeigten Synchronisiersignalerfassungsschaltung erfaßt,
und zwar unter Verwendung des festen Musters des Synchronisiersignals.
Das Erfassungssignal des Synchronisiersignals wird
über einen Eingangsanschluß 31 einem Löschanschluß eines
¹/₁₀-Frequenzteilers 33 zugeführt. Außerdem wird von einem
Referenztaktimpulsgenerator 15 ein Referenztaktimpuls
einem Taktanschluß des Frequenzteilers 33 zugeführt. Der
Referenztaktimpuls ist eine Rechteckschwingung mit einer
Periode, die gleich ¹/₁₀ der Digitalstellenperiode oder
Bitperiode T des Digitalsignals a ist.
Der Frequenzteiler 33 zählt die Referenztaktimpulse
und liefert über Ausgangsanschlüsse Q 1 bis Q 4 ein resultierendes
Zählsignal an einen Decodierer 19. Der Frequenzteiler
33 und der Decodierer 19 bilden zusammen
einen Datenlesezeit-Taktimpulsgenerator 32. Wenn an den
Ausgangsanschlüssen Q 1, Q 2 und Q 4 des Frequenzteilers 33
ein niedriger Pegel auftritt und nur der Ausgangsanschluß
Q 3 einen hohen Pegel hat, d. h. wenn der Frequenzteiler
33 vier Referenztaktimpulse gezählt hat, liefert
der Decodierer 19 ein Signal b hohen Pegels entsprechend
der Darstellung nach Fig. 2(B). Dieses Signal b gelangt
zum Takteingangsanschluß der Verriegelungsschaltung 30
und dient als Datenlesezeit-Taktimpuls, d. h. als ein Taktimpuls,
der das Datenlesen zeitlich oder taktmäßig festlegt.
Dieser Datenlesezeit-Taktimpuls wird mit einer
Phase erzeugt, die normalerweise etwa der Mitte der Bitperiode
des Datensignals a nach Fig. 2(A) entspricht. Das
dem Dateneingangsanschluß der Verriegelungsschaltung 30
zugeführte Digitalsignal a wird dort durch die Anstiegsflanke
des Datenlesezeit-Taktimpulses b verriegelt. Am
Ausgang der Verriegelungsschaltung 30 erhält man daher
einen Impuls c nach Fig. 2(C), der einem Ausgangsanschluß
34 zugeführt wird. Bei dem Impuls c handelt es
sich um die Lesedaten des Digitalsignals a und damit
des dem Eingangsanschluß 11 zugeführten Eingangssignals.
Bei dem herkömmlichen Datenlesegerät wird aber der
Frequenzteiler 33 lediglich jeweils beim Auftreten des
Synchronisiersignals gelöscht. Sind im Digitalsignal a
Zittervorgänge aufgrund der Übertragung vorhanden, tritt
zwischem dem Datenlesezeit-Taktimpuls nach Fig. 2(B) und
dem Digitalsignal nach Fig. 2(A) mit jeder Erzeugung des
Datenlesezeit-Taktimpulses ein allmählich immer größer
werdender Phasenfehler auf, wie es in Fig. 5(B) bei b 2,
b 3, b 4, b 5, b 6 und b 7 gezeigt ist, obgleich der erste
Datenlesezeit-Taktimpuls bei b 1 in Fig. 2(B) im Anschluß
an die Erfassung des Synchronisiersignals mit einer Phase
erzeugt wird, die im wesentlichen mit der Mitte der Bitperiode
des Digitalsignals übereinstimmt. Man kann erkennen,
daß der Datenlesezeit-Taktimpuls schließlich
bei einem Bit auftritt, das demjenigen Bit benachbart
ist, das ursprünglich ausgelesen werden sollte. Dieser Fall
ist bei b 6 in Fig. 2(B) gezeigt. Das vom Q-Ausgangsanschluß
der Verriegelungsschaltung 30 dem Ausgangsanschluß
34 zugeführte ausgangsseitige Datenlesesignal
nimmt daher einen Verlauf nach Fig. 2(C) an. Die Information
des Signals nach Fig. 2(C) stimmt mit der Dateninformation
des ursprünglichen Digitalsignals nach
Fig. 2(A) nicht mehr überein.
Bei dem erfindungsgemäßen Datenlesegerät wird die
Phase des Datenlesezeit-Taktimpulses korrigiert. Auf
diese Weise wird ein fehlerhafter Vorgang, beispielsweise
das Lesen der Dateninformation von einem Bit,
das dem eigentlich zu lesenden Bit benachbart ist,
zwangsläufig vermieden.
Als nächstes soll ein erstes Ausführungsbeispiel
eines Datenlesegeräts nach der Erfindung erläutert werden.
Bei der Darstellung nach Fig. 3 wird ein ankommendes
Signal i nach Fig. 4(A) mit einem dreiwertigen Code
(Vorzeichensignal) über einen Eingangsanschluß 41 einem
nicht invertierenden Eingangsanschluß eines Vergleichers
44 und einem invertierenden Eingangsanschluß eines Vergleichers
45 zugeführt. Das Dreiwert-Codesignal i ist
ein Signal, das gemäß dem Teilantwortsystem (partial
response system) übertragen worden ist. Das Teilantwortsystem
ist ein an sich bekanntes System der verwendeten
Digitalübertragungssysteme. Ein zu übertragendes Zweiwert-Codesignal
(Signal mit einem zweiwertigen Code) wird in
ein anderes Zweiwert-Codesignal überführt, beispielsweise
in ein NRZI-Signal (non-return to zero inverted signal),
d. h. in ein invertiertes Signal ohne Rückkehr zu Null,
und zwar in Übereinstimmung mit dem oben erwähnten
Teilantwortsystem. Hierbei werden die Eigenschaften
eines Magnetkopfes und eines magnetischen Aufzeichnungsträgers
berücksichtigt, der den Übertragungsweg
darstellt. Das aus dem ursprünglichen Zweiwert-Codesignal
hervorgegangene andere Zweiwert-Codesignal wird
dann auf dem magnetischen Aufzeichnungsträger aufgezeichnet.
Beim Abspielen dieses magnetischen Aufzeichnungsträgers
mit einem Magnetkopf wird angesichts der
Differenziereigenschaft der Wicklung des Magnetkopfes
die dicht bei der Gleichstromkomponente liegende niederfrequente
Komponente in einem hohem Maße gedämpft. Die
hochfrequente Komponente wird ebenfalls gedämpft. Der
abgenommene Signalverlauf hat daher einen Signalpegel,
der bei einer Anstiegsflanke des aufgezeichneten Zweiwert-Codesignals
einem Pegel "+1" und bei einer Abfallflanke
des aufgezeichneten Zweiwert-Codesignals einem
Pegel "-1" entspricht, wohingegen der abgenommene Signalverlauf
einen Pegel "0" hat, wenn der Pegel des
aufgezeichneten Zweiwert-Codesignals über eine Spanne
von mehr als zwei Bitperioden den Pegel "0" oder "1"
hat. Das abgenommene Signal stellt somit ein Dreiwert-Codesignal
bzw. ein Signal mit einem dreiwertigen Code
dar. Zur Umformung des abgenommenen Dreiwert-Codesignals
in ein Dreiwert-Codesignal gemäß dem Teilantwortsystem
wird in einem Entzerrer eine Hochfrequenzkompensation
vorgenommen. Am Ausgang des Entzerrers tritt dann das
Dreiwert-Codesignal i nach Fig. 4(A) auf. In Fig. 4(A)
geben oberhalb des Signalverlaufs vorgesehene Zahlen den
Wert des Zweiwert-Codesignals an, das aufzuzeichnen ist.
Das Dreiwert-Codesignal i nach Fig. 4(A) wird somit
dem Eingangsanschluß 41 zugeführt. Weiterhin wird eine
erste Referenzspannung E 1 nach Fig. 4(A) über einen Eingangsanschluß
42 dem nicht invertierenden Eingangsanschluß
des Vergleichers 44 zugeführt. Ferner wird eine
zweite Referenzspannung E 2 nach Fig. 4(A) dem nicht
invertierenden Eingangsanschluß des Vergleichers 45
über einen weiteren Eingangsanschluß 43 zugeführt. Die
erste Referenzspannung ist auf einen Zwischenpegel eingestellt,
der zwischen einem Spitzenpegel eines Signals
entsprechend dem Pegel "0" des Dreiwert-Codesignals i
und einem Spitzenpegel eines Signals entsprechend dem
Pegel "+1" des Dreiwert-Codesignals i liegt. Die zweite
Referenzspannung ist auf einen Zwischenpegel eingestellt,
der zwischen einem Spitzenpegel eines Signals entsprechend
dem Pegel "0" des Dreiwert-Codesignals i und einem
Spitzenpegel eines Signals entsprechend dem Pegel "-1"
des Dreiwert-Codesignals i liegt.
Folglich tritt am Ausgang des in Fig. 3 dargestellten
Vergleichers 44 eine zweiwertige Rechteckschwingung
j nach Fig. 4(B) auf. Die Rechteckschwingung j hat einen
Signalpegel "+1" in einem Intervall entsprechend dem
Signalpegel "+1" des zugeführten Dreiwert-Codesignals i,
und sie hat einen Signalpegel "0" innerhalb von Intervallen,
die den Signalpegeln "-1" und "0" des zugeführten
Dreiwert-Codesignals i entsprechen. Am Ausgang des
Vergleichers 45 tritt eine zweiwertige Rechteckschwingung
k nach Fig. 4(C) auf. Die Rechteckschwingung k hat
einen Signalpegel "+1" innerhalb eines Intervalls, das
dem Signalpegel "-1" des Dreiwert-Codesignals i entspricht,
und sie hat einen Signalpegel "0" innerhalb von
Intervallen, die den Signalpegeln "+1" und "0" des Dreiwert-Codesignals
i entsprechen. Ein ODER-Glied 46 bildet
die logische Summe der beiden Rechteckschwingungen j
und k und gibt daher an seinem Ausgang eine Rechteckschwingung
l nach Fig. 4(D) ab. Die Rechteckschwingung l
wird als Pegelerfassungssignal den Dateneingangsanschlüssen
von Verriegelungsschaltungen (Flipflops) 47 und 48
zugeführt.
Das am Q-Ausgang der Verriegelungsschaltung 47 auftretende
Signal wird dem Dateneingangsanschluß einer
Verriegelungsschaltung (Flipflop) 49 zugeführt. Ein
Referenztaktimpuls mit einer Periode, die gleich ¹/₁₀
der Bitperiode des Dreiwert-Codesignals i ist, wird von
einem Referenztaktimpulsgenerator 50 erzeugt und den
Takteingangsanschlüssen der Verriegelungsschaltungen 47
und 49 zugeführt. Das am Q-Ausgang der Verriegelungsschaltung
47 auftretende Signal und das am -Ausgang
der Verriegelungsschaltung 49 auftretende Signal werden
an ein UND-Glied 51 gelegt. Das UND-Glied 51 liefert
einen Impuls m nach Fig. 4(E). Der Impuls m ist phasensynchron
mit der Anstiegsflanke des Pegelerfassungssignals
l, wie es aus Fig. 4(D) und 4(E) hervorgeht. Der
Impuls m wird als Pegeländerungserfassungsimpuls einem
Ladeanschluß LD eines ¹/₁₆-Frequenzteilers 52 zugeführt.
Der Phasenfehler zwischen der Anstiegsflanke des Impulses
m und dem Pegelerfassungssignal l ist nicht konstant.
Die Anstiegsflanke des Impulses m ist gegenüber der Anstiegsflanke
des Pegelerfassungssignals l verzögert, und
zwar um einen Betrag, der maximal etwa gleich einer Periode
des Referenztaktimpulses ist.
Bei dem ¹/₁₆-Frequenzteiler 52 kann es sich um
einen integrierten Baustein handeln, beispielsweise
ein Schaltungschip vom Typ LS163. Von den voreingestellten
Dateneingangsanschlüssen der Anschlüsse D 1 bis D 4
(D 1 ist das niedrigstwertige Bit, und D 4 ist das höchstwertige
Bit) des Frequenzteilers 52 wird den Anschlüssen
D 1 und D 2 eine niedrigpegelige Spannung zugeführt. Die
Anschlüsse D 3 und D 4 des Frequenzteilers 52 sind mit dem
-Ausgang und dem Q-Ausgang der Verriegelungsschaltung 48
verbunden. Der Frequenzteiler 52 zählt die Referenztaktimpulse
des Referenztaktimpulsgenerators 50 und erzeugt
an seinen Ausgangsanschlüssen Q 1 bis Q 4 ein Zählsignal.
Am Übertragsanschluß CA des Frequenzteilers 52 wird ein
Impuls erzeugt, der einen hohen Pegel annimmt, wenn der
Zählwert "15" wird, und der einen niedrigen Pegel annimmt,
wenn der ankommende sechzehnte Referenztaktimpuls
auftritt. Es handelt sich somit um einen Impuls,
der dadurch gewonnen wird, daß die Frequenz des Referenztaktimpulses
in ¹/₁₆ der Originalfrequenz geteilt
wird. Der am Übertragsanschluß CA auftretende Impuls
wird dem Freigabeanschluß EN eines Zählers 56 zugeführt.
Da die Periode des Referenztaktimpulses gleich
¹/₁₆ der Bitperiode gewählt ist, ist die Periode des
Impulses am Übertragsanschluß CA des Frequenzteilers 52
gleich ¹/₁₆ der Bitperiode.
Wenn die Ausgangssignale der Anschlüsse Q 1, Q 2 und
Q 4 des Frequenzteilers 52 den logischen Pegel "1" haben
und das Ausgangssignal des Anschlusses Q 3 den logischen
Pegel "0" hat, d. h. wenn der Zählwert "11" beträgt,
wird das Ausgangssignal des Anschlusses Q 3 über ein
Umkehrglied 53 einem UND-Glied 54 mit vier Eingängen
zugeführt, wohingegen die Ausgangssignale der Anschlüsse
Q 1, Q 2 und Q 4 dem UND-Glied 54 direkt zugeführt werden.
Das UND-Glied 54 erzeugt einen Impuls n mit einem Signalverlauf
nach Fig. 4(F). Der Impuls n wird einem Takteingangsanschluß
der Verriegelungsschaltung 48 als Datenlesezeit-Taktimpuls
zugeführt. Die Verriegelungsschaltung
48 verriegelt daher das Pegelerfassungssignal l
mittels der Anstiegsflanke des Impulses n und erzeugt an
ihrem Ausgangsanschluß Q ein entsprechendes Signal, wohingegen
an ihrem Ausgangsanschluß das entsprechende
Signal mit invertierter Phase auftritt. Einem Ausgangsanschluß
57 wird vom Ausgangsanschluß Q ein Impuls o
nach Fig. 4(G) zugeführt, und zwar als Datenlesesignal.
Dieses Datenlesesignal o hat einen Pegel "+1" bei den
Pegeln "+1" und "-1" des Dreiwert-Codesignals i, und
es hat einen Pegel "0" bei dem Pegel "0" des Dreiwert-Codesignals
i. Es handelt sich somit um das ursprüngliche
Datensignal.
Andererseits wird der Zähler 56 durch das Synchronisiersignalerfassungssignal
am Anschluß 55 gelöscht. Der
Zähler 56 zählt daher die Referenztaktimpulse während
des Intervalls, bei dem ein ankommendes hochpegeliges
Signal seinem Freigabeanschluß EN zugeführt wird. Da
der Impuls mit einer Periode, die gleich ¹/₁₆ der Bitperiode
ist, dem Freigabeanschluß EN des Zählers 56
zugeführt wird, erzeugt er an seinem Ausgangsanschluß 58
ein Zählwertsignal. Wie im Falle des Zählers 25 gibt das
Zählwertsignal des Zählers 56 das Bit an, aus dem mittels
der Verriegelungsschaltung 48 die Dateninformation
gewonnen wird, d. h. wieviele Bits im Anschluß an das
Synchronisiersignal mit Dateninformation aufgetreten
sind.
Durch Vergleich des Dreiwert-Codesignals i nach
Fig. 4(A) und des Pegelerfassungssignals l nach Fig. 4(D)
erkennt man, daß die Anstiegsflanke des Pegelerfassungssignals
auftritt, wenn der Signalpegel des Dreiwert-Codesignals
i "+1" oder "-1" wird. Wenn der Signalpegel des
Dreiwert-Codesignals i in einer Bitperiode unmittelbar
vor der Bitperiode des am Ausgangsanschluß Q der Verriegelungsschaltung
48 auftretenden Datenlesesignals gleich
"0" ist, tritt die Anstiegsflanke des Pegelerfassungssignals
l im Vergleich zu einem Fall schneller auf, bei dem
der Signalpegel des Dreiwert-Codesignals i in der unmittelbar
vorangegangenen Bitperiode gleich "-1" oder "+1"
ist. Da der Pegeländerungserfassungsimpuls m ebenfalls
phasensynchron mit der Anstiegsflanke des Pegelerfassungssignals
l erzeugt wird, tritt der Pegeländerungserfassungsimpuls
m zeitlich unterschiedlich auf, und zwar in Abhängigkeit
davon, ob der Signalpegel des Dreiwert-Codesignals
i in der unmittelbar vorangegangenen Bitperiode
gleich "0" ist oder gleich "-1" (oder "+1") ist.
Nimmt der Frequenzteiler 52 stets denselben Rücksetzwert
(voreingestellter Datenwert) an und wird der
Datenlesezeit-Taktimpuls vom Zählwertsignal des Frequenzteilers
52 erzeugt, erfolgt das Datenlesen durch
die Verriegelungsschaltung 48 nicht im wesentlichen in
der Mitte der Bitperiode gemäß dem Wert des Bits der unmittelbar
vorausgehenden Dateninformation. Zur Vermeidung
dieser Erscheinung wird daher das Ausgangssignal o
des Anschlusses Q der Verriegelungsschaltung 48 dem
Voreinstelldateneingangsanschluß D 4 des Frequenzteilers
52 bei dem betrachteten Ausführungsbeispiel zugeführt.
Weiterhin wird das Ausgangssignal am Anschluß
der Verriegelungsschaltung 48 an den Voreinstelldateneingangsanschluß
D 3 des Frequenzteilers 52 gelegt. Wenn
dann das Datenlesesignal o einen niedrigen Pegel hat,
nimmt der Eingangspegel der Anschlüsse D 1, D 2 und D 4
ebenfalls einen niedrigen Pegel an, wohingegen der
Eingangsanschluß D 3 einen hohen Pegel aufweist. Wird in
diesem Zustand dem Frequenzteiler 52 ein ankommender
Pegeländerungserfassungsimpuls m zugeführt, dann wird
in den Frequenzteiler 52 ein Wert "4" gesetzt. Hat
andererseits das Datenlesesignal o einen hohen Pegel,
wird in den Frequenzteiler 52 ein Wert "8" gesetzt, wenn
ein ankommender Pegeländerungserfassungsimpuls m auftritt.
Hat das Datenlesesignal o einen niedrigen Pegel
zu einem Zeitpunkt, bei dem der Pegeländerungserfassungsimpuls
m erzeugt wird, ist die Dateninformation in
dem unmittelbar vorangegangenen Bit gleich "0". Hat das
Datenlesesignal o andererseits einen hohen Pegel, ist
die Dateninformation in dem unmittelbar vorangegangenen
Bit gleich "1". Diese Verhältnisse kann man Fig. 4(A)
bis Fig. 4(G) entnehmen.
Wenn somit bei dem betrachteten Ausführungsbeispiel
die Dateninformation in dem unmittelbar vorausgehenden
Bit gleich "0" ist, wird der Wert "4" beim Rücksetzen
des Frequenzteilers 52 gesetzt. Wenn dann der Zählwert
den Wert "11" erreicht, wird der Datenlesezeit-Taktimpuls
n in einer relativ verzögerten Weise erzeugt,
wie es bei n 1, n 4 und n 7 in Fig. 4(F) zu sehen ist. Ist
andererseits die Dateninformation in dem unmittelbar
vorausgehenden Bit gleich "1", wird der Wert "8" beim
Rücksetzen des Frequenzteilers 52 gesetzt. Erreicht in
diesem Fall der Zählwert den Wert "11", wird der Datenlesezeit-Taktimpuls
n in einer relativ voreilenden Weise
erzeugt, wie es bei n 5 in Fig. 4(F) gezeigt ist.
Die Datenlesezeit-Taktimpulse, die bei n 2, n 3 und
n 6 in Fig. 4(F) dargestellt sind, werden immer dann erzeugt,
wenn der Frequenzteiler 52 eine Anzahl von 16
Referenztaktimpulsen gezählt hat.
Bei dem betrachteten Ausführungsbeispiel wird daher
die Phase des Datenlesezeit-Taktimpulses n bei jeder Anstiegsflanke
des Pegelerfassungssignals l korrigiert. Auf
diese Weise wird vermieden, daß infolge von Zitterstörungen
Daten fehlerhaft gelesen werden. Weiterhin wird die
zeit- oder taktmäßige Erzeugung des Datenlesezeit-Taktimpulses
n in Abhängigkeit von der Dateninformation des
unmittelbar vorausgehenden Bit des Pegelerfassungssignals
l verändert. Demzufolge können die Daten im wesentlichen
genau in der Mitte der Bitperiode des Pegelerfassungssignals
l ausgelesen werden.
Wenn allerdings bei dem ersten Ausführungsbeispiel
nach Fig. 3 die Anstiegsflanke des Pegelerfassungssignals
l nach Fig. 4(D) bei einem in Fig. 6(A) gezeigten Zeitpunkt
t 2 erzeugt wird, der gegenüber einem ursprünglichen
Anstiegszeitpunkt t 1 um eine Zeit x verschoben ist,
und zwar beispielsweise aufgrund von Rauschvorgängen,
Pegeländerungen und dergleichen im Übertragungssystem,
erfolgt die Erzeugung des Pegeländerungserfassungsimpulses
m auch zu einem verschobenen Zeitpunkt, wie es in
Fig. 6(B) durch einen Impuls y gezeigt ist. Wenn der Frequenzteiler
52 durch den phasenverschobenen Pegeländerungserfassungsimpuls
y zurückgesetzt wird, kann der
Frequenzteiler 52 danach den Datenlesezeit-Taktimpuls
mit einer verschobenen Phase erzeugen, bis der Frequenzteiler
52 richtig zurückgesetzt wird.
Ferner wird beim ersten Ausführungsbeispiel der
Frequenzteiler 52 mit voreingestellten Daten durch den
Pegeländerungserfassungsimpuls m gesetzt (d. h. "zurückgesetzt").
In einem Intervall zwischen einem Rücksetzpunkt
und einem anderen Rücksetzpunkt kann daher der
Datenlesezeit-Taktimpuls n zweimal erzeugt werden. Somit
kann ein Fall auftreten, bei dem der Datenlesezeit-Taktimpuls
n erzeugt wird, wenn der Zählwert im Frequenzteiler
52 gleich "11" ist, wie es durch na in Fig. 7(B)
angedeutet ist, bei dem ferner der Pegeländerungserfassungsimpuls
m erzeugt wird, wenn der Zählwert im Frequenzteiler
52 gleich "12" ist, wie es in Fig. 7(A)
gezeigt ist, und der Frequenzteiler 52 dementsprechend
mit einem Wert "8" voreingestellt wird. In Fig. 7(A)
stellen die Zahlen über dem Signalverlauf den Zählwert
des Frequenzteilers 52 dar.
In diesem Fall beginnt der Frequenzteiler 52 seinen
Zählvorgang mit dem Wert "8". Der Zählwert "11" wird daher
zu einem Zeitpunkt erreicht, bevor der nachfolgende
Pegeländerungserfassungsimpuls m erzeugt wird. Die Folge
davon ist, daß ein Datenlesezeit-Taktimpuls erzeugt wird,
wie es bei nb in Fig. 7(B) dargestellt ist. Weil das
Minimumimpulsintervall des Pegeländerungserfassungsimpulses
m gleich einer 1-Bit-Periode ist, die zum Zählen von
16 Referenztaktimpulsen erforderlich ist, werden die beiden
Datenlesezeit-Taktimpulse na und nb nach Fig. 7(B)
innerhalb dieses Impulsintervalls erzeugt.
Die oben beschriebene Erscheinung wird bei einem in
Fig. 5 dargestellten zweiten Ausführungsbeispiel des erfindungsgemäßen
Datenlesegeräts vermieden. In Fig. 5
sind diejenigen Teile, die mit Teilen nach Fig. 3 übereinstimmen,
mit den gleichen Bezugszeichen versehen.
Eine Erläuterung dieser Teile entfällt. Bei der Anordnung
nach Fig. 5 werden die Signale der Zählausgangsanschlüsse
Q 1 bis Q 4 des Frequenzteilers 52 einem Decodierer
60 zugeführt. Wenn der Zählwert des Frequenzteilers
52 beispielsweise gleich "11" ist, liefert der Decodierer
an einem Ausgangsanschluß P 1 einen Datenlesezeit-Taktimpuls
n nach Fig. 6(E), und er liefert an einem
Ausgangsanschluß P 2 einen Impuls p nach Fig. 6(C) und
nach Fig. 7(C). Der Impuls p hat nach Fig. 7(C) einen
hohen Pegel während eines Intervalls, bei dem der Zählwert
im Frequenzteiler 52 einen Wert von "2" bis "10"
annimmt. Ein normaler Pegeländerungserfassungsimpuls m
wird innerhalb des obigen Intervalls erzeugt, bei dem
der Zählwert im Frequenzteiler 52 einen Wert von "2"
bis "10" annimmt.
Der Impuls p wird zusammen mit dem Pegeländerungserfassungsimpuls
m an ein UND-Glied 59 gelegt. Ein vom
UND-Glied 59 dem Ladeanschluß LD des Frequenzteilers 52
zugeführtes Signal nimmt daher einen Verlauf q nach
Fig. 6(D) an. Damit wird der Pegeländerungserfassungsimpuls
y nach Fig. 6(B), der mit einer abnormalen Phase
erzeugt wird, entfernt, und dem Ladeanschluß LD des
Frequenzteilers 42 wird lediglich der Pegeländerungserfassungsimpuls
zugeführt, der mit der normalen Phase erzeugt
wird und der den Frequenzteiler 52 zurücksetzt. Der oben
erläuterte fehlerhafte Vorgang wird daher vermieden.
Der Decodierer 60 hat einen Schaltungsaufbau nach
Fig. 8. Für einen in Fig. 8 gezeigten Zähler 63 kann
man einen integrierten Schaltungsbaustein benutzen, beispielsweise
ein Schaltungschip vom Typ LS138. Die Zählwertausgangssignale
von drei Bits ausschließlich des niedrigstwertigen
Bits eines (nicht gezeigten) ¹/₁₅-Frequenzteilers
entsprechend dem obigen ¹/₁₆-Frequenzteiler 52
werden Eingangsanschlüssen A, B und C des Zählers 63
zugeführt. In Fig. 8 ist eine Spannung hohen Pegels mit
"H" und eine Spannung niedrigen Pegels mit "L" bezeichnet.
Wenn alle Eingangsanschlüsse A, B und C des Zählers
63 mit einer Spannung niedrigen Pegels beaufschlagt werden,
tritt lediglich an einem Ausgangsanschluß Y 0 von
Ausgangsanschlüssen Y 0 bis Y 7 eine Spannung niedrigen Pegels
auf. Die anderen Ausgangsanschlüsse Y 1 bis Y 7 geben
Spannungen hohen Pegels ab. Weist andererseits lediglich
der Eingangsanschluß B der Eingangsanschlüsse A, B und C
eine Spannung hohen Pegels auf, gibt lediglich der Ausgangsanschluß
Y 1 eine Spannung niedrigen Pegels ab. Die
übrigen Ausgangsanschlüsse Y 0 und Y 2 bis Y 7 haben Ausgangsspannungen
hohen Pegels. Liegt an allen Eingangsanschlüssen
A, B und C des Zählers 63 eine Spannung hohen
Pegels, gibt lediglich der Ausgangsanschluß Y 7 eine Spannung
niedrigen Pegels ab. Die übrigen Ausgangsanschlüsse
Y 0 bis Y 6 haben Spannungen hohen Pegels.
Das Signal vom Ausgangsanschluß Y 1 des Zählers 63
wird dem Eingangsanschluß j eines J-K-Flipflops 65 über
ein Umkehrglied 64 zugeführt. Weiterhin wird das Ausgangssignal
vom Ausgangsanschluß Y 7 dem Eingangsanschluß des
J-K-Flipflops 65 zugeführt. Der am Anschluß 67 anliegende
Referenztaktimpuls wird dem Takteingangsanschluß des J-K-Flipflops
65 und dem Takteingangsanschluß eines J-K-Flipflops
66 zugeführt. Folglich tritt der Impuls p nach Fig.
6(C) und nach Fig. 7(C) am Ausgangsanschluß Q des Flipflops
65 auf und gelangt von dort zu einem Ausgangsanschluß
69. Das Signal von einem Übertragsanschluß des
obengenannten ¹/₁₅-Frequenzteilers wird den Eingangsanschlüssen
J und des Flipflops 66 zugeführt. Somit tritt
am Ausgangsanschluß Q des Flipflops 66 ein Datenlesezeit-Taktimpuls
nach Fig. 7(E) auf, der einem Ausgangsanschluß
70 zugeführt wird.
Die obigen Erläuterungen betreffen das Lesen von
Daten in sich nicht selbst taktierenden Digitalsignalfolgen,
beispielsweise bei einem NRZ-Signal oder einem
NRZI-Signal, also einem Signal ohne Rückkehr nach Null
oder einem invertierten Signal ohne Rückkehr nach Null.
Das erfindungsgemäße Datenlesegerät kann allerdings auch
auf eine sich selbst taktierende Digitalsignalreihe angewendet
werden, beispielsweise ein MFM-Signal (MFM=modifizierte
Frequenzmodulation) oder ein PE-Signal (PE=Phasencodierung).
Diese Signale werden dadurch gewonnen,
daß man eine modifizierte Frequenzmodulation oder Phasencodierung
vornimmt. Zur Verarbeitung solcher Signale kann
das Datenlesegerät geringfügig modifiziert werden. Zum
Lesen von Daten in einem MFM-Signal wird beispielsweise
die Folgeperiode des Referenztaktimpulses gleich ½₀ der
Bitperiode des MFM-Signals gewählt. Ferner wird eine MFM-Decodierschaltung
einer Ausgangsstufe beim Ausgangsanschluß
26 oder 57 hinzugefügt.
Ferner kann man eine Exklusiv-ODER-Funktion zwischen
einer sich nicht selbst taktierenden Digitalsignalfolge
und einer Zufallscodefolge erhalten, beispielsweise einem
getrennt erzeugten M-Reihen-Code. In diesem Fall kann man
das Datenlesegerät nach der Erfindung auf eine zufallsbedingte
Digitalsignalfolge anwenden, in der die sich nicht
selbst taktierende Digitalsignalfolge zufallsmäßig angeordnet
wird, so daß die Rate einer kontinuierlichen logischen
"0" oder "1" vermindert wird.
Die Erfindung ist bezüglich ihrer Anwendung auf die
Übertragung eines zweiwertigen Code oder eines dreiwertigen
Code entsprechend der obigen Beispiele nicht beschränkt.
Sie kann auch auf Übertragungssysteme mit vierwertigen
oder achtwertigen Codes und dergleichen angewendet
werden. Bei der Übertragung eines N-wertigen Codes
(N ist eine ganze Zahl) gibt es beim Rücksetzen des Frequenzteilers
durch den Pegeländerungserfassungsimpuls im
allgemeinen (N-1) Arten von Rücksetzwerten.
Claims (4)
1. Datenlesegerät zur Verwendung bei der Datenübertragung zum
Lesen von Digitaldaten aus einer Digitalsignalfolge, die aus
dem Vergleich des Pegels eines über eine Übertragungsstrecke
übertragenen zugeführten Übertragungssignals mit einem Referenzpegel
in einem Detektor hervorgeht, mit einem Referenztaktimpulsgenerator
zum Erzeugen eines Referenztaktimpulses mit
einer Periode, die im wesentlichen gleich 1/M einer Übertragungsdigitalstellenperiode
der Digitalsignalfolge ist, wobei M
eine ganze Zahl und gleich oder größer als 2 ist, mit einer Datenleseschaltung
zum Gewinnen eines Datenlese-Ausgangssignals
durch Verriegeln der Digitalsignalfolge mittels eines Datenlesezeit-Taktimpulses,
und mit einer Erfassungseinrichtung, der die
Digitalsignalfolge und der vom Referenztaktimpulsgenerator erzeugte
Referenztaktimpuls zugeführt werden und die einen Pegeländerungserfassungsimpuls
erzeugt, der phasensynchron mit Pegeländerungspunkten
ist, die den Anstiegsflanken und/oder Abfallflanken
der Digitalsignalfolge entsprechen,
dadurch gekennzeichnet,
daß eine Frequenzteilereinrichtung (52, 53, 54; 60) vorgesehen
ist, die durch den Pegeländerungserfassungsimpuls der Erfassungseinrichtung
(47, 49, 51) zurückgesetzt wird und einen Datenlesezeit-Taktimpuls
mit einer Periode, die im wesentlichen
gleich der Digitalstellenperiode der Digitalsignalfolge ist,
und mit einer Phase erzeugt, die bezüglich des Pegeländerungserfassungsimpulses
verzögert ist, und zwar durch Frequenzteilung
des Referenztaktimpulses des Referenztaktimpulsgenerators (50),
wobei der erzeugte Datenlesezeit-Taktimpuls der Datenleseschaltung
(48) zugeführt wird, und daß die Frequenzteilereinrichtung
eine Phasensteuereinrichtung (D 1 bis D 4 von 52) enthält,
die den Datenlesezeit-Taktimpuls bezüglich des Pegeländerungserfassungsimpulses
mit einem veränderbar gesteuerten Phasenverzögerungsbetrag
erzeugt, und zwar in Abhängigkeit vom Wert des
Datenlese-Ausgangssignals in einer Digitalstelle, die unmittelbar
derjenigen Digitalstelle vorausgeht, aus der das Datenlese-Ausgangssignal
der Digitalsignalfolge erhalten werden soll.
2. Datenlesegerät nach Anspruch 1,
dadurch gekennzeichnet,
daß die Frequenzteilereinrichtung (52, 53, 54) einen
1/M-Frequenzteiler (52), dessen Takteingangsanschluß der
Referenztaktimpuls und dessen Ladeanschluß der Pegeländerungserfassungsimpuls
zugeführt wird, und einen Decodierer
(53, 54) enthält, der den Datenlesezeit-Taktimpuls erzeugt,
wenn ein Ausgangssignal des 1/M-Frequenzteilers einen vorbestimmten
Wert annimmt, und daß die Phasensteuereinrichtung
eine Einrichtung ist, die an Voreinstelldateneingangsanschlüsse
des 1/M-Frequenzteilers das Datenlese-Ausgangssignal
der Datenleseschaltung und ein Signal mit einem konstanten
Wert legt.
3. Datenlesegerät nach Anspruch 1,
dadurch gekennzeichnet,
daß die Frequenzteilereinrichtung (52, 60) einen
1/M-Frequenzteiler (52), dessen Takteingangsanschluß der Referenztaktimpuls
zugeführt wird, und einen Decodierer (60)
aufweist, der den Datenlesezeit-Taktimpuls erzeugt, wenn ein
Ausgangssignal des 1/M-Frequenzteilers einen ersten Zählwert
annimmt, und der ein Gattersignal erzeugt, wenn das Ausgangssignal
des 1/M-Frequenzteilers einen Zählwert innerhalb eines
vorbestimmten Intervalls einschließlich der Erzeugungspunkte
des ursprünglichen Pegeländerungserfassungsimpulses anzeigt,
und daß die Frequenzteilereinrichtung ferner eine Gatterschaltung
(59) aufweist, der das Gattersignal und der Pegeländerungserfassungsimpuls
zugeführt werden und die den Pegeländerungserfassungsimpuls
zu einem Löschanschluß oder einem
Ladeanschluß des 1/M-Frequenzteilers nur während eines Intervalls
weiterleitet, bei dem das Gattersignal der Gatterschaltung
zugeführt wird.
4. Datenlesegerät nach Anspruch 1,
dadurch gekennzeichnet,
daß ferner ein Zähler (56) vorhanden ist, daß der Zähler
durch einen Synchronisiersignalerfassungsimpuls gelöscht
wird, der durch Erfassen eines Synchronisiersignals innerhalb
der Digitalsignalfolge gewonnen wird, daß einem Freigabeanschluß
des Zählers (56) ein frequenzgeteilter Impuls zugeführt
wird, der durch Frequenzteilung des Referenztaktimpulses
mittels der Frequenzteilereinrichtung gewonnen
wird, wobei der frequenzgeteilte Impuls eine Periode hat,
die im wesentlichen gleich der Übertragungsdigitalstellenperiode
der Digitalsignalfolge ist, und daß dem Taktimpulseingangsanschluß
des Zählers der Referenztaktimpuls zugeführt
wird.
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