DE2940488A1 - Anordnung und verfahren zur modifizierung eines uebertragungskanals zwecks eliminierung von effektiven gleichspannungskomponenten in einem selbsttaktenden uebertragungssystem zur sequentiellen uebertragung von binaeren datenbits in aufeinanderfolgenden getakteten bit-zellen eines uebertragungskanals - Google Patents

Description

Patentanwälte Dipl.-Ing. H. Weickmann, D,pl.-Phys. Dr. K. Fiwcke

Dipl.-Ing. F. A.Weickmann, Dipl.-Chem. B. Huber

DK.iNG.HL.sKA ₆ 2940488

DXIIiH r

8000 MÜNCHEN 86, DEN J

POSTFACH 860820

MÖHLSTRASSE 22, RUFNUMMER 98 3921/22

AMPEX CORPORATION
401 Broadway, Redwood City, California 94063, V.St.A.

Anordnung und Verfahren zur Modifizierung eines Übertragungskanals zwecks Eliminierung von effektiven Gleichspannungskomponenten in einem selbsttaktenden Übertragungssystem zur sequentiellen Übertragung von binären Datenbits in aufeinanderfolgenden getakteten Bit-Zellen eines Übertragungskanals

030017/07U

Beschreibung

Die vorliegende Erfindung betrifft eine Anordnung bzw. ein Verfahren nach dem Oberbegriff des Anspruchs 1 bzw. dem Oberbegriff des Anspruchs 5.

Die erfindungsgemäße Anordnung und das erfindungsgemäße Verfahren sind insbesondere auf eine selbsttaktende serielle übertragung von Binärdaten über einen Übertragungskanal gerichtet, welcher bei der Frequenz "0" nicht mehr anspricht. Der Ubertragungskanal kann dabei insbesondere durch ein Magnetbandgerät gebildet werden.

Daten bzw. Informationen in binärer Form werden durch Datenbits gebildet, wobei die Information in jedem Bit in Form von zwei möglichen Werten vorliegt. Derartige Werte werden oft als logische "1" und logische "0" bezeichnet. Beim Arbeiten mit Information in binärer Form ist es erforderlich, die entsprechenden logischen Werte für jedes Bit zu erkennen. Unabhängig davon, ob diese Bits auf einem Band oder anderweitig aufgezeichnet oder übertragen werden, kann jedes Informationsbit als in einer Bit-Zelle enthalten betrachtet werden, welche ein das entsprechende Informationsbit enthaltendes Zeitintervall repräsentiert. Die logischen Werte können auch als "ja" oder "nein", "plus" oder "minus", als "hoch" oder "tief" oder als "wahr" oder "nicht wahr" bezeichnet werden. Wird die Information in einem Bandgerät aufgezeichnet, so können die Werte als gegensinnige magnetische Polarisation vorliegen. Es ist weiterhin auch gebräuchlich, einen Wert als Referenzwert und den anderen Wert als einen davon verschiedenen Wert zu definieren, wobei dann der zweite Wert durch ein erkennbares Signal und der erste Wert als Fehlen eines derartigen Signals gegeben sein kann. Es ist weiterhin eine positive und eine negative Logik möglich.

030017/0744

Darüber hinaus macht es für die Zwecke der vorliegenden Erfindung keinen Unterschied, welcher Wert als "1" und welcher Wert als "0" bezeichnet wird. Wie bereits ausgeführt, sind die Anordnung und das Verfahren gemäß vorliegender Erfindung insbesondere für Informationskanäle, wie beispielsweise magnetische Aufzeichnungskanäle anwendbar, welche bei der Frequenz "0" nicht mehr ansprechen, d.h. solche Kanäle übertragen keine Gleichspannung. Generell ist es wünschenswert, Datenbits so nahe wie möglich benachbart zueinander aufzuzeichnen, wobei Fehler so wenig oft auftreten sollen, daß sie noch zulässig sind. Zur Aufzeichnung von Binärdaten sind verschiedene Aufzeichnungs-Formate bzw. Binärdaten-Codes entwickelt worden. Einige dieser Codes ermöglichen in wünschenswerter Weise eine Selbsttaktung, d.h., die Bit-Zellen-Intervalle können in den aufgezeichneten Bit-Daten ohne gesonderte Zeittaktimpulse identifiziert werden.

In Aufzeichnungskanälen, welche keine Gleichspannung übertragen, erleiden die binären Signalformen Verzerrungen des Amplitudenspitzenwertes und der Lage des Nulldurchgangs, welche durch Kompensationswerke mit linearer Charakteristik nicht eliminiert werden können, wenn der Kanal nicht bis zu Frequenzen anspricht, die wenigstens so groß wie die Bit-Folgefrequenz sind. Diese Verzerrungen werden gewöhnlich als Grundlinienwandern bezeichnet und reduzieren das effektive Signal-Rauschverhältnis, wodurch die Zuverlässigkeit der Feststellung der aufgezeichneten Signale nachteilig beeinflußt wird.

Ein gebräuchliches Übertragungsformat bzw. ein Daten-Code, der in einem Aufzeichnungs- und Wiedergabesystem verwendbar ist, ist in der US-PS 3 108 261 beschrieben. Bei diesem sogenannten Miller-Code werden logische Einsen durch Signalsprünge an einer bestimmten Stelle in den entsprechenden Bit-Zellen, speziell in Zellenmitte, und logische Nullen durch Signalsprünge an einer anderen bestimmten Stelle in den entsprechen-

030017/07U

den Stellen speziell am Beginn oder am vorderen Rand jeder Bit-Zelle repräsentiert. Bei diesem Miller-Format erfolgt eine Unterdrückung jedes am Beginn eines Bit-Intervalls auftretenden Signalsprungs,das auf ein einen Signalsprung in seiner Mitte enthaltenden Intervall folgt. Eine Schwierigkeit ergibt sich dabei aus der durch diese Regeln hervorgerufenen Unsymmetrie der Signalform, welche zu einer Einführung von Gleichspannungskomponenten in den Informationskanal führt.

Ein auf dem Miller-Code basierender Code, bei dem jedoch Gleichspannungskomponenten eliminiert sind, ist in dem Aufsatz von A. M. Patel mit dem Titel "Zero-Modulation Encoding in Magnetic Recording" in IBM J. Res. Develop·, Vol. 19, Nr. 4, Juli 1975, beschrieben. Ein derartiges gewöhnlich mit ZM bezeichnetes Format basiert für die meisten Eingangssequenzen auf dem Miller-Format, wobei jedoch Sequenzen der

Formeln 0111 110 mit einer geraden Anzahl von Einsen nach

speziellen Regeln codiert werden. Bei diesem Code wird der Gleichspannungsgehalt in der codierten Signalform auf Kosten des Erfordernisses eliminiert, daß jede speziell zu codieren-de Sequenz vor der Codierung jedes Teils der Sequenz erkannt werden muß. Dieses Erfordernis einer vorausschauenden Sequenzabtastung bewirkt eine Codierungsverzögerung (und einen Codierer-Speicher), welche nahezu so lang wie die längstmögliche Sequenz des angegebenen Typs ist. Um die Notwendigkeit eines "unbegrenzten" Speichers zu vermeiden, ist in dem Patel-System eine periodische Teilung der Eingangssequenzen durch Einfügung von zusätzlich geeignet gewählten Paritäts-Bits vorgesehen. Praktisch wird damit eine Folgefrequenzänderung zur Anpassung an die eingefügten Bits erforderlich. Darüber hinaus belegen die notwendigen Bits einen Teil des für die Aufzeichnung zur Verfügung stehenden Raumes.

Ein weiterer auf dem Miller-Code basierender Code mit eli-. minierter Gleichspannungskomponente ist in der US-PS 4 027 335 beschrieben. Dieses auch mit Miller-Miller-,

030017/074«

2940433

Miller - oder quadratischer Miller-Code bezeichnetes Format basiert für die meisten Eingangssequenzen ebenfalls auf dem ursprünglichen Miller-Format, wobei Sequenzen, welche zur Einführung einer Gleichspannungskomponente führen können, nach speziellen Regeln codiert werden. Im Miller -Format ist es jedoch nicht notwendig, mehr als ein Bitintervall vorzuschauen, so daß damit lange Speicher und gesondere Paritäts-

2 Bits nicht erforderlich sind. Im Miller -Format wird am Beginn einer Sequenz von Einsen bestimmt, ob die Sequenz von der Sorte ist, welche eine Gleichspannungskomponenten erzeugen kann. Wird beim Erreichen des Endes einer solchen Sequenz festgestellt, daß sie regulären Miller-Format tatsächlich eine Gleichspannungskomponente erzeugt, so wird die Codierung geändert, um den Signalsprung zu unterdrücken, welcher die durch Gleichspannung bedingte Unausgeglichenheit hervorrufen würde.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Anordnung und ein Verfahren zur seriellen Übertragung von Binärdaten über einen Informationskanal anzugeben, der keine Gleichspannung übertragen kann, wobei die erfindungsgemäße Anordnung und das erfindungsgemäße Verfahren jedoch auch für Ubertragungskanäle mit der Fähigkeit zur Übertragung von Gleichspannung anwendbar sein sollen. Die Anordnung und das Verfahren sollen dabei insbesondere die übertragung von Daten in selbsttaktender Form ermöglichen und ohne eine Folgefrequenzänderung oder einen großen Speicher auskommen. Eine Maximalzeit zwischen Signalsprüngen soll dabei nicht so lang sein,

2
wie dies durch das Miller -Format erlaubt wird. Schließlich soll jede akkumulierte Ladung in vielen Fällen früher und in

2
wie dies durch das Miller -Format erlaubt wird. Schließlich

TXi

2
keinem Fall später als beim Miller -Format ausgeglichen wer-

Zur Lösung dieser Aufgabe ist eine Anordnung der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Anspruchs 1 definiert.

030017/07U

2940438

In Weiterbildung der Erfindung ist ein Verfahren mit den Merkmalen des Oberbegriffs des Anspruchs 5 durch die Merkmale des kennzeichnenden Teils des Anspruchs 5 definiert.

Das erfindungsgemäße Format basiert ebenfalls auf dem grundsätzlichen Miller-Code und stellt eine Alternative zum

Miller -Format dar, da es ebenfalls jede Gleichspannungskomponente ohne die Notwendigkeit eines langen Speicher oder gesonderter Paritäts-Bits eliminiert. Erfindungsgemäß wird ebenfalls am Beginn einer Sequenz von Einsen festgestellt, ob die Sequenz von der Sorte ist, welche zur Erzeugung einer Gleichspannungskomponente führt. Statt abzuwarten, wie die Sequenz ausläuft, wird stattdessen die Codierung beim Einsatz der Sequenz von Einsen zur Korrektur jeder möglichen Unausgeglichenheit modifiziert. Die Codierung wird sodann am Ende der Sequenz von Einsen modifiziert, wie es nötig ist, um ohne Einführung von Gleichspannungskomponenten zum regulären Miller-Format zurückzukehren.

Erfindungsgemäß wird eine binäre Eingangsdatenfolge mit einer Folgefrequenz von 1/T Bits pro s in eine binäre Signalform codiert, welche ein minimales Intervall zwischen Signalsprüngen von T s, ein Maximum zwischen Signalsprüngen von 2,5 Ts, keinen Gleichspannungsgehalt, und einen maximalen Wert für das laufende Integral der Signalform von 1,5Ts mal der Hälfte der Größe eines Signalsprungs besitzt. Der Codierungsvorgang erfordert keine Folgefrequenzänderung und bringt eine Codierungsverzögerung von lediglich 2Ts mit sich. Die Decodierung erfordert eine Betrachtung von nicht mehr als 2,5 aufeinanderfolgenden Bit-Intervallen. Damit wird die Verbreitung von Fehlern begrenzt. Das erfindungsgemäß verwendete

2 Format ist eine Alternative zum Miller -Format und erfüllt ebenso wie dieses die Erfordernisse der Hochfrequenzcharakteristik des Miller-Codes mit der Eigenschaft der Gleichspannungsfreiheit des ZM-Codes ohne Folgefrequenzänderung und die zusätzliche Redundanz des letzteren sowie ohne das Erfordernis eines langen Speichers. Das erfindungsgemäße Format ist eine

030017/07U

2
Verbesserung gegenüber dem Miller -Format, da nicht mehr als 2,5 T zwischen Signalsprüngen erzeugt werden, während das

2
Miller -Format bis zu 3 T zwischen Signalsprüngen erzeugt.

Eine weitere Verbesserung durch das erfindungsgemäße Format wird dadurch erreicht, daß jede akkumulierte Gleichladung in

2 vielen Fällen früher als im Miller -Format und in keinem Fall später gelöscht wird. Daher ist der Niederfrequenzgehalt die-

2 ses Formats kleiner als der im Miller -Format.

Obwohl die einfache erfindungsgemäße Ausführungsform keinen langen Speicher erfordert, umfaßt die Erfindung ein Format mit begrenzten vorausschauenden Erfordernissen, die benutzt werden können, um die Bandbreiteanforderungen des zugehörigen Ubertragungssystems zu reduzieren. Speziell erzeugt das grundlegende Format gemäß der Erfindung Zeiten zwischen Signalsprüngen von 2,5 T bei Beendigung bestimmter Sequenzen, während im Miller-Format die Maximalzeit zwischen Signalsprüngen lediglich 2 T ist. Da die Zeiten von 2,5 T zwischen Signalsprüngen lediglich bei Sequenzen auftreten, bei denen im Standard-Miller-Format eine effektive Gleichspannungskomponente nicht aufgetreten sein würde, ergibt sich bei der Erfindung ein Problem, das im Miller-Code nicht existiert. Die Notwendigkeit für eine zusätzliche Bandbreite würde verringert, wenn das erfindungsgemäße Format lediglich dann verwendet würde, wenn anderenfalls eine Gleichspannungskomponente vorhanden wäre, da dann die Maximalzeit zwischen Signalsprüngen 2 T ist. (Miller erzeugt bei der Codierung von Bit-Sequenzen, welche sonst zu einer Gleichspannungskomponente führen würde, 3 T zwischen Signalsprüngen.) Dies würde jedoch eine unbegrenzte Fähigkeit zur Vorausschau erfordern, um zu sehen, ob vor dem Beginn der Codierung einer Sequenz ein Problem auftritt oder nicht. Offensichtlich ist eine unbegrenzte Fähigkeit der Vorausschau nicht möglich, da dies eine unbegrenzte Verzögerung in der Codierung erfordern würde. Als Kompromiß ist bei einer Ausführungsform der Erfindung eine begrenzte Möglichkeit der Vorausschau, beispielsweise eine Vorausschau

030017/0744

über 5 Bit vorgesehen. Das einfache erfindungsgemäße Format wird dann lediglich zur Codierung der relativ wenigen Sequenzen, welche die Vorausschaulänge übersteigen, benutzt.

2
Ebenso wie das Miller -Format kann das erfindungsgemäße Format als gleichspannungsfreies, selbsttaktendes und nicht auf Null zurückkehrendes (NRZ) Format bezeichnet werden. Es wird manchmal auch als Xerxes-Format bezeichnet-.

Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigt:

Fig. 1 eine Anzahl von binären Signalformen, welche dem erfindungsgemäßen Format und verschiedenen bekannten Formaten folgen;

Fig. 2 ein Vergleich von Signalformen bei Verwendung des Miller-Formates und eines erfindungsgemäßen Formats sowie Vergleiche der Integrale der übertragenen Signale;

Fig. 3 ein Blockschaltbild der erfindungsgemäßen Anordnung;

Fig. 4 ein Schaltbild einer Ausführungsform eines in der Anordnung nach Fig. 3 verwendbaren Codierers;

Fig. 5 ein Zeittaktdiagramm zur Erläuterung der Wirkungsweise des Codierers nach Fig. 4;

Fig. 6 ein Schaltbild einer Ausfuhrungsform eines Decoders, eines Signalsprungdetektors sowie einer 2F-Taktstufe, welche in der Anordnung nach Fig. 3 verwendbar sind;

Fig. 7 ein Zeittaktdiagramm zur Erläuterung der Wirkungsweise der Schaltung nach Fig. 6;

030017/074*

Fig. 8 ein Schaltbild einer Vorschau-Schaltung für eine weitere Ausführungsform eines in der Anordnung nach Fig. 3 verwendbaren Codierers;

Fig. 9 ein Schaltbild einer Codierer-Schaltung, welche in der Schaltung nach Fig. 8 verwendbar ist; und

Fig. 10 ein Zeittaktdiagramm zur Erläuterung der Wirkungsweise der Schaltungen nach den Fig. 8 und 9.

Zur Erläuterung der vorliegenden Erfindung und der durch sie erzielbaren Vorteile ist es zunächst zweckmäßig, verschiedene bisher verwendete binäre Daten-Formate zu betrachten. Fig. 1 zeigt eine Anzahl von binären Signalformen, welche zur seriellen übertragung oder Aufzeichnung von Information in binärer Form geeignet sind. Bei einem Signal 11 wird ein Format gemäß einer Ausführungsform der Erfindung verwendet. Die Signalformen gemäß Fig. 1 sind in Bit-Zellen unterteilt, wobei jede Zelle ein Daten-Bit in binärer Form enthält, d.h., in jeder Zelle besitzt die Information entweder den Wert "1" oder den Wert "0". Fig. 1A zeigt beispielsweise den Binärwert der Information in einer Anzahl von aufeinanderfolgenden Bit-Zellen. Die gleiche Information ist in verschiedenen Formen in den entsprechenden Signalformen enthalten.

Fig. 1B zeigt eine einem RZ-Format folgende Signalform, in der Einsen durch aufwärtsgerichtete bzw. positive Pegel und Nullen durch abwärtsgerichtete bzw. negative Pegel gegeben sind, wobei das Signal zwischen den Zellen auf einen Zentral- bzw. Null-Pegel zurückkehrt.

Ein gewöhnlich öfter verwendetes Format ist der NRZ-Datencode gemäß den in den Figuren 1C und 1D dargestellten Signalformen. Die mit NRZ-L bezeichnete Signalform gemäß Fig. 1C

Ü30017/07U

entspricht der Signalform RZ nach Fig. 1B mit der Ausnahme, daß das Signal zwischen den Bit-Zellen nicht auf "0" fällt. In diesem Code bleibt das Signal für eine gesamte, ein 1-Bit enthaltende Zelle auf einem 1-Pegel und fällt auf einen 0-Pegel, wenn ein O-Bit in der Bit-Zelle vorhanden ist. Es sind daher lediglich nur dann Siganlsprünge vorhanden, wenn aufeinanderfolgende Bit-Zellen unterschiedliche Werte besitzen. Bei der mit NRZ-M bezeichneten Signalform nach Fig. 1D handelt es sich um einen Code, in dem jede logische "1" durch einen Signalsprung zwischen den beiden Pegeln gegeben ist, während eine logische "0" durch das Fehlen eines solchen Signalsprungs gegeben ist. Die Schwierigkeit bei diesem beiden NRZ-Codes liegt in der sehr großen Wahrscheinlichkeit von Zeittaktfehlern, da das Signal für relativ lange Perioden den einen oder den anderen Wert behalten kann. Es ist daher zweckmäßig, selbsttaktende Codes zu verwenden.

Die in den Fig. 1B und 1F dargestellten Signalformen folgen den sogenannten Manchester-Codes, welche auch als Bi-Phase-Pegel-(BI-0-L)-und Bi-Phase-Markierungs- (BI-0-M)- Codes bekannt sind. Im Bi-Phase-Pegel-Code gemäß Fig. 1E wird der Wert des Bits durch die Richtung des Signalsprungs in der Mitte einer Bit-Zelle festgelegt. Gemäß Fig. 1E legt ein aufwärtsgerichteter Sprung in der Zellenmitte eine logische "1" und ein abwärtsgerichteter Sprung in der Zellenmitte eine logische "0" fest. Im Bi-Phase-Markierungs-Code gemäß Fig. 1F wird ein logische "1" durch einen entweder aufwärts-oder abwärtsgerichteten Signalsprung in Zellenmitte und eine logische "0" durch das Fehlen eines Signalsprungs in Zellenmitte festgelegt. Die Selbsttaktung des Bi-Phase-Pegel-Signals wird durch Ausnutzung der Signalsprünge in Zellenmitte in jeder Bit-Zelle erreicht. Eine Selbsttaktung des Bi-Phase-Markierungs-Signals wird durch Einführung eines Signalsprungs am Beginn jeder Bit-Zelle erreicht. Obwohl für die Manchester-Codes eine Gleichspannungs-übertragungsfähigkeit nicht erforderlich ist, erhöht jedoch die Einfügung sovieler zusätzlicher

030017/0744

Signalsprünge die erforderliche Bandbreite wesentlich.

Eine Signalform, welche dem in der US-PS 3 108 261 beschriebenen Format folgt, ist in Fig. 1G dargestellt. Ebenso wie im Bi-Phase-Markierungs-Code werden logische Einsen durch Signalsprünge in Zellenmitte und logische Nullen durch das Fehlen solcher Signalsprünge festgelegt. Im Miller-Format sind jedoch keine Zeittakt-Signalsprünge am Beginn von logische Einsen enthaltenden Bit-Zellen vorhanden und es werden Signalsprünge unterdrückt, wo sie sonst am Beginn von entsprechenden, dem entsprechenden Signalsprung in Zellenmitte folgenden Bit-Zellen auftreten würden. Im grundlegenden Miller-Code bedeutet dies, daß für jede logische "1" ein Signalsprung in Zellenmitte und für jede logische "0" ein Signalsprung am Beginn jeder Zelle mit Ausnahme des Falles vorhanden ist, in dem eine logische "0" auf eine logische "1" folgt. Die unterdrückten Signalsprünge sind in der Signalform nach Fig. 1G durch Bezugszeichen χ gekennzeichnet. Obwohl der Miller-Code gegenüber dem NRZ-Code eine kleinere Bandbreite benötigt und die selbsttaktenden Eigenschaften der Manchester-Codes besitzt, ist er nicht vollständig gleichspannungsfrei. Bestimmte Folgen von logischen Einsen und logischen Nullen können die dem Miller-Code folgende Signalform unausgeglichen machen. Beispielsweise kann die Unterdrückung des Signalsprungs zwischen Zellen 11 und 12 in der Signalform nach Fig. 1G zur Einführung einer Gleichspannungskomponente führen, welche durch Unterdrückung eines gegensinnig gerichteten Signalsprungs nachfolgend nicht unterdrückt wird. Bei Wiederholung gleichartiger Sequenzen wächst die Gleichspannungskomponente an, wie dies im folgenden anhand von Fig. 2 noch näher erläutert wird.

2
In einer dem Miller -Format folgenden Signalform wird die Gleichspannungskomponente durch Unterdrückung eines weiteren, jedoch gegensinnig gerichteten Signalsprungs eliminiert. Gemäß dem Miller"-Format handelt es sich dabei um einen Signalsprung,

030017/07U

ORIGINAL INSPECTED

2940433

der aufgrund der speziellen, dieses Format definierenden Regeln nachfolgend als unterdrückt identifiziert werden kann.

2 Gemäß einer speziellen Form des Miller -Formates wird speziell der nächstvorhergehende Signalsprung unterdrückt, wie dies durch ein Bezugszeichen X in der Signalform gemäß Fig. 1H angezeigt ist. Dabei handelt es sich um einen Signalsprung in Zellenmitte der Bit-Zelle 11.

Eine dem Xerxes-Format folgende Signalform ist in Fig. 11 dargestellt. Im Xerxes-Format wird die Gleichspannungskomponente dadurch eliminiert, daß der im Miller-Format in solchen Sequenzen unterdrückte Signalsprung, in denen er sonst zur Erzeugung einer Gleichspannungskomponente führen würde, wieder eingeführt wird, wie dies durch einen in Fig. 11 mit R bezeichneten Signalsprung angegeben ist. Der Signalausgeglichenheit wird dabei durch Codierung bestimmter Paare von Einsen Rechnung getragen, wobei ein einziger Signalsprung am Zellenrand am Beginn der Zelle der ersten Eins des Paares entspricht, wie dies durch die mit A bezeichneten Signalsprünge in Fig. 11 angegeben ist, und wobei der Signalsprung in Zellenmitte entsprechend der zweiten Eins des Paars unterdrückt wird, wie dies in Fig. 11 mit X bezeichnet ist.

Die Art der Entstehung des Gleichspannungsproblems bei Verwendung des Miller-Cödes und die erfindungsgemäße Lösung dieses Problemes wird anhand von Fig. 2 erläutert. Im Miller-Code werden die Bits durch die Phase des Pegelsprungs identifiziert. Mit einer Ausnahme werden die Null-Bits durch Signalsprünge in einem relativ frühen Teil einer Bit-Zelle identifiziert, während die 1-Bits durch relativ spät in der Bit-Zelle liegende Signalsprünge identifiziert werden. Speziell werden in den dargestellten Signalformen O-Bits durch Signalsprünge am Beginn der Bit-Zelle und 1-Bits durch Sprünge in Zellenmitte identifiziert. Die einzige Ausnahme besteht darin, daß Signalsprünge unterdrückt werden, welche in einer Bit-Zelle jedes früheren Signalsprungs auftreten wurden. Daraus ergibt sich, daß ein

O30017/07U

ORIGINAL INSPECTED

O-Bit identifizierende Signalsprünge, welche auf ein 1-Bit folgen, unterdrückt werden.

In Fig. 2A ist beispielsweise der Binärwert aufeinanderfolgender Bit-Zellen in einer Datenfolge dargestellt. Fig. 2B zeigt den Typ verschiedener, im folgenden angegebener Sequenzen. Bei der Signalform nach Fig. 2C handelt es sich um eine solche, in welcher die Bits dieser Datenfolge nach dem Miller-Format identifiziert werden. Fig. 2D zeigt das Integral der Signal- form nach Fig. 2C bezogen auf den Pegel des Mittelpunkts eines Signalsprungs. Die Signalsprünge laufen um eine Einheit über und um eine Einheit unter diesen Mittelpegel. Die Länge jeder Bit-Zelle ist gleich einer Zeit T. Es ist festzustellen, daß das Integral nach jeder Periode des Miller-Signals bis zur Bit-Zelle 7 auf 0 zurückgeht. Danach bleibt das Integral negativ und wird nachfolgend mehr und mehr negativ. Dies führt zur Erzeugung der oben erwähnten Gleichspannungskomponente, was zu Fehlern führt, wenn im Informationskanal, wie beispielsweise bei einer magnetischen Aufzeichnung keine Gleichspannungsübertragungsfähigkeit vorhanden ist.

Eine Betrachtung der Signalform nach Fig. 2C für das spezielle Beispiel einer Datenfolge zeigt, warum dies so ist. Für jede ein 1-Bit enthaltende Bit-Zelle ist das Signal oberhalb und unterhalb des Mittelpegels ausgeglichen, wodurch im Integral keine effektive Änderung auftritt. Wenn die Pegel für nachfolgende O-Bits in gegensinnigen Richtungen liegen, ist das Sig nal wiederum ausgeglichen, wodurch keine effektive Änderung im Signal auftritt. Sind aufeinanderfolgende O-Bits durch eine ungerade Anzahl von 1-Bits getrennt, so liegen die Sig nalpegel in den entsprechenden O-Bit-Zellen in gegensinnigen Richtungen, so daß das Signal wiederum ausgeglichen ist. Ein Problem tritt lediglich auf, wenn O-Bits durch eine gerade An zahl von 1-Bits getrennt sind. In diesem Falle liegen die Sig nalpegel in den O-Bit-Zellen in der gleichen Richtung, was zu einer effektiven aufsummierten Fläche unter der Kurve und

030017/0744

damit zu einer effektiven Verschiebung des Integrals von 0 führt. Jedesmal, wenn eine Datensequenz vorhanden ist, in der zwei O-Bits durch eine gerade Anzahl von 1-Bits getrennt sind, so ist eine effektive Verschiebung des Integrals vorhanden. Natürlich kann diese Verschiebung in beiden Richtungen vorhanden sein, so daß sie das Integral in bestimmten Fällen auf "0" zurückführen kann. Es ist jedoch ebenso möglich, daß sich die Flächen aufsummieren, wie dies im Beispiel nach Fig. 2D gezeigt ist.

Das Problem wird offensichtlich durch Unterdrückung des Signalsprungs am Beginn eines O-Pegels folgend auf eine Folge von 1-Pegeln mit gerader Anzahl hervorgerufen, wodurch das Signal unsymmetrisch wird. Die Lösung des Problems besteht erfindungsgemäß darin, daß dieser Signalsprung nicht unterdrückt wird, wie dies im Miller -Format der Fall ist. Es werden vielmehr bestimmte Paare von Einsen durch einen einzigen Signalsprung am Beginn jedes Paares codiert, woraus sich das in Fig. 2E gezeigte Ergebnis ergibt. Darin ist jeder wiedereingeführte Signalsprung mit R, jeder zum Rand der ersten Zelle eines solchen Paares vorverschobene Zellenrand-Signalsprung mit A und jeder zusätzlich unterdrückte Signalsprung mit X bezeichnet. Wie das in Fig. 2F gezeigte Integral dieser Signalform zeigt, ist dann keine effektive Gleichspannungskomponente mehr vorhanden. Natürlich ist dies nur möglich, wenn die unterdrückten und die vorverschobenen Signalsprünge durch einen Decoder erkannt werden können. Anderenfalls geht die Information verloren. Die vorliegende Erfindung gibt ein Verfahren und eine Anordnung zur Identifizierung dieser unterdrückten und vorverschobenen Signalsprünge an.

Zur Erläuterung dieser Art der Identifizierung kann die Eingangsdatenfolge als Verknüpfung von Sequenzen folgender vier Typen betrachtet werden:

Ö30017/07U

(a) eine Folge von Einsen; (b) eine Folge von Einsen mit einer Null an jedem Ende, wobei die Anzahl von Einsen gerade ist; (c) eine Folge von Einsen, mit einer Null an jedem Ende, wobei die Anzahl von Einsen ungerade ist; und (d) ein Paar von Nullen. Bei dieser Ausführungsform wird die Anzahl von Nullen vom Beginn der Übertragung gezählt. Ist die Anzahl von Nullen beim Einsatz einer Folge von Einsen gerade, so ist die Sequenz vom Typ (a) und kann kein Gleichspannungsproblem mit sich bringen. Sie kann gemäß dem Miller-Format nach der US-PS 3 108 261 codiert und decodiert werden. Es ist weiterhin festzustellen, daß zwei aufeinanderfolgende Nullen, welche nicht Teil einer Sequenz des Typs (a), (b) oder (c) sind, eine Sequenz des Typs (d) darstellen und das Signal ebenfalls abgeglichen lassen. Wenn die Zählung von Nullen vor einer Folge von Einsen ungerade ist, so wird die Null Teil einer Sequenz (b) oder (c), was zu einem Problem führen kann, wenn die Anzahl von Einsen in der Sequenz gerade ist, d.h., es liegt eine Sequenz (b) vor. Daher zeigt ein Indikator am Beginn einer Sequenz an, ob eine Sequenz von Einsen zu einem Problem führen kann oder nicht. Der Codierer enthält eine Schaltung, mit der eine Bit-Zelle im voraus betrachtet werden kann. Wird angezeigt, daß die Sequenz mit einer Null beginnt und damit ein Problem auftreten kann und wird bei Codierung der ersten "1" durch Vorausschau festgestellt, daß das nächste Bit eine "1" ist, so wirkt der Codierer unmittelbar im Sinne einer Korrektur einer möglichen Unausgeglichenheit durch Vorschub des Signalsprungs in Zellenmitte, welcher für die erste "1" in der Folge auftreten kann, und erzeugt einen Signalsprung A an der Vorderkante der Bit-Zelle für die erste "1". Der Signalsprung X wird für das zweite der beiden 1-Bits unterdrückt. Wenn der Codierer das dritte Bit zu codieren sucht, so betrachtet er das nachfolgende vierte Bit und legt erneut fest, ob ein Paar von 1-Bits vorhanden ist oder nicht. Ist dies der Fall, so arbeitet der Codierer wie vorher weiter, um einen Signalsprung am Beginn des ersten der beiden 1-Bits zu erzeugen und jeden Signalsprung für das zweite der beiden 1-Bits zu unterdrücken. Jedesmal, wenn die Sequenz eine Null

030017/0744

erreicht, falls die Anzahl von 1-Bits gerade ist, wodurch angezeigt wird, daß die Sequenz vom Typ (b) ist, so wird das folgende O-Bit durch einen Rand-Signalsprung am Beginn des Bits codiert. Das heißt, der Signalsprung R wird nicht unterdrückt, da er nicht einem Signalsprung in Zellenmitte folgt. Beispiele für eine solche Codierung für Sequenzen des Typs (b) liegen in Fig. 11 für die Bit-Zellen 9 bis 12 und in Fig. 2E für die Bit-Zellen 8-11 und 18-21 vor.

Bei dieser Codierung wird durch jede gerade Anzahl von 1-Bits, welche durch O-Bits als Teil der Sequenz begrenzt werden, keine Gleichspannungskomponente erzeugt. Wird andererseits eine Folge von 1-Bits in einer Sequenz des mit einer "0" beginnenden Typs gemäß diesem Format codiert und erreicht der Codierer die Stelle der Codierung einer abschließenden "1", welche nicht Teil eines Paars von Einsen ist, sondern von einer die Sequenz abschließenden und die Sequenz des Typs (c) anzeigenden "0" gefolgt ist, so wird diese "1" durch einen Signalsprung in Zellenmitte codiert und der Signalsprung für das folgende O-Bit wie beim regulären Miller-Format unterdrückt, wodurch wiederum ein Signal ohne effektive Gleichspannungskomponente verbleibt. Beispiele einer solchen Codierung für Sequenzen des Typs (c) sind in Fig. 11 für die Bit-Zellen 2 bis 6 und in Fig. 2F für die Bit-Zellen 5 bis 7 angegeben.

Wird wie oben erläutert das Miller-Format für diese vier Sequenz-Typen (a), (b), (c) oder (d) angewandt, so erreicht das Integral der resultierenden Signalform für die Sequenztypen (a), (c) oder (d) am Ende der Sequenz immer den Wert "0". Lediglich für das Integral der Signalform für den Sequenz-Typ (b) ist dies nicht der Fall. Stattdessen nimmt das Integral einen Wert von + 2 T an, wobei das Vorzeichen von der Richtung des letzten der Sequenz vorausgehenden Signalsprungs abhängt. Wenn darüber hinaus auf eine Sequenz des

0 30017/0744

Typs (b) nach bestimmten Kombinationen anderer Sequenz-Typen eine weitere Sequenz des Typs (b) folgt, so kann das Integral der Verknüpfung von Sequenzen anwachsen. Für bestimmte Formen von verknüpften Sequenzen wächst das laufende Integral ohne Grenzen, so daß ein Gleichspannungsgehalt in der Signalform vorhanden ist, wie dies bei der Signalform nach Fig. 2D der Fall ist.

Gemäß vorliegender Erfindung wird eine Sequenz des Typs (b) erkannt und in einer Weise codiert, bei der jede Gleichspan nungskomponente eliminiert wird. Gemäß der Erfindung werden Sequenzen des Typs (a) und (d) nach dem Miller-Format und Sequenzen des Typs (b) und (c) nach den speziellen Xerxes- Regeln codiert. Sequenzen des Typs (a) und (d) werden von Sequenzen des Typs (b) und (c) durch Aufrechterhaltung einer Modulo-2-Zählung von logischen Nullen vom Beginn der Codierung an unterschieden. Die Unterscheidung basiert auf der Tatsache, daß alle Sequenzen eine gerade Anzahl von Nullen besitzen. Sequenzen des Typs (a) besitzen keine Nullen. Sequenzen des Typs (d) bestehen aus zwei Nullen. Sequenzen des Typs (b) und t) bestehen aus Einsen, welche an jedem Ende durch eine "0" begrenzt sind und zwei Nullen besitzen. Ist daher die 0- Zählung gerade, wenn eine 1 für die Codierung erscheint, so ist die Sequenz vom Typ (a). Ist andererseits die O-Zählung ungerade, wenn eine "1" für die Codierung erscheint, so ist die Frequenz vom Typ (b) oder (c).

Natürlich kann eine Sequenz des Typs (b) von einer Sequenz des Typs (c) am Beginn einer Sequenz nicht unterschieden wer den, da der Unterschied zwischen den Sequenzen darin besteht, ob die Zählung ungerade oder gerade ist, wenn die Sequenz endet. Daher wird die spezielle Xerxes-Codierung vom Beginn der Einsen in solchen Sequenzen angewendet, wobei die Codierung an den Enden der entsprechenden Sequenzen in Abhängigkeit vom Ausgang der Zählung unterschiedlich ist. Zu diesem Zweck

030017/074*

29Λ0Α88

wird eine Modulo-2-Zählung von logischen Einsen seit der letzten ungeraden Null aufrechterhalten. Die Einsen werden in Paaren durch einen einzigen Signalsprung A am Beginn eines jeden Paares codiert, bis eine Null erreicht wird, wodurch das Ende der Sequenz angezeigt wird. Wenn die 1-Zählung in diesem Zeitpunkt ungerade ist, so werden die letzte "1" und die abschließende "0" im gebräuchlichen Miller-Format codiert. Wenn die 1-Zählung gerade ist, so wird die "0" durch einen Signalsprung R am Zellenrand codiert, wodurch ein Signalsprung eingeführt wird, der im Miller-Code unterdrückt worden wäre. Dies kann jedoch als in Übereinstimmung mit dem Miller-Code betrachtet werden, da ein die vorhergehende "1" markierender Signalsprung in Zellenmitte vorhanden war. Die Sequenz des Typs (c) in den Bit-Zellen 5, 6 und 7 (Fig. 2) enthält lediglich ein einziges 1-Bit und wird nach den Xerxes-Codierungsregeln codiert, da durch die Vorausschau um eine Bit-Zelle das O-Bit in der Zelle 7 festgestellt wird. Das Xerxes-Format besitzt daher eine vorausschauende Eigenschaft um 1 Bit.

Der Xerxes-Code liefert ein Ubertragungssignal, aus dem die ursprünglichen Daten decodiert werden können. Jeder Signalsprung in Zellenmitte wird als "1" decodiert. Ein Signalsprung am Zellenrand in einer Bit-Zelle, auf die eine Zelle ohne Signalsprung folgt, wird in jeder Zelle als "1" decodiert. Jeder andere Signalsprung am Zellenrand wird als "0" decodiert. Jede andere Zelle, in der kein Signalsprung vorhanden ist, wird als "0" decodiert. Wenn kein Signalverlust auftreten soll, so dürfen zwei aufeinanderfolgende Zellen ohne Signalsprünge nicht vorhanden sein. Damit ist nicht gesagt, daß keine längeren Intervalle zwischen Signalsprüngen vorhanden sein dürfen, da die Beendigung einer Sequenz des Typs (c) zu einer Periode von 2,5 T zwischen Signalsprüngen führen kann, wie dies in Fig. 11 für die Bit-Zellen 3 bis 5 dargestellt ist, wobei ein Sig-

030017/07U

nalsprung am Zellenrand in der Zelle 3, in der Zelle 4 kein Signalsprung und ein Signalsprung in Zellenmitte in der Zelle 5 vorhanden ist. Dies ist abgesehen von der Möglichkeit von Signalverlusten das längste beim Xerxes-Format zulässige Intervall.

Das Verfahren und die Anordnung gemäß der Erfindung ermöglichen somit eine übertragung von Daten in binärer Form über einen Informationskanal ohne Gleichspannungs-Ubertragungseigenschaften, wobei die Information in selbsttaktender Weise übertragen wird. Wie bereits oben ausgeführt, macht es keinen Unterschied, welcher Binärwert als logische "1" und welcher Binärwert als logische "0" betrachtet wird. In den obigen und den folgenden Ausführungen wird der normalerweise durch Signalsprünge in Zellenmitte markierte Wert als 1-Pegel betrachtet, während der normalerweise durch Signalsprünge am Zellenrand markierte Wert als O-Pegel betrachtet wird. Darüber hinaus bezeichnet der Begriff "Signalsprung in Zellenmitte" einen relativ spät in einer Bit-Zelle auftretenden Signalsprung, der notwendigerweise nicht in Zellenmitte liegen muß. Der Begriff "Signalsprung am Zellenrand" bezeichnet einen relativ früh in einer Bit-Zelle auftretenden Signalsprung, welcher nicht notwendigerweise unmittelbar am Zellenbeginn liegen muß.

Fig. 3 zeigt ein Blockschaltbild einer Anordnung zur Codierung einer Datenfolge in serieller Binärbitform gemäß dem oben beschriebenen Format, zur übertragung dieser Information über einen Informationskanal und zur Decodierung der empfangenen Signale zwecks nachfolgender Weiterbenutzung. Eine Datenquelle 10 liefert Daten in Binärform seriell in einen Datenweg 12, wenn sie durch über eine Verbindung 14 von einer Taktstufe 16 gelieferte Taktimpulse getaktet wird. Die Daten in der Datenquelle 10 können unterschiedlichen Ursprungs sein. Sie werden in an sich bekannter Weise in eine Binärform

0*30017/0744

-²⁵- 29A0488

überführt, und durch die Taktimpulse auf der Verbindung seriell ausgetaktet.

Die Taktstufe 16 erzeugt periodisch Taktimpulse mit einer Frequenz 1F. Die Taktstufe 16 kann ein J-K-Flip-Flop enthalten, das durch Taktimpulse von einer Taktstufe 18 über eine Verbindung 17 angestoßen wird. Die Taktstufe 18 erzeugt Taktimpulse mit einer doppelten Frequenz 2F. Sie kann einen an sich bekannten Oszillator enthalten. Die Taktimpulse mit einfacher und doppelter Frequenz sollten eine kleine Anstiegszeit besitzen. Da die Signalsprünge zur Festlegung logischer Einsen und logischer Nullen in Zellenmitte und am Zellenrand oder genereller in einer späteren Phase und in einer früheren Phase auftreten, liefert die Taktstufe 16 Taktimpulse mit zwei Phasen, nämlich mit einer Phase 1 (01) und einer Phase 2 (02). Die Taktimpulse können in Form eines Rechtecksignals vorliegen, wobei die Impulse der Phase 2 invertierte Impulse der Phase 1 sind. Die Taktimpulse der Phase 1 (01) werden über die Verbindung 14 zur Taktung in die Datenquelle 10 eingegeben. Die Taktimpulse der Phase 2 (02) werden über eine Verbindung 20 ausgegeben.

Ein Codierer 22 nimmt die Daten in serieller Form aus der Datenquelle 10 über die Verbindung 12 auf und erhält weiterhin Taktimpulse der Phase 01 von der Verbindung 14 über eine Verbindung 24 und Taktimpulse der Phase 02 über eine Verbindung 20. Die Taktimpulse mit doppelter Frequenz werden von der Verbindung 17 über eine Verbindung 25 abgenommen. Der Codierer arbeitet auf die empfangenen Daten gemäß dem oben beschriebenen erfindungsgemäßen Xerxes-Format. Die codierten Daten werden über eine Verbindung 26 in einen Informationskanal 28 eingegeben, der beispielsweise durch ein Magnetbandgerät gebildet werden kann, in dem die Information aufgezeichnet und später wiedergegeben wird. Das Ausgangssignal des Informationskanals erscheint auf einer Verbindung 30.

Signalsprünge im Signal werden durch einen Signalsprungdetektor 32 erfaßt, welcher auf einer Verbindung 34 Signale erzeugt, die ein Maß für die Signalsprünge sind.

Ein Decoder 36 empfängt diese Signalsprünge und decodiert die Information in ihre ursprüngliche oder eine darauf bezogene Form zurück und liefert die decodierte Information über eine Verbindung 38 zu einer die Daten verwertenden Schaltung 40. Wie bereits erwähnt, ist das erfindungsgemäße Signal-Format selbsttaktend. Das bedeutet, daß der Decoder 36 zeitlich so orientiert sein muß, daß er mit den ursprünglichen Signalen 01 und 02 übereinstimmt, um erkennen zu können, wann in jeder Bit-Zelle ein Signalsprung aufgetreten ist. Diese Synchronisation wird durch Verwendung einer Taktstufe 4 2 realisiert, welche Taktimpulse mit der doppelten Frequenz 2F liefert. Um den Takt zu synchronisieren, können Signale vom Decoder über eine Verbindung 44 oder Signale über eine Verbindung vom Signalsprungdetektor 32 in die Taktstufe 42 eingegeben werden. In jedem Fall werden geeignete Zeittaktsignale in die Datenverwertungsschaltung 40 eingegeben. Sie können direkt aus der Taktstufe 42 über eine Verbindung 50 oder indirekt vom Decoder 36 über eine Verbindung 51 eingegeben werden. Es sei darauf hingewiesen, daß eine Verbindung eine Vielzahl von Leitern enthalten kann.

Eine bevorzugte Ausführungsform eines Codierers 22 ist in Fig.4 dargestellt. Ein Zeittaktdiagramm für diese Schaltung zeigt Fig. 5 (die Punkte in der Schaltung nach Fig. 4, in denen die entsprechenden Signale nach Fig. 5 auftreten, sind in Fig. 4 durch eingekreiste Buchstaben gekennzeichnet). Die Eingangssignale für den Codierer 22 sind die Taktimpulse der Phase 1 (01) und der Phase 2(02), welche von der Taktstufe 16 über die Verbindungen 24 und 20 geliefert werden, die Taktimpulse der doppelten Frequenz 2F von der Taktstufe 18, welche über die Verbindung 25 geliefert werden, sowie die über die Ver-

030017/0744

bindung 12 gelieferten Eingangsdaten, über eine Verbindung wird weiterhin ein Rücksetζimpuls I aus einer Initialisierungsimpulsquelle 54 eingespeist. Eine Eingangsklemme 56 ist an den Emitter eines Bipolar-Transistors Q10 angekoppelt, dessen Basis an Masse liegt. Der Kollektor des Transistors Q10 ist an die Eingänge eines UND-Gatters 55 an einem Schaltungsknoten 57 angekoppelt. Das UND-Gatter 55 überführt die Spannungspegel an seinen Eingängen auf TTL-Pegel an seinem Ausgang. Die Kathode einer Klemmdiode D10 ist an den Knoten 57 angekoppelt/ während ihre Anode an Masse liegt. Ein Widerstand R10 liegt zwischen dem Knoten 57 und einer positiven Spannung und bildet zusammen mit der Diode D10 einen Vorspannungskreis zwischen den Transistor Q10 und dem UND-Gatter 55. Die Initialisierungsimpulsquelle 54 erzeugt einen Rücksetzimpuls I bei Einspeisung eines Initialisierungssignals INIT in den Eingang 56. Dieser Rücksetζimpuls I wird in den Codierer 22 eingespeist, um die verschiedenen Komponenten in den Anfangszustand zu schalten.

Gemäß Fig. 5A sind die Taktimpulse 01 gleichförmige Impulse, welche mit einer Periode auftreten, die gleich einer Bit-Zellenlänge ist. Die Impulse besitzen steile Vorder- und Hinterflanken und eine Impulslänge von einer halben Bit-Zelle. Die Taktimpulse 02 sind abgesehen von einer Verzögerung um eine halbe Bit-Zelle identisch mit den Taktimpulsen 01- Daher liegt die Vorderflanke der Taktimpulse 01 am Beginn jeder Bit-Zelle, während die Vorderflanke der Taktimpulse 02 in der Mitte jeder Bit-Zelle liegt. Die Taktimpulse 01 und 02 können durch die dargestellte Taktstufe 16 erzeugt werden, in der Taktimpulse mit der doppelten Frequenz 2F von der Taktstufe 18 (dargestellt in Fig. 5G) über eine Verbindung" 17 in einen Takteingang CLK eines JK-Flip-Flops 58 eingespeist werden. Die Taktimpulse 01 treten daher mit der Frequenz 1F an einer Ausgangsklemme Q und die Taktimpulse 02 an einer Ausgangsklemme Q des Flip-Flops auf. Gemäß einer Ausführungsform der

030017/0744

Erfindung ist die Taktfrequenz 2F gleich 2 Megahertz und die Taktfrequenz 1F gleich 1 Megahertz. Somit ist die Datenbit-Folgefrequenz gleich 1 Megabit pro s.

Die Eingangsdaten (Fig. 5B) werden in der Form NRZ-L in einen Eingang D eines D-Flip-Flops 60 eingegeben. Die Taktimpulse 01 werden in einen Takteingang des D-Flip-Flops eingegeben, wobei jede positive Flanke der Taktimpulse 01 (siehe Fig. 5A) bewirkt, daß das Signal am Eingang D auf den Ausgang Q übertragen wird. Das am Ausgang Q des D-Flip-Flops 60 auftretende Signal ist in Fig. 5C mit x^+i bezeichnet. Dies ist das Signal für das nächste zu codierende Bit nach dem laufend codierten Bit (k). Gleichzeitig erscheint ein invertiertes Signal x_k+1 ^am Ausgang Ό des D-Flip-Flops Das Signal x, . wird in einen Eingang D eines D-Flip-Flops 62 eingespeist, das dieses Signal beim Auftreten des nächsten in seinen Takteingang eingespeisten Taktimpulses 01 auf seinen Ausgang Q überträgt. Das Signal am Ausgang Q des D-Flip-Flops 62 gemäß Fig. 5D ist damit das Signal x, für das codierte Signal, wobei ein inverses Signal x, an einem Ausgang Q erscheint. Aus diesen Signalen x_k+1/ ^x, * ι ^x _k und x, werden die Signalsprünge für die codierten Signale gebildet.

Durch ein JK-Flip-Flop 64 wird eine 0-Parität gebildet. Zu diesem Zweck wird das x,-Signal in dessen Eingänge J und K eingespeist. Durch Taktung mit den Impulsen 01 liefert ein Ausgang Q eine Modulo-2-Zählung der Anzahl von G-Bits vom Beginn (Rücksetzung) bis zum codierten Bit, d..h. , die Zählung von 0-Bits, welche codiert worden sind. Wenn x, = 0, so ändert das JK-Flip-Flop seinen Zustand, wenn es durch den nächsten Taktimpuls 01 zur Zählung eines 0-Bits getaktet wird. Ist x, = 1 ,so verbleibt das JK-Flip-Flop im gleichen Zustand. Ein Ausgangssignal P(O) am Ausgang Q gemäß Fig. 5E stellt damit eine Paritäts-Zählung dar, welche gleich 1 ist, wenn

030017/0744

ein ungerade Anzahl von O-Bits vorhanden war, und welche gleich 0 ist, wenn eine gerade Anzahl von O-Bits vorhanden war. Ein inverses Signal P(O) erscheint an einem Ausgang Q.

Durch ein JK-Flip-Flop 66 wird eine 1-Parität festgelegt. Zu diesem Zweck wird das Signal x, in einen Eingang J eingespeist, während ein Eingang K kein Signal enthält. Wird eine 0 in den Eingang J eingespeist, so wirkt das JK-Flip-Flop 66 ähnlich wie das JK-Flip-Flop 64 und zählt dabei bei Taktung durch Taktimpulse 01 Einsen in Form einer Modulo-2-Zählung. Wird eine 1 in den Eingang J eingespeist, so wird die Zählung auf Null zurückgesetzt. Ein Ausgangssignal P(1) an einem Ausgang Q gemäß Fig. 5F stellt daher eine Paritäts-Zählung dar, welche gleich 1 ist, wenn seit dem letzten vorhergehenden O-Bit eine ungerade Zahl von Einsen vorhanden war, und welche gleich 0 ist, wenn eine gerade Anzahl von Einsen vorhanden war. An einem Ausgang Q erscheint ein inverses Signal P(1).

Die Codierung der Eingangsdaten erfolgt durch Einspeisung der durch die D-Flip-Flops 60 und 6 2 und die JK-Flip-Flops 64 und 66 erzeugten Signale in NOR-Gatter 72, 74, 76 und 78, welche durch die Taktimpulse 01 und 02 wirksamgeschaltet werden. Die Erläuterung dieser Wirkungsweise dieser Gatter kann dadurch erleichtert werden, daß festgelegt wird, wann ein Ausgangs-Signalsprungimpuls nicht erzeugt werden soll, und daß berücksichtigt wird, daß für andere Bedingung ein Signalsprungimpuls erzeugt wird. Es ist weiterhin zweckmäßig, die Signalsprungimpulse als in einem von zwei Teilen der Bit-Zelle auftretend zu betrachten, wobei ein relativ früh auftretender Signalsprung bzw. ein Signalsprung am Zellenrand als a-Signalsprung und ein relativ spät auftretender Signalsprung bzw. ein Signalsprung in Zellenmitte als b-Signalsprung betrachtet wird.

030017/07U

Wird zunächst der a-Signalsprung betrachtet, so wird das primäre Signal durch das NOR-Gatter 72 erzeugt, das drei Eingänge besitzt. In einen Eingang wird das Signal x, vom Ausgang Q des D-Flip-Flops 62 eingespeist, während in einen weiteren Eingang das Taktsignal 02 eingespeist wird. Ist das dritte Eingangssignal gleich 0, so ist das Ausgangssignal des NOR-Gatters gleich 1, wenn x, und das Taktsignal 02

.K

gleich 0 sind. Der Taktimpuls 02, welcher gleich dem invertierten Taktimpuls 01 gemäß Fig. 5A ist, ist während der ersten bzw. a-Hälfte jeder Bit-Periode bzw. Bit-Zelle gleich Null. Ein Signal a, das gleich dem invertierten Signal a für die erste Bit-Hälfte ist, ist immer gleich 1, wenn x, gleich 0 und damit das codierte Signal x, gleich 1 ist. Das bedeutet, daß anderenfalls ein a-Signalsprung auftreten würde, was für den Fall x, gleich 0, also für die normale Codierung eines O-Bit gilt.

Für das normale Miller-Format ist es notwendig, Signalsprünge (X in Fig.1G ) zu unterdrücken, welche weniger als eine Bit-Zelle nach einem vorhergehenden Signalsprung, d.h., für auf ein 1-Bit folgende O-Bits im normalen Miller-Code folgen. Dies wird durch ein D-Flip-Flop 80 erreicht, dessen Ausgang Q an seinen Eingang D angekoppelt ist, und das durch die Taktimpulse mit der Frequenz 2F (Fig. 5G) getaktet wird. Der Ausgang des NOR-Gatters 72 ist ebenfalls an den Eingang D angekoppelt, wodurch an einem Schaltungsknoten 81 ein sogenanntes wired ODER-Gatter gebildet wird. Die Gatter 72, 74, und 78 sowie das Flip-Flop 80 sind vorzugsweise in ECL-Technik ausgeführt. Es können jedoch auch andere logische Konfigurationen verwendet werden, wenn an Stelle des sogenannten wired ODER-Gatters am Knoten 81 ein ODER-Gatter verwendet wird.

Da das D-Flip-Flop 80 mit der doppelten Frequenz 2F getaktet wird, wird es synchron mit jeder Hälfte der Taktimpulse 01 und 02 getaktet. Das vom Ausgang Q zurückgeführte. Signal ist damit

030017/0744

invers zu dem Signal, das vorher im nächsten vorangehenden halben Bit durchgetaktet wurde. Wie im folgenden noch erläutert wird, ist bei Wirksamschaltung des NOR-Gatters 72 durch den Taktimpuls 02 das Ausgangssignal am Ausgang Q des D-Flip-Flops 80 dasjenige Signal, das in der letzten Hälfte des vorangehenden Bits b, codiert wurde, d.h., es wird

κ ι

eine 1 zurückgeführt, wenn in der vorangehenden Bit-Zelle ein Signalsprung in Zellenmitte vorhanden war. Durch Addition zum Ausgangssignal des NOR-Gatters 72 macht dieses Signal a, gleich 1, wenn in der vorherigen Bit-Zelle ein Signalsprung in Zeilenmitte vorhanden war. Entsprechend wird a. gleich 0 und ein Signalsprung am Zellenrand unterdrückt, wenn in der nächstvorhergehenden Bit-Zelle ein Signalsprung in Zeilenmitte vorhanden war. Dies steht in Übereinstimmung mit dem Standard-Miller-Format. Damit wird auch ein Signalsprung (R in den Fig. 11 und 2E) immer dann wieder eingesetzt, wenn der Signalsprung in Zellenmitte des früheren 1-Bits gemäß dem Xerxes-Format unterdrückt wurde.

In Übereinstimmung mit dem Xerxes-Format ist es weiterhin auch notwendig, einen Signalsprung am Zellenrand (A in den Fig. 11 und 2E) für die ungerade 1 von zwei Einsen von Sequenzen des Typs (b) oder (c) einzusetzen. Dies erfolgt durch das NOR-Gatter 74. Ein Eingangssignal für dieses Gatter ist das Signal x, ₁ vom Ausgang Q des D-Flip-Flops 60. Dieses Signal x, ₁ ist 0, wenn das inverse Signal x, ₁ gleich 1 ist, wodurch angezeigt wird, daß das Bit nach dem codierten Bit gleich 1 ist. Ein zweites Eingangssignal für das NOR-Gatter 74 ist das Signal P(O) am Ausgang Q des JK-Flip-Flops 64. Dieses Signal P(O) ist 0, wenn das inverse Signal P(O) 1 ist, wodurch eine ungerade Anzahl von Nullen seit dem Beginn und damit eine Sequenz des Typs (b) oder (c) angezeigt wird. Ein drittes Eingangssignal für das NOR-Gatter 74 ist das Signal P(1) am Ausgang Q des JK-Flip-Flqps 66. Dieses Signal P(1) ist 0, wenn das codierte Bit nicht eine gerade Zahl von Einsen seit der letzten

030Ö17/07U

Null ist. Die Folge davon ist, daß das Ausgangssignal des NOR-Gatters 74 lediglich dann 1 ist, wenn eine ungerade 1 eines Paars von Einsen in einer Sequenz des Typs (b) oder (c) codiert wird. Dieses Eingangssignal wird in den dritten Eingang des NOR-Gatters 72 eingespeist, um unter diesen Bedingungen am Ausgang dieses NOR-Gatters den zusätzlichen Signalsprung einzuführen.

Das in den Eingang D des D-Flip-Flops 80 während der ersten Hälfte einer Bit-Zelle eingespeiste Signal a, (Fig. 5H) ist

rl

daher durch folgende Beziehung gegeben:

^ak ^{= b}k-1 ^{+ X}k K₊I ^P(0)

Der Ausdruck b, _Λ stellt das Signal am Ausgang Q des Flip-K — I

Flops 80 dar, welcher sowohl a, als auch b, . in aufeinan-

K 1 K— I

derfolgenden zeitlichen Verschachtelungen mit doppelter Frequenz liefert. Allerdings wird lediglich b. . für die vorge-

K— I

nannte Gleichung ausgenutzt, während a, _Λ in der Codierungs-

K — I

operation nicht benutzt wird.

Hinsichtlich des b-Signalssprungs wird das primäre Signal durch das NOR-Gatter 76 erzeugt. Ein Eingangssignal für dieses Gatter ist das Signal x, am Ausgang Q des D-Flip-Flops 62. Das andere Eingangssignal ist das Taktsignal 01. Wenn x, , wobei es sich um das Signal handelt, das codiert wird, gleich 0 ist, so schaltet der Taktimpuls 01 das NOR-Gatter 76 während der zweiten bzw. der b-Hälfte jeder Bit-Zelle wirksam. Bei Fehlen eines weiteren Eingangssignals ist daher ein Signal b, welches gleich dem invertierten Signal b ist, immer dann gleich 1, wenn x, gleich 0 ist. Das bedeutet, daß in anderen Fällen, d.h., wenn x, gleich 1 ist, ein b-Signalsprung in Zellenmitte auftritt, wobei es sich um die normale Codierung eines 1-Bits handelt. Gemäß dem Xerxes-Format ist es not-

030017/074*

- 33 - 294CK88

wendig, den Signalsprung (X in den Fig. 11 und 2E) zu unterdrücken, welcher sonst normalerweise bei der Codierung der zweiten geraden Eins (oder Parität) eines Paars von geraden Einsen in einer Sequenz des Typs (b) oder (c) erzeugt würde. Diese Unterdrückung erfolgt durch das NOR-Gatter 78. Ein Eingangssignal für dieses Gatter ist das Signal P(O) am Ausgang Q des JK-Flip-Flops 64. Das Signal P(O) ist 0, wenn das dazu inverse Signal P(O) 1 ist, wodurch eine ungerade Anzahl von Nullen seit dem Beginn und damit eine Sequenz des Typs (b) oder (c) angezeigt wird. Ein zweites Eingangssignal für das NOR-Gatter 78 ist das Signal P(1) vom Ausgang Q des JK-Flip-Flops 66. Dieses Signal P(I) = 0, wenn das dazu inverse Signal P(1) = 1, wodurch angezeigt wird, daß das vorherige codierte Bit eine 1 war. Das dritte Eingangssignal für das NOR-Gatter 78 ist das Taktsignal 01, wodurch dieses Gatter während der b-Hälfte der Bit-Zelle wirksamgeschaltet wird. Daher ist b gleich 1 und b gleich 0, wenn eine gerade Parität 1 für Sequenzen des Typs (b) und (c) codiert wird.

Gemäß dem Xerxes-Format ist es weiterhin notwendig, unter bestimmten Bedingungen den Signalsprung von der Zellenmitte zum Zellenrand (A in den Fig. 11 und 2E) vorzuverschieben. Der vorverschobene Signalsprung wird wie oben beschrieben durch das NOR-Gatter 74 erzeugt. Um die Vorverschiebung zu vervollständigen, ist es erforderlich, den Signalsprung in Zellenmitte zu unterdrücken, welcher sonst bei der normalen Codierung einer 1 auftreten würde. Dies erfolgt durch das D-Flip-Flop 80. In diesem Falle ist es das Signal a, , das auf den Eingang D während der Periode, in der NOR-Gatter 76 und 78 wirksamgeschaltet sind, zurückgeführt wird. Dadurch wird b, immer dann gleich 1, wenn a, gleich 1 ist. Es wird somit

IC

b, immer dann gleich 0, wenn a, gleich 1 ist, wodurch ein Signalsprung in Zellenmitte in derselben Bit-Zelle unterdrückt wird.

030017/074*

Das während der zweiten Hälfte einer Bit-Zelle in den Eingang D des D-Flip-Flops 80 eingespeiste Signal b (Fig. 51) ist daher durch folgende Beziehung gegeben:

b_k = a_k + x_k + P(O) P(D (2)

Die Signale b, und a, sind wechselweise zeitlich exklusiv, da das erstere während der ersten Hälfte einer Bit-Zelle gleich 0 und das letztere während der letzten Hälfte einer Bit-Zelle gleich 0 ist. Dies ist deshalb der Fall, weil die entsprechenden wirksamgeschalteten Impulse 02 und 01 wechselseitig exklusiv sind. Daher werden die Signale ä, und b,

κ κ

ohne gegenseitige Beeinflussung in den Eingang D des D-Flip-Flops 80 eingespeist, indem sie durch die Taktimpulse der Frequenz 2F von der Taktstufe 18 sukzessive auf den Ausgang Q getaktet werden, wobei die inversen Signale a, und b, am Ausgang Q erzeugt werden. Das kombinierte Signal ab am Ausgang Q gemäß Fig. 5J ist damit gegen die Eingangssignale am Eingang D um ein halbes Bit verzögert. Das verzögerte Signal wird im oben beschriebenen Sinne auf den Eingang D zurückgeführt.

Das invertierte Signal a, . , b, _.. am Ausgang Q des D-Flip-Flops 80 liegt in NRZ-L-Form vor. Es wird in Eingänge J und K eines JK-Flip-Flops 82 eingegeben, das durch die Taktimpulse der Frequenz 2F (Fig. 5G) von der Taktstufe 18 getaktet wird. Die Funktion dieses Flip-Flops 82 besteht darin, als Funktion der Pegel mit NRZ-L-Form der Daten am Ausgang Q des Flip-Flops 80 Signalsprünge vorzusehen. Die Taktimpulse bewirken eine Änderung des Schaltzustandes des Ausgangs Q des Flip-Flops 82, wenn der Eingangspegel gleich 1 ist, und lassen den Schaltzustand unverändert, wenn der Eingangspegel gleich 0 ist. Dies bewirkt eine Änderung des Schaltzustandes, d.h. einen Signalsprung, wenn a, _.. , b, _₁ bei Vorliegen eines Taktimpulses der Frequenz 2F = 1. Dies führt zu einem Ausgangssignal am Ausgang Q in Übereinstimmung mit dem Xerxes-Format gemäß Fig.5K.

030017/0744

Die speziellen Aufgaben des Codierers gemäß Fig. 4 lassen sich wie folgt zusammenfassen. Er erkennt den Beginn jeder Folge von Einsen, welche vom Typ (b) sein können. Dies erfolgt im Codierer nach Fig. 4 durch das D-Flip-Flop 64, das jedesmal kippt, wenn eine 0 codiert wird. Sein Ausgangssignal P(O) am Ausgang Q liefert eine Paritäts-Zählung dafür, ob Nullen am Beginn einer Sequenz von Einsen gerade oder ungerade sind. Eine ungerade Zählung zeigt eine Sequenz des Typs (b) oder des Typs (c) an. Der Codierer erkennt am Ende einer solchen Frequenz, ob sie vom Typ (b) oder vom Typ (c) ist. Dies erfolgt im Codierer nach Fig. 4 durch das Flip-Flop 66, das jedesmal kippt, wenn eine 1 codiert wird, und das jedesmal gelöscht wird, wenn eine 0 codiert wird. Das Signal P(1) an seinem Ausgang Q liefert eine Zählung dafür, ob die Anzahl von Einsen ungerade oder gerade ist, Ist die Anzahl ungerade, wenn eine 0 erreicht wird, so ist die Sequenz vom Typ (c). Ist sie gerade, so ist die Sequenz vom Typ (b). Sequenzen von Einsen des Typs (b) oder (c) werden durch einen Signalsprung am Rand der ersten 1 (ungerade Parität) eines Paars von Einsen codiert, wobei die letzte 1 einer ungeraden Sequenz von Einsen des Typs (c) gemäß dem Standard-Miller-Code nach der US-PS 3 108 261 codiert wird. Alle anderen Codierungen folgen den Vorschriften nach der US-PS 3 108 261, wobei festzuhalten ist, daß gemäß dem Standard-Miller-Code die 0 am Ende einer Sequenz des Typs (b) mit einem Signalsprung am Zellenrand codiert wird, da für die vorhergehende 1 im Xerxes-Code kein Signalsprung in Zellenmitte vorhanden ist.

Gemäß Fig. 3 läuft die codierte Information auf der Verbindung 2 6 durch den Informationskanal 28 und sodann über die Verbindung 30 zum Signalsprungdetektor 32. Das Ausgangssignal dieses Signalsprungdetektors wird über die Verbindung 46 in die Taktstufe 42 mit der Frequenz 2F und über die Verbindung 34 in den Decoder 36 eingespeist. Das Ausgangssignal der Taktstufe 42 mit der Frequenz 2F wird über die Verbindung 48 in den Decoder 36 eingespeist. Ausführungsformen für die Taktstu-

030017/07U

fe 42 mit der Frequenz 2F, den Decoder 36 und den Signalsprungdetektor 32 sind in Fig. 6 dargestellt. Zeittaktdiagramme für die Schaltung nach Fig. 6 sind durch die Signalfolgen nach Fig. 7 gegeben, wobei Schaltungspunkte in der Schaltung nach Fig. 6, an denen entsprechende Signale gemäß Fig. 7 auftreten, durch in Kreise eingefaßte Buchstaben gekennzeichnet sind.

Gemäß Fig. 6 wird ein empfangenes Signal mit einem Signalverlauf gemäß Fig. 7A über die Verbindung 30 in den Signalsprungdetektor 32 eingespeist. Dieser Signalsprungdetektor 32 enthält eine Begrenzerschaltung 132 und eine Differentiationsschaltung 134. Die Begrenzerschaltung 132 verstärkt das Eingangssignal stark und schneidet die Spitzen ab, um ein entsprechendes Begrenzerausgangssignal auf der Verbindung 34 mit scharfen Flanken in den Null-Durchgängen des Eingangssignals zu erzeugen, das durch den Signalzug in Fig. 7B wiedergegeben ist. Das invertierte Ausgangssignal von der Begrenzerschaltung 132 wird in die Differentiationsschaltung 134 eingespeist, welche in einem Verstärker 136 Signale der entgegengesetzten Phase erzeugt. Die beiden Ausgangssignale des Verstärkers 136 werden in NOR-Gattern 138 und 140 eingegeben, wobei das invertierte Signal von seiner Einspeisung in das NOR-Gatter 138 durch eine Verzögerungsleitung 142 geringfügig verzögert und das nicht-invertierte Signal vor seiner Einspeisung in das NOR-Gatter 140 durch eine Verzögerungsleitung 144 geringfügig verzögert wird. Die Differentiationsschaltung 134 liefert daher auf der Verbindung 46 ein Sprungsignal gemäß Fig. 7C mit einem Impuls für jeden Null-Durchgang im Eingangssignal gemäß Fig. 7A.

030017/074*

Die 2F-Taktstufe 42 wird in dieser Ausführungsform durch einen Eichoszillator gebildet, welcher ein Signal der in Fig. 7D dargestellten Form erzeugt, das nach Verstärkung und Begrenzung zu einem Rechtecksignal aus der Verbindung 48 gemäß Fig. 7E wird. Der die Taktstufe 42 bildende integrierte Schaltkreis A3 ist in dieser Ausführungsform ein Schaltkreis, der von der Firma Motorola mit der Typenbezeichnung MC10216 geliefert wird. Er ist mit den Pins 1 und 16 geerdet und liegt über Pin 8 an -5,2 V. Die Phase der Impulse aus der Verbindung 46 relativ zu den Schwingungen im frequenzbestimmenden Kreis des Oszillators läßt die Schwingungen vor- oder nacheilen, um das Takt-Ausgangssignal auf der Verbindung 48 mit den Signalsprüngen in der Eingangsinformation auf der Verbindung zu synchronisieren. Die Phase des Taktausgangssignals kann durch eine variable Induktivität 146 eingestellt werden, um die Taktimpulse gemäß Fig. 7E in die richtige Lage relativ zu den Signalsprüngen in den Ausgangssignalen der Begrenzerschaltung gemäß Fig. 7B zu bringen.

Der zweite Ausgang der Begrenzerschaltung 132 ist über die Verbindung 34 an den Decoder 36, und zwar an einen Eingang D eines D-Flip-Flops 148 angekoppelt; das entsprechende Ausgangssignal ist in Fig. 7B dargestellt. Die Taktimpulse der Frequenz 2F (Fig. 7E) werden über die Verbindung 48 von der Taktstufe 42 in einen Takteingang des D-Flip-Flops 148 eingespeist. Dadurch v/erden die Daten vom Eingang D auf einen Eingang Q des D-Flip-Flops 148 getaktet, wodurch ein Signal gemäß Fig. 7F erzeugt wird, das den um eine halbe Periode der Taktimpulse der Frequenz 2F verzögerten Eingangsdaten gemäß Fig.7A entspricht. Das Signal am Ausgang Q des D-Flip-Flops 148 wird in einen Eingang D eines D-Flip-Flops 154 eingespeist. Die Taktimpulse der Frequenz 2F werden in einen Takteingang des D-Flip-Flops 154 eingespeist. Dieses D-Flip-Flop 154 taktet daher die Signale am Ausgang Q des D-Flip-Flops 148 auf seinen Ausgang Q (Fig. 7G) mit einer Verzögerung um einen Taktimpuls der Frequenz 2F, d.h., mit einer halben Bit-Zellen-Verschiebung.

030017/07U

Die Taktimpulse der Frequenz 2F werden weiterhin in einen Takteingang eines JK-Flip-Flops 160 eingegeben, dessen Eingang J positiv und dessen Eingang K auf Erdpotential gehalten wird. Damit kippt das JK-Flip-Flop 160 im Sinne der Erzeugung eines Ausgangssignals an seinem Ausgang Q, v/ie es in Fig. 7H dargestellt ist. Dabei handelt es sich um Taktimpulse der Frequenz 1F, welche die Bit-Zellen-Folgefrequenz der Daten bilden. Diese Taktimpulse werden über die Verbindung 51 als Ausgangs-Taktimpulse in die Datenverwertungsschaltung 4 0 eingespeist.

Die Ausgänge Q der D-Flip-Flops 148 und 154 sowie der Eingang D des D-Flip-Flops 154 sind auf ein Exklusiv-ODER-Gatter 172 geführt, das eine Differenz zwischen dem getakteten Datensignal (Fig. 7F) und dem getakteten verzögerten Datensignal (Fig. 7G) erfaßt. Das Ausgangssignal des Exklusiv-ODER-Gatters 172 bestimmt damit jeden Signalsprung in den Eingangsdaten, welcher seit einem vorangegangenen Taktimpuls der Frequenz 2F am Takteingang des D-Flip-Flops 154 auftritt. Ein Ausgangssignal 1 des Exklusiv-ODER-Gatters 172 bestimmt daher einen Daten-Signalsprung gemäß Fig. 71.

Die Daten-Signalsprünge gemäß Fig. 71 werden in einen Eingang S eines 5-Bit-Schieberegisters 174 eingespeist. Bei der dargestellten Ausführungsform wird dieses 5-Bit-Schieberegister 174 durch einen von der Firma Texas Instruments mit der Typenbezeichnung 7496 gelieferten Schaltkreis gebildet, der in Fig. 6 mit den vom Hersteller angegebenen Pin-Zahlen dargestellt ist. Das Schieberegister 174 wird durch die Taktimpulse der Frequenz 2F (Fig. 7E) getaktet. Das Schieberegister taktet die Datensignalsprünge vom Gatter 172 seriell mit jedem Taktimpuls 1 und schaltet die Daten über die fünf Ausgänge um jeweils einen weiter. Da das Schieberegister durch die Taktimpulse der Frequenz 2F getaktet wird, schaltet es um jeweils eine halbe Bit-Zelle fort. Die Bit-Zellen folgen sukzessive

030017/0744

ORIGINAL INSPECTED

mit der Frequenz 1F, wobei jede Bitzelle aufeinanderfolgend zwei Hälften a und b besitzt. Die Hälften treten daher mit der doppelten Frequenz 2F auf, wobei es sich um die Taktfrequenz des 5-Bit-Schieberegisters handelt. Die Daten werden aus dem Decoder 36 mit der Bit-Folgefrequenz 1F auf die Verbindung 38 getaktet, wie dies im folgenden noch genauer erläutert wird. Im Zeitpunkt einer derartigen Austaktung der decodierten Bits führen Ausgänge Q , Q_R, Q_,, Q_Q und Q des 5-Bit-Schieberegisters 174 die Signalsprungdaten in bezug auf die halben Bit-Zellen b, .. , a_k+w b, , a, bzw. h,_.. Was die Ausgänge mit dem fortschreitenden Takt der Frequenz 2F führen, ist unbedeutend, da die Ausgangssignale lediglich einmal pro Bit-Zelle aus dem Decoder ausgetaktet werden. Daher sind die Ausgänge in Fig. 6 so bezeichnet, daß sie den Zustand im Zeitpunkt der Austaktung des decodierten Bit-Signals auf die Ausgangsverbindung 38 anzeigen.

Die fünf Ausgangssignale des 5-Bit-Schieberegisters 174 werden zur Entwicklung des decodierten Signals kombiniert. Die Signale werden zur Identifizierung von Einsen codiert, wobei jedes Bit, das keine 1 ist, als 0 decodiert wird. Bei dem oben erläuterten Xerxes-Codierungsformat gibt es drei Möglichkeiten zur Codierung einer 1. Normalerweise werden Einsen als Signalsprung in Zellenmitte codiert, d.h., a, = 0 und b, = 1. Für Fälle, in denen Einsen in einer Sequenz des Typs (b) oder (c) auftreten, werden Paare von Einsen durch einen Signalsprung am Zellenrand für die erste 1 (ungerade Parität) der beiden Einsen codiert. Für die erste 1 (ungerade Parität) dieser beiden Einsen ist a, = 1 , b, = 0, a. .. = 0 und b, . =0, während für die zweite 1 (gerade Parität) dieser beiden Einsen a, = 0, b, = 0 und b, , = 0.

K K— I

Der Normalzustand (d.h. Einsen werden als Signalsprünge in Zellenmitte codiert) wird durch ein UND-Gatter 176 erfaßt, in welches das invertierte Ausgangssignal a, am Ausgang Q (durch

einen Inverter 178 zu a, invertiert) und das Ausgangssignal

030017/0744

b, am Ausgang Q gemäß Fig. 7J eingespeist werden. Das UND-Gatter 176 liefert daher am Ausgang eine 1, wenn a, = O (d.h., a, = 1 ) und b, = 1 . Dieses Signal wird in ein NOR-

K. rl

Gatter 180 eingespeist, das unter diesen Bedingungen eine Null am Ausgang liefert.

Eine Eins, welche eine ungerade 1 eines Paars von nach den speziellen Xerxes-Regeln codierten Paares von Einsen ist, wird durch ein ODER-Gatter 182 und ein NOR-Gatter 184 erfaßt. Das Ausgangssignal b, . am Ausgang Q und das Ausgangssignal

a, _Λ am Ausoang Q_ werden in das ODER-Gatter 182 eingespeist.

K+ I " £5

Dieses ODER-Gatter 182 liefert lediglich eine Null am Ausgang, wenn sowohl b, ₁ als auch a, ₁ gleich Null sind. Dieses Signal wird zusammen mit dem Ausgangssignal b, am Ausgang Q und dem invertierten Ausgangssignal a, am Ausgang Q in das NOR-Gatter 184 eingespeist. Daher liefert dieses NOR-Gatter 184 lediglich eine 1 am Ausgang, wenn b, ₊. und a_k+1 = 0,

b, = 0 und ä, = 0 (d.h., a, = 1 ) sind. Dies entspricht einem

KK K

Signalsprung am Zellenrand in einer Bit-Zelle, auf die eine Bit-Zelle ohne Signalsprung folgt. Dieses Signal wird auch in das NOR-Gatter 180 eingespeist, das unter diesen Bedingungen eine Null am Ausgang liefert.

Eine 1, welche die zweite eines Paars von nach den speziellen Xerxes-Regeln codierten Paares von Einsen ist, wird durch ein NOR-Gatter 186 erfaßt, in das das Ausgangssignal b, am Ausgang Q_n, das Ausgangssignal a, am Ausgang Q und das Ausgangssignal b. _Λ am Ausgang Q„ eingespeist werden. Am Ausgang dieses NOR-

K— I L·

Gatters 186 entsteht lediglich eine Eins, wenn a, , b, und b,_₁ insgesamt Null sind, was lediglich für eine gerade Eins eines nach den Xerxes-Regeln codierten Paares von Einsen der Fall ist Das Ausgangssignal dieses NOR-Gatters 186 wird ebenfalls in das NOR-Gatter 180 eingespeist, das unter diesen Bedingungen eine Null erzeugt.

030017/0744

Das NOR-Gatter 180 erzeugt also immer dann eine 0 als Ausgangssignal, wenn eine dieser drei Bedingungen das Vorhandensein einer 1 anzeigt. Anderenfalls ist das Ausgangssignal gleich 1. Das Ausgangssignal des NOR-Gatters 180 wird in einen Eingang D eines D-Flip-Flops 188 eingespeist, das durch die Taktimpulse der Frequenz 1F (Fig. 7H) getaktet wird. Jeder Taktimpuls überträgt das Ausgangssignal des NOR-Gatters 180 auf einen Ausgang Q des D-Flip-Flops 188, wobei an einem Ausgang Q ein inverses Signal auftritt. Der Ausgang Q ist daher unter den Bedingungen gleich 1, in denen eine 0 am Ausgang des NOR-Gatters 180 anzeigt, daß eine 1 decodiert wurde. Anderenfalls ist der Ausgang Q gleich 0. Das Signal am Ausgang Q wird gemäß Fig. 7K in NRZ-L Form auf die Verbindung 38 gegeben.

Als kurze Zusammenfassung wird auf die folgende Tabelle I bezug genommen, in der X entweder eine 1 oder eine 0 repräsentiert.

Tabelle I

k+1

0 1

1 0 1 0 0 0

X 0 0 X

X 0

1 X

1
1

1 !

durch UND-Gatter 176 durch Gatter 182 und 184

durch NOR-Gatter 186

X	1	1	X	X	Ubertragungsfehler
1	1	X	X	X	Ubertragungsfehler
0	0	0	0	0	Übertragungs fehler
X	0	0	0	0	Synchronisationsfehler

030017/074*

Für die vorstehende Beschreibung der Schaltung nach Fig. 6 wurde angenommen, daß die Signale der Taktstufe 4 2 in richtigem Synchronismus mit den Signalsprüngen am Zellenrand sitzt. Da jedoch das Signal der Taktstufe 42 eine Grundfrequenz besitzt, welche gleich der doppelten Bit-Zellen-Frequenz ist, ist es möglich, daß der Takt mit den Signalsprüngen in Zellenmitte und nicht mit den Signalsprüngen am Zellenrand synchron ist. Für diesen Fall treten die Ausgangsdaten am Ausgang Q des D-Flip-Flops 188 gemäß Fig. 7L auf. Die fehlende Synchronisation kann durch einen Synchronisationsdetektor 190 festgestellt werden, welcher bestimmte unzulässige Ausgangs-Bedingungen erkennt. Im Xerxes-Format tritt das längste zulässige Intervall zwischen Signalsprüngen am Ende einer Sequenz des Typs (c) auf, in der die letzten drei Einsen durch einen Signalsprung am Zellenrand für die erste der drei Einsen, durch fehlende Signalsprünge für die zweite der drei Einsen und durch einen Signalsprung in Zellenmitte für die letzte der drei Einsen codiert werden. Unter Verwendung der Bezeichnungen nach Fig. 6 tritt dieser Zustand ein, wenn a, . und b, . beide gleich 1 und b, _₁ , a, , b, und a,₊₁ alle gleich 0 sind. Dieser Zustand wird durch das NOR-Gatter 186 decodiert, wenn die Austastung aus dem D-Flip-Flop 188 durch den Taktimpuls der Frequenz 1F während eines Intervalls erfolgt, in dem das Signal b,_. am Ausgang Q„ des 5-Bit-Schieberegisters 174 auftritt. Sollte der Taktimpuls der Frequenz 1F nicht in der richtigen Phasenlage zum Taktimpuls der Frequenz 2F liegen, so wird das D-Flip-Flop 188 um eine halbe Periode früher ausgetaktet. Mit den oben genannten Signalsprüngen würden die Signale nach den Ausgängen Q_A/ Q_R» Q_r und Q alle eine halbe Periode früher gleich 0 sein. Für den Decoder erscheint dies so, als ob zwei aufeinanderfolgende Bit-Zellen ohne einen Signalsprung in beiden Hälften vorlagen. Dies ist jedoch im Xerxes-Format kein möglicher Zustand. Der einzige Zustand, welcher 2,5 T zwischen Signalsprüngen erzeugt, d.h., mit 4 Halbzellen in einer Folge ohne Signalsprung ist das Ende einer Sequenz des Typs (c). In diesem Falle wird lediglich die mittlere Eins der letzten drei Einsen ohne einen

030017/07U

Signalsprung in beiden Hälften codiert. Daher ist ein Zustand/ in dem alle Signale an den Ausgängen Q , Q , Q und Q im

A ti V— D

Zeitpunkt der Taktung gleich 0 sind, eine Anzeige dafür, daß der Decoder aus dem Synchronismus ist.

Der Synchronisationsdetektor 190 stellt die fehlende Synchronisation durch Erfassung eines Zustandes fest, in dem die Signale an den Ausgängen Q , Q , Q und Q im Zeitpunkt der Taktung alle 0 sind. Zu diesem Zweck sind diese Ausgänge auf ein NOR-Gatter 192 gekoppelt, das lediglich dann eine 1 am Ausgang liefert, wenn alle Eingangssignale gleich 0 sind. Das Ausgangssignal dieses NOR-Gatters 192 wird auf einen Eingang D eines D-Flip-Flops 194 gegeben, das durch Taktimpulse der Frequenz 1F (Fig. 7H) getaktet wird. Daher wird beim nächsten Takt am Ausgang Q des D-Flip-Flops 194 eine 1 geliefert, wenn alle Signale an den Ausgängen Q , Q , Q und Q gleichzeitig 0 sind.

t\ Ij κ*· lJ

Das Ausgangssignal kann in unterschiedlicher Weise, beispielsweise zur Ansteuerung einer Anzeige oder zur Zurückführung des Decoders in den Synchronismus ausgenutzt werden. Der Takt der Frequenz 1F kann in verschiedener Weise in den Synchronismus zurückgebracht werden. Dies kann beispielsweise durch Unterdrückung des Impulses der Frequenz 2F für das JK-Flip-Flop 160 in der Weise erfolgen, wie dies entsprechend für eine Synchronisationsschaltung in der US-PS 4 027 335 beschrieben ist. Zur Sicherstellung der Synchronisation kann ein spezielles Einführungssignal gesendet werden, das wenigstens eine Sequenz des Typs (c) enthält, wodurch der Synchronisationsdetektor 190 die fehlende Synchronisation feststellen und eine kompensierende Wirkung am Beginn ermöglichen kann. Damit wird ein Verlust von Daten vermieden, bevor die Datenbits selbst Signalsprünge erzeugen, welche den Fehler in der Synchronisation anzeigen.

Es ist darauf hinzuweisen, daß ein den Verlust der Synchroni-

030017/07U

sation anzeigendes Signal auch am Ausgang des Synchronisationsdetektors 190 anzeigt, wenn ein Signalverlust auf der Verbindung 30 vorhanden ist. Dieser Zustand kann von Zustand des Verlustes der Synchronisation dadurch unterschieden werden, daß die Ausgangssignale des 5-Bit-Schieberegisters 174 betrachtet werden. Bei Signalverlust werden alle Ausgangssignale gleichzeitig zu 0, während bei der normalen Xerxes-Codierung niemals mehr als vier Halbzellen in einer Zeile ohne Signalsprung sein können und damit eines der Ausgangssignale 1 sein muß, gleichgültig, ob der Decoder" außer Synchronisation ist oder nicht, solange ein Signal im Xerxes-Format empfangen wird.

Am Beginn der Decodierung werden die verschiedenen Komponenten des Decoders durch einen Rücksetzimpuls Ϊ von einer Initialisierungs-Impulsquelle 196 rückgesetzt, welche in entsprechender Weise wie die Quelle 54 des Codierers arbeitet.

Wie oben ausgeführt, ist das längste Intervall zwischen Signalsprüngen beim Xerxes-Format am Ende einer Sequenz des Typs (c) vorhanden. Dies ist jedoch eine Sequenz, welche im Standard-Miller-Format ohne Einführung einer Gleichspannungskomponente codiert werden kann. Solange Intervalle ohne Signalsprünge eine größere Bandbreite erfordern, werden die Anforderungen an die Bandbreite durch Ausnutzung des Standard-Miller-Formates zur Codierung von Sequenzen des Typs (c) verringert. Die Schwierigkeit besteht dabei darin, daß Sequenzen des Typs (b) und (c) in ihrem Einsatz nicht unterschieden werden können. Lediglich am Ende der Sequenz kann die Anzahl von Einsen als ungerade oder gerade bestimmt werden. Zur Codierung von Sequenzen des Typs (c) im Standard-Miller-Format muß daher eine Vorausschau auf das Ende der Sequenz vorgenommen werden. Da eine Sequenz sehr lang sein kann, ist dies unpraktisch, da dann eine fast unbegrenzte Möglichkeit zur Vorausschau erforderlich ist. Bei einer Ausführungsform der Erfindung ist daher eine begrenzte Möglichkeit der Vorausschau zur vorausschauenden Betrachtung einer beträchtlichen Anzahl von Bits und eine Codierung von Sequenzen vorgesehen, welche im Standard-Miller-Format als vom

030017/0744

Typ (c) identifiziert werden können. In Fällen, in denen das Ende der Sequenz nicht erfaßt werden kann, wird die Sequenz gemäß den oben erläuterten Xerxes-Regeln codiert. Ein Codierer mit der Möglichkeit einer Vorausschau auf 5 Bit ist in den Fig. 8 und 9 dargestellt. Eine solche eine Vorausschau ermöglichende Schaltung sowie Paritätszähler sind in Fig. 8 dargestellt. Die Codierschaltung zeigt Fig. 9. Entsprechende Signalformen sind in Fig. 10 dargestellt. Punkte in den Schaltungen nach den Fig. 8 und 9, in denen entsprechende in Fig. 10 gezeigte Signalformen auftreten, sind durch entsprechende mit Kreisen versehene Buchstaben gekennzeichnet.

Die eine Vorausschau ermöglichende Schaltung nach Fig. 8 erhält die gleichen Eingangssignale wie der Codierer 22 nach Fig. 4, nämlich die Taktimpulse 01 auf der Verbindung 24 (Fig. 10A), die Eingangsdaten in NRZ-L -Form auf der Verbindung 12 (Fig. 10C), und die Rücksetzimpulse I auf der Verbindung 52. Die weiteren Eingangssignale für den Codierer 22 werden in die Schaltung nach Fig. 9 eingespeist, nämlich die Taktimpulse 02 auf der Verbindung 22 und die Taktimpulse 2F (Fig. 10B) auf der Verbindung 25. Die Taktimpulse 01 und die Rücksetzimpulse Ϊ werden ebenfalls in die Schaltung nach Fig. 9 eingespeist.

In der Schaltung nach Fig. 8 werden die Eingangs-Datensignale (Fig. 10C) seriell in Eingänge A und B eines 8-Bit-Schieberegisters 196 (serielle Eingabe/parallele Ausgabe) eingespeist, das typischerweise durch einen wie dargestellt verschalteten Schaltkreis des Typs 74164 der Firma Texas Instruments gebildet wird. Dieses 8-Bit-Schieberegister 196 bewirkt eine Verzögerung um 7 Bit, wodurch eine Vorausschau in bezug auf die Ausgangsdaten des Schieberegisters möglich ist. Ist das Daten-Ausgangssignal an einem Ausgang Q₁₁ (Fig. 10E) das laufend zu codierende

Signal x, , so bedeutet dies, daß das Signal an einem Ausgang Q_r das Signal x, ₁ in bezug auf einen Ausgang C- ist, welcher das

030017/0744

Signal 7 Bits nach χ, , nämlich bei χ, liefert. Sollte eine Sequenz auftreten, welche in dem Zeitpunkt, in dem die erste 1 der Sequenz den Ausgang Q erreicht, als vom Typ (c) bestimmt werden kann, so wird die gesamte Sequenz gemäß dem Standard-Miller-Code codiert. Die in Fig. 8 dargestellte Schaltung führt diese Festlegung durch und liefert ein Kennzeichnungssignal G zur Modifizierung der Xerxes-Codierung (Fig. 9) für eine erkannte Sequenz des Typs (c).

Die Erzeugung des Kennzeichnungssignals G beginnt mit dem Signal x, .,(Fig. 10D). Dieses Signal x_k+7 wird in einen Eingang K eines JK-Flip-Flops 198 eingespeist, wobei das durch einen Inverter 200 invertierte Signal x, _ in einen Eingang J eingespeist wird. Das JK-Flip-Flop zählt daher Nullen vom Beginn der Codierung in einem Zeitpunkt, der 7 Bits vor dem Zeitpunkt liegt, in dem das Signal X₁ am Ausgang Q_TT zur Codierung zur Ver-

K η

fügung steht. Das JK-Flip-Flop 198 wird durch die Taktimpulse 01 getaktet, um eine O-Paritäts-Zählung am Ausgang Q (Fig. 10F) zu erzeugen. Das Signal am Ausgang Q des JK-Flip-Flops 198 wird in einen Eingang D eines D-Flip-Flops 202 eingespeist, das durch die Taktimpulse 01 getaktet wird. Die Signale an den Ausgängen Q des JK-Flip-Flops 198 und des D-Flip-Flops 202 werden in ein NAND-Gatter 204 eingespeist, das immer dann eine 1 am Ausgang liefert (Fig. 10H), wenn die Parität von Nullen am Ausgang Q gleich 0 ist, d.h., wenn eine gerade Anzahl von Nullen seit dem Beginn vorhanden ist.

Die 1 am Ausgang wird in einen Eingang CLR eines Zählers 206 eingespeist, welcher durcheinen von der Firma Texas Instruments hergestellten Typ 74161 gebildet werden kann und welcher an einem Ausgang Q einer Einser-Ausgangszählung (Fig. 101), an

einem Ausgang Q_n eine Zweier-Ausgangszählung (Fig. 10J) und an 13

einem Ausgang Q^, eine Vierer-Ausgangszählung (Fig. 10K) liefert. Durch Einspeisung einer 1 in einen Freigabeeingang EN (Fig. 10G) zählt der Zähler 206 in einen Eingang CLK eingespeiste Takt-

030017/074*

impulse 01. Das Freigabesignal wird durch ein UND-Gatter 208 erzeugt, wenn dessen drei Eingangssignale gleich 1 sind, d.h., wenn erstens x, _ (Fig. 10D) am Ausgang Q des Schieberegisters 196 gleich 1 ist, wodurch eine 1 in einer Folge von Einsen angezeigt wird, wenn zweitens die O-Paritäts-Zählung (Fig. 10F) am Ausgang Q des JK-Flip-Flops 198 gleich 1 ist, wodurch angezeigt wird, daß die Sequenz von Einsen mit Null begann und damit vom Typ (b) oder (c) ist, und wenn drittens das Ausgangssignal eines N/\"D-Gatters 210 gleich 1 ist, wodurch angezeigt wird, daß der Zähler 206 eine Zählung von 6 nicht erreicht hat. Bei einer Zählung von 6 werden die Signale an den Ausgängen Q_n und Q^ des Zählers 206 = 1 und damit beide Eingangssignale des NAND-Gatters 210 ebenfalls = 1. Daraus folgt, daß der Zähler 206 die auftretenden Taktimpulse 01 (bis zu einem Maximum von 6) zählt, wenn eine Folge von Einsen mit einer Null ungerader Parität auftritt, d.h., wenn die Einsen Teil einer Sequenz des Typs (b) oder (c) sind. Erreicht der Zähler eine Zählung von 6 nicht, bevor eine Null in der Datenfolge erreicht wird, so hört er beim Auftreten der ersten Null am Ausgang Q des Schieberegisters 196 (Fig. 10D) zu zählen auf, da dann eine 0 in den Eingang des Freigabe-UND-Gatters 208 eingegeben wird, so daß dessen Ausgang zu 0 (Fig. 10G) und der Zähler 206 abgeschaltet wird. Das Paritätszähler-JK-Flip-Flop 198 erzeugt ebenfalls eine 0 an seinem Ausgang Q (Fig. 10F), wodurch eine gerade Anzahl von Nullen angezeigt wird, und liefert eine 0 für das UND-Gatter 208, so daß der Zähler bei nachfolgenden Einsen in den Eingangsdaten abgeschaltet wird. Die gerade Parität setzt den Zähler weiterhin im oben beschriebenen Sinne über das D-Flip-Flop 202 und das NAND-Gatter 204 zurück (Fig. 10H). Eine Zählung von 6 im Zähler 206 schaltet die Zählung ebenfalls durch Erzeugung einer 0 am Ausgang des NAND-Gatters 210 ab, welche in das Freigabe-UND-Gatter 208 eingegeben wird.

Die Entscheidung, ob ein Kennzeichnungssignal G erzeugt wird oder nicht, erfolgt durch ein UND-Gatter 212. Das Signal am Ausgang

030017/0744

Q des Zählers 206 (Fig. 101) und das invertierte Signal x, ₇ des Inverters 200 (invertiertes Signal nach Fig. 10D) werden in das UND-Gatter 212 eingespeist. Das Signal am Ausgang Q

am Ende einer Sequenz von Einsen ist lediglich gleich 1, wenn die Anzahl der Einsen in der Sequenz ungerade und kleiner 6 ist. Ist die Zählung gerade und kleiner 6, so ist das Signal am Ausgang Q gleich 0. Ist die Anzahl von Einsen in der Sequenz 6 oder mehr, so schaltet der Zähler bei 6 ab, wobei das Signal an seinem Ausgang Q 0 bleibt. Lediglich wenn der Zählwert am Ausgang Q des Zählers 206 im Zeitpunkt der nächsten 0 am Ausgang ζ)_Λ (Fig. 10D) des Schieberegisters 196 gleich 1, 3 oder 5 ist, erzeugt das UND-Gatter 212 eine 1. Dieses Ausgangssignal (Fig. 10L) ist immer dann gleich 1, wenn ein Kennzeichnungssignal G erzeugt werden soll.

Das Ausgangssignal des UND-Gatters 212 wird in einen Freigabeeingang EN eines Demultiplexers 214 eingegeben, der durch einen Schaltkreis des Typs 74S138 der Firma Texas Instruments gebildet werden kann. Bei Wirksamschaltung durch eine 1 vom UND-Gatter 212 überträgt der Demultiplexer 214 die vom Zähler 206 gelieferte Eingangszählung auf einen Ausgang mit 6 Leitungen, wodurch auf der der Endzählung entsprechenden Leitung eine 0 erzeugt wird. Auf dem Rest der Ausgangsleitungen steht eine 1. Für eine Zählung von 1 erscheint die 0 an einem Ausgang b; für eine Zählung von 3 auf einem Ausgang d (Fig. 10M) ; und für eine Zählung von 5 an einem Ausgang f (Fig. 10N). Es können keine geraden Zählungen vorhanden sein, da das UND-Gatter 212 den Demultiplexer wie oben erläutert lediglich für eine Zählung von 1, 3 oder 5 wirksamschaltet.

Die Ausgangssignale des Demultiplexers 214 werden auf entsprechende UND-Gatter 216, 218, 220, 222, 224 und 226 gegeben. Die Ausgangssignale dieser UND-Gatter werden in Eingänge von Schieberegistern 228 und 230 mit Parallelzugriff gegeben, welche durch Schaltkreise des Typs 74 195 der Firma Texas Instruments gebildet werden können. In der dargestellten Ver-

030017/074*

schaltung wird beim Auftreten jedes Taktimpulses 01 (Fig.1OC) die vom Demultiplexer gelieferte 0 durch das Schieberegister geschoben, bis an einem Ausgang Q des Registers 230 ein Ausgangssignal geliefert wird. Dieses O-Ausgangssignal wird auf den Eingang eines Puffers 232 gekoppelt, welcher durch ein Flip-Flop mit der Typenbezeichnung 7476 der Firma Texas Instruments gebildet werden kann.

Bei Einspeisung der 0 in den Eingang des Puffers 232 wird das Kennzeichnungssignal G (Fig. 10Q) an einem Ausgang Q in dem Zeitpunkt geliefert, in dem die erste 1 der Folge den Ausgang Q__ des Schieberegisters 196 erreicht. Ein invertiertes Signal _n

G wird an einem Ausgang Q des Puffers 232 erzeugt. Das Kennzeichnungssignal G bleibt bis zum Ende der Sequenz gesetzt, wonach es durch ein Signal P(O) (Fig. 10P) eines 0-Paritäts-Detektors 234 rückgesetzt wird. Dieser Detektor kann durch ein JK-Flip-Flop des Typs 74109 der Firma Texas Instruments gebildet werden. Dieser Null-Paritäts-Detektor 234 arbeitet in gleicher Weise wie der durch das JK-Flip-Flop 198 gebildete Paritätsdetektor, um festzulegen, ob eine Anzahl von Nullen vom Beginn der Codierung an gerade oder ungerade ist, d.h., ob eine Sequenz des Typs (b) oder (c) beginnt bzw. endet oder nicht. Wenn eine eine Sequenz des Typs (b) oder (c) beendende Null

am Ausgana Q des Schieberegisters 196 auftritt (Fig. 10E), π

so ist x, = 0. Dieses Signal wird durch einen Inverter 236 zur Bildung des Signals x, invertiert. Unter diesen Bedingungen zählt der Null-Paritätsdetektor 234 bei jedem Taktimpuls 01 eine Null. Wenn die Zählung gerade ist, so ist P(O) gleich Wenn dieser Signalwert am Ende einer Sequenz von Einsen am Ausgang C- vorhanden ist, so löscht es den Puffer 232, wodurch

die Codierung von den speziellen Umständen der regulären Miller-Codierung von Sequenzen des Typs (c) mit weniger als 6 Einsen zur regulären Xerxes-Codierung zurückkehrt. Zusätzlich zur Löschung des Puffers 232 wird das O-Paritätssignal P(O) (Fig. 10P) sowie das am Ausgang Q des Null-Paritätsdetektors 234 erzeugte inverse Signal P(O) zur Codierung in der Schaltung

030017/0744

nach Fig. 9 ausgenutzt wird.

Ein 1-Paritätsdetektor 238, welcher ebenfalls ein JK-Flip-Flop des Typs 74109 der Firma Texas Instruments sein kann, arbeitet ebenso wie der durch das JK-Flip-Flop 6 6 gebildete Paritätsdetektor im Sinne der Erzeugung eines 1-Paritätssignals P(1) (Fig. 10R) an einem Ausgang Q sowie eines in- versen Signals P(1) an einem Ausgang Q. Das inverse 1-Paritätssignal P(I) wird zur Codierung in der Schaltung nach Fig. 9 benutzt.

Ein Inverter 240 dient zur Invertierung des Signals x, . zur

ic τ ι

Erzeugung des inversen Signals X^ _{+ 1} zur Verwendung bei der Codierung in der Schaltung nach Fig. 9.

Die Codierschaltung nach Fig. 9 arbeitet entsprechend der Codierschaltung nach Fig. 4 mit den von der Schaltung nach Fig. 8 erzeugten Signalen. In diesem Falle werden Freigabe-UND-Gatter 242 und 244 durch die Taktimpulse 01 und 02 in entsprechenden wechselseitig inklusiven Teilen a und b einer Bit-Zelle wirksamgeschaltet, um die miteinander zusammenhängenden Signale a, und b, zu erzeugen, welche über ein ODER-Gatter 246 in einen Eingang D eines D-Flip-Flops eingegeben werden, aus dem sie durch die Taktimpulse der Frequenz 2F (Fig. 10B) sukzessive ausgetaktet werden. Dadurch liegt das Signal am Ausgang Q des D-Flip-Flops 248 um ein halbes Bit hinter dem Eingangssignal im Zeitpunkt der Taktung. Somit ist das Ausgangssignal am Ausgang Q im Zeitpunkt der Codierung von a, gleich b, .. .

Wie im Falle des Codierers nach Fig. 4 werden Einsen normalerweise gemäß dem Standard-Miller-Code durch Signalsprünge in Zellenmitte codiert, d.h., b, = 1. Die normale Codierung erfolgt über ein UND-Gatter 244, das eine 1 erzeugt, wenn es durch einen Taktimpuls 02 wirksamgeschaltet wird. x_v = 1, wenn das dritte Eingangssignal ebenfalls 1 ist. Das dritte Eingangssignal wird von einem ODER-Gatter 250 geliefert. Dieses erhält

030017/0744

ORIGINAL INSPECTED

zwei Eingangssignale, nämlich eines von einem ODER-Gatter 252 und ein weiteres von einem UND-Gatter 254. Das ODER-Gatter 252 spricht auf das Signal P(O) oder G an, um eine 1 zu erzeugen, welche das Gatter 244 über das ODER-Gatter 250 wirksamschaltet. Wenn P(O) 1 ist, so ist die Sequenz von Einsen vom Typ (a), welche gemäß dem normalen Miller-Format codiert wird. Ist G 1, so ist die Sequenz von Einsen vom Typ (c) jedoch kleiner als 6, so daß dann die Codierung gemäß dem Standard-Miller-Code erfolgt. Der einzige andere Fall, in dem eine Eins durch einen Signalsprung in Zellenmitte zu codieren ist, ist derjenige, wenn die 1 die letzte einer Sequenz von Einsen des Typs (c) ist. Dies wird durch das UND-Gatter 254 festgestellt. Dies ist der Fall,venn erstens P(O) 1 ist, wodurch eine Sequenz des Typs (b) oder (c) angezeigt wird, wenn zweitens P(1) 1 ist, wodurch angezeigt wird, daß eine ungerade 1 codiert wird, und wenn drittens x,₊₁ 1 ist, wodurch angezeigt wird, daß das nächste Bit eine 0 ist.

Ebenso wie im Falle des Codierers nach Fig. 4 werden Nullen normalerweise gemäß dem Standard-Miller-Code durch einen Signalsprung am Zellenrand codiert, d.h., a, = 1 . Die normale Codierung erfolgt über das UND-Gatter 242, das bei Wirksamschaltung durch einen Taktimpuls 0 eine 1 erzeugt, und durch ein Ausgangssignal gleich 1 eines ODER-Gatters 256. Dieses ODER-Gatter 256 erzeugt an seinem Ausgang eine solche Eins, wenn das Ausgangssignal eines NOR-Gatters 258 1 ist. Die Eingangssignale dieses NOR-Gatters 258 sind das Bit-Signal x,

und das Signal am Ausgang Q des D-Flip-Flops 248, wobei das letztgenannte Ausgangssignal im Zeitpunkt der Codierung von a, gleich b, ₁ ist. Daher wirkt das Ausgangssignal des NOR-

K K — I

Gatters 258 über das ODER-Gatter 256 im Sinne der Wirksamschaltung des UND-Gatters 242 zur Codierung einer 0 durch einen Signalsprung a, am Zellenrand, wenn x, 0 ist, mit Ausnahme des Falles, wenn ein Signalsprung in Zellenmitte zur Codierung einer nächstvorangehenden 1 folgt.

030017/074*

Gemäß dem Xerxes-Format wird am Beginn der ungeraden Paritäten von Einsen von Paaren von Einsen von Sequenzen von Einsen des Typs (b) oder (c) ebenfalls ein Signalsprung am Zellenrand hervorgerufen, mit Ausnahme des Falles, in dem die Möglichkeit zur Vorausschau nicht überschritten wird und die Sequenz im Einsatz als vom Typ (c) bestimmt werden kann. Diese Codierung erfolgt über UND-Gatter 260 und 262. Das UND-Gatter 260 wird durch das Signal P(1) wirksamgeschaltet, das 1 ist, wenn die zu codierende 1 die ungerade 1 eines Paars ist. Das UND-Gatter 262 erzeugt lediglich dann eine 1 am Ausgang, wenn erstens P(O) 1 ist, wodurch eine Sequenz des Typs (b) oder (c) angezeigt wird, wenn zweitens x, und drittens x, ₁ beide 1 sind, wodurch ein Paar von aufeinanderfolgenden Einsen angezeigt wird, und wenn viertens G 1 ist, wodurch angezeigt wird, daß es sich innerhalb der Möglichkeit der Vorausschau nicht um eine Sequenz des Typs (c) handelt. Unter diesen Bedingungen erzeugt daher ein Ausgangssignal 1 des UND-Gatters 262 für ungerade Einsen ein Ausgangssignal 1 des UND-Gatters 260. Dieses Ausgangssignal bewirkt über das UND-Gatter 260, das ODER-Gatter 256 und das UND-Gatter 242, daß a, gleich 1

ic

wird und damit ein Signalsprung am Zellenrand erzeugt wird.

Die Signalsprünge im Ausgangssignal werden durch ein JK-Flip-Flop 264 erzeugt, das durch einen Schaltkreis des Typs 74109 der Firma Texas Instruments gebildet werden kann. Die Signalsprünge treten bei jedem Taktimpuls der Frequenz 2F auf, wenn der Ausgang Q des D-Flip-Flops 248 1 ist, wodurch ein Ausgangssignal gemäß Fig. 10S erzeugt wird. Fig. 10T zeigt, wie das gleiche Signal gemäß dem Xerxes-Format codiert wird, wenn die Fähigkeit der Vorausschau lediglich 1 ist. Dies ist für den Codierer nach Fig. 4 und bei der gesperrtem Puffer 232 der Schaltung nach Fig. 8 der Fall, wobei für den letzteren Fall G gleich 0 (unterdrückt) ist. Es ist darauf hinzuweisen, daß bei erweiterter Fähigkeit der Vorausschau (Fig. 10T) 2,5 T zwischen Signalsprüngen vorhanden sind, während die Signalsprünge sonst nicht mehr als 2 T auseinanderliegen (Fig. 10S), wodurch die Anforderungen an die Bandbreite redu-

030017/074*

ziert werden.

Wie im Falle des Codierers nach Fig. 4 können die verschiedenen Flip-Flops und Schieberegister der Schaltungen nach den Fig. 8 und 9 am Beginn der Codierung durch einen Rücksetzimpuls Ϊ gelöscht werden.

Anstelle der vorstehend beschriebenen, auf der Basis des gleichen Codes arbeitenden Codierungs- und Decodierungsschaltungen können für die gleichen Zwecke natürlich auch andere spezielle Schaltungen verwendet werden. Darüber hinaus können im Rahmen der Erfindung auch andere Code-Formate benutzt werden. Hinsichtlich der O-Parität macht es lediglich einen geringen Unterschied, ob die steuernde Parität ungerade oder gerade ist, da sich eine Unausgeglichenheit solange nicht akkumulieren kann, als ein vorgegebener Paritätswert zur Steuerung der Codierung zwecks Unterscheidung von Sequenzen des Typs (a) von Sequenzen der Typen (b) und (c) benutzt wird. Wird zur Identifizierung von Sequenzen des Typs (b) und (c) anstelle einer geraden Parität eine ungerade Parität benutzt, so werden unterschiedliche Sequenzen durch die speziellen Xerxes-Regeln identifiziert und codiert, wobei jedoch das gleiche Decodierungssystem die ursprünglichen Daten genau decodiert.

Zusammenfassend festgestellt sieht die Erfindung ein Verfahren und eine Anordnung vor, hinsichtlich derer eine Datenfolge in binärer serieller Form als eine Verknüpfung einer Vielzahl von Typen von Sequenzen betrachtet wird, von denen einige eine Gleichspannungs-Ungenauigkeit hervorrufen können, wenn das Miller-Code-Format gemäß der US-PS 3 108 261 verwendet wird. Erfindungsgemäß wird im Einsatz jeder Sequenz von Einsen bestimmt, ob die Sequenz von der Sorte ist oder nicht, welche zu einer Gleichspannungsungenauigkeit führen kann. Als Funktion dieser Bestimmung erfolgt im Einsatz der Sequenz eine Kompensation, um jede Gleichspannungskomponente zu eliminieren.

030017/074*

Claims (1)

1. Patentansprüche

   1. Anordnung zur Modifizierung eines Ubertragungskanals zwecks Eliminierung von effektiven Gleichspannungskomponenten in einem selbsttaktenden Übertragungssystem zur sequentiellen Übertragung von binären Datenbits in aufeinanderfolgenden getakteten Bit-Zellen eines Übertragungskanals, in der logische erste Bit-Werte normalerweise als Signalsprünge, welche relativ früh in den entsprechenden Bit-Zellen auftreten, und logische zweite Bit-Werte normalerweise als Signalsprünge, welche relativ spät in entsprechenden Bit-Zellen auftreten, übertragen werden, und in der jeder relativ früh in einer Bit-Zelle auftretende Signalsprung, der auf einen in der nächstvorhergehenden Bit-Zelle relativ spät auftretenden Signalsprung folgt, unterdrückt wird, gekennzeichnet durch eine erste, auf die ersten Bit-Werte ansprechende Bestimmungsschaltung zur Zählung der Anzahl der ersten Bit-Werte und zur Erzeugung eines ersten Bestimmungssignals beim Einsatz einer auf einen ersten Bit-Wert folgenden Sequenz von zweiten Bit-Werten, wenn die Anzahl gleich einer vorgegebenen Parität ist, wobei dieses erste Bestimmungssignal jede derartige Sequenz bestimmt, die bei normaler Übertragung zur Erzeugung einer Gleichspannungskomponente im übertragenen Signal führen kann,

   durch eine auf das erste Bestimmungssignal, ein laufendes Bit einer solchen Frequenz und ein benachbartes Bit ansprechende Signalsprung-Modifizierungsschaltung zur Modifizierung der Übertragung von Signalsprüngen ab dem Einsatz einer solchen Sequenz zwecks Eliminierung von Gleichspannungskomponenten, durch eine auf das erste Bestimmungssignal, ein laufendes Bit und eine begrenzte Anzahl von nächstfolgenden Bits ansprechende Schaltung zur Erzeugung eines Sperrsignals beim Einsatz jeder Sequenz, welche innerhalb der begrenzten Anzahl von nächstfolgenden Bits endet und bei normaler Übertragung keine Gleichspannungskomponente hervorruft,

   030017/07U

   ORIGINAL INSPECTED

   und durch eine auf das Sperrsignal ansprechende Schaltung zur Sperrung der Signalsprung-Modifizierungsschaltung für die übertragung von Signalsprüngen entsprechend allen zweiten Bit-Werten einer solchen Sequenz, welche bei normaler übertragung keine Gleichspannungskomponente hervorruft.

   2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Signalsprung-Modifizierungsschaltung die Übertragung von Signalsprüngen modifiziert, um einen einzigen, jedem Paar von zweiten Bit-Werten einer solchen Sequenz, in welcher der erste Bit-Wert des Paars ein ungerader zweiter Bit-Wert ist, zugeordneten Signalsprung zu bilden, und daß der einzige Signalsprung für den ersten Bit-Wert relativ früh in der entsprechenden Bit-Zelle übertragen wird.

   3. Anordnung nach Anspruch 1 und/oder 2, gekennzeichnet durch eine zweite auf Bit-Werte ansprechende Bestimmungsschaltung zur Erzeugung eines zweiten Bestimmungssignals, das anzeigt, ob in einer Sequenz mit auf einen ersten Bit-Wert folgenden zweiten Bit-Werten, welche bei normaler übertragung zur Einführung einer Gleichspannungskomponente in das übertragene Signal führen kann, die Anzahl von zweiten, vor einem laufenden Bit auftretenden Bit-Werte ungerade oder gerade ist,

   und durch eine Ansteuerung der Signalsprung-Modifizierungsschaltung durch das erste und das zweite Bestinunungssignal, das laufende Bit und ein benachbartes Bit zur Modifizierung der Übertragung von Signalsprüngen vom Einsatz einer solchen Sequenz an zwecks Eliminierung von Gleichspannungskomponenten.

   4. Anordnung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch einen auf übertragene Signalsprünge ansprechenden Decoder zur Bestimmung der Bit-Werte der übertragenen Binärdaten, welcher folgende Komponenten aufweist,

   030017/0744

   -/-■ζ

   eine auf übertragene Signalsprünge ansprechende Synchronisationsschaltung zur Erzeugung von Bit-Zellen-Intervallen identifizierenden Zeittaktsignalen, eine auf die übertragenen Signalsprünge und die Zeittaktsignale ansprechende Detektorschaltung zur Erzeugung von Signalsprung-Identifizierungssignalen, welche empfangene Signalsprünge als relativ früh oder relativ spät in entsprechenden Bit-Zellen identifizieren, und eine Bit-Wert-Erkennungsschaltung, welche auf die Signalsprung-Identif izierungssignale anspricht und eine Bit-Zelle unter den Bedingungen

   (a) ein relativ später Signalsprung für die entsprechende Zelle,

   (b) ein relativ früher Signalsprung für die entsprechende Zelle, wobei kein Signalsprung für die nächstfolgende Zelle vorhanden ist, und

   (c) kein Signalsprung für die entsprechende Zelle, wobei kein relativ später Signalsprung für die nächstvorhergehende Zelle vorhanden war,

   als im zweiten Bit-Wert befindlich, und alle anderen Zellen als im ersten Bit-Wert befindlich bestimmt.

   Selbsttaktendes Verfahren zur sequentiellen übertragung binärer Datenbits in aufeinanderfolgenden getakteten Bit-Zellen eines Ubertragungskanals, bei dem logische erste Bit-Werte normalerweise als Signalsprünge, welche relativ früh in den entsprechenden Bit-Zellen auftreten, und logische zweite Bit-Werte normalerweise als Signalspränge, welche relativ spät in entsprechenden Bit-Zellen auftreten, übertragen werden, und bei dem jeder relativ früh in einer Bit-Zelle auftretende Signalsprung, der auf einen in der nächstvorhergehenden Bit-Zelle relativ spät auftretenden Signalsprung folgt, unterdrückt wird, dadurch gekennzeichnet, daß der Einsatz einer auf einen ersten Bit-Wert folgenden Sequenz von zweiten Bit-Werten, welche bei normaler

   030017/0744

   Übertragung eine Gleichspannungskomponente in das übertragene Signal einführen kann, durch Zählung der Anzahl von ersten Bit-Werten bestimmt und ein erstes Bestimmungssignal erzeugt wird, wenn die Anzahl von ersten Bit-Werten gleich einer vorgegebenen eine solche Sequenz bestimmenden Parität ist,

   daß als Funktion des ersten Bestimmungssignals, des Wertes eines laufenden Bits und des Wertes eines benachbarten Bits die übertragung von Signalsprüngen vom Einsatz einer solchen Sequenz an zwecks Eliminierung von Gleichspannungskomponenten modifiziert wird,

   und daß als Funktion des ersten Bestimmungssignals eine bestimmte Anzahl von nächstfolgenden Bits untersucht wird, um den Einsatz jeder Sequenz zu bestimmen, die innerhalb der begrenzten Anzahl von nächstfolgenden Bits endet und keine Gleichspannungskomponente bei normaler übertragung einführen würde, in welchem Fall die übertragung für Signalsprünge entsprechend allen zweiten Bit-Werten einer solchen Sequenz, die bei normaler übertragung keine Gleichspannungskomponente einführen würde, nicht modifiziert wird.

   6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die übertragung von Signalsprüngen modifiziert wird, um einen einzigen, jedem Paar von zweiten Bit-Werten einer solchen Sequenz, in welcher der erste Bit-Wert des Paars ein ungerader zweiter Bit-Wert ist, zugeordneten Signalsprung zu erzeugen, und daß der einzige Signalsprung für den ersten Bit-Wert des Paars relativ früh in der entsprechenden Bit-Zelle übertragen wird.

   7. Verfahren nach Anspruch 5 und/oder 6, bei dem jeder in der nächstvorhergehenden Bit-Zelle relativ spät auftretende Signalsprung unterdrückt wird, dadurch gekennzeichnet, daß durch Erzeugung eines zweiten Bestimmungssignals als Funktion von Bit-Werten bestimmt wird, ob die Anzahl von zweiten Bit-

   030017/0744

   Werten in einer auf einen ersten Bit-Wert folgenden Sequenz von zweiten Bit-Werten, welche bei normaler übertragung eine Gleichspannungskomponente in das übertragene Signal einführen kann, vor einem laufenden Bit ungerade oder gerade ist, und daß als Funktion des ersten und zweiten Bestimmungssignals die Übertragung von Signalsprüngen vom Einsatz einer solchen Frequenz an zur Eliminierung von Gleichspannungskomponenten modifiziert wird.

   8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß das übertragene Signal durch Ableitung von Zeittaktsignalen aus den übertragenen Daten-Signalsprüngen zur Identifizierung von Bit-Zellen-Intervallen decodiert wird, daß Signalsprung-Identifizierungssignale erzeugt werden, welche empfangene Signalsprünge als relativ früh oder relativ spät in entsprechenden Bit-Zellen identifizieren, und daß aus den Signalsprung-Identifizierungssignalen eine Bit-Zelle unter den Bedingungen

   (a) ein relativ später Signalsprung für die entsprechende Zelle,

   (b) ein relativ früher Signalsprung für die entsprechende Zelle, wobei kein Signalsprung für die nächstfolgende Zelle vorhanden ist,

   (c) kein Signalsprung für die entsprechende Zelle, wobei kein relativ später Signalsprung für die nächstvorhergehende Zelle vorhanden war,

   als im zweiten Bit-Wert befindlich und alle anderen Zellen als im ersten Bit-Wert befindlich bestimmt werden.

   030017/074*