KR860001257B1 - 데이타 독출회로 - Google Patents

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KR860001257B1
KR860001257B1 KR8203186A KR820003186A KR860001257B1 KR 860001257 B1 KR860001257 B1 KR 860001257B1 KR 8203186 A KR8203186 A KR 8203186A KR 820003186 A KR820003186 A KR 820003186A KR 860001257 B1 KR860001257 B1 KR 860001257B1
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야스히로 야마다
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신지 이찌로
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Abstract

내용 없음.

Description

데이타 독출회로
제1도는 일반적인 데이타 전송에 있어서의 데이타 전송장치를 도시하는 개략적인 도면.
제2a도내지 제2d도는 제1도의 각 블럭의 신호파형을 도시하는 도면.
제3도는 종래의 데이타 독출회로의 한예를 도시하는 도면.
제4도는 제3도의 각블럭의 신호파형을 도시하는 도면.
제5도는 본 발명이 되는 데이타 독출회로의 제1 실시예를 도시하는 블럭 계통도.
제6a도 내지 제6h도는 제5도의 각블럭의 신호 파형의 한예를 도시하는 도면.
제7a도 내지 제7d도는 제5도의 각 블럭의 신호 파형의 다른한예를 도시하는 도면.
제8도는 본 발명의 데이타 독출회로의 제2 실시예를 도시하는 블럭 계통도.
제9a도 내지 제9g도는 제8도의 각 블럭의 신호 파형을 도시하는 도면.
제10도는 본 발명의 데이타 독출회로의 제3 실시예를 도시하는 블럭 계통도.
제11a도 내지 제11e도는 제10도의 각블럭의 신호파형의 한예를 도시하는 도면.
제12a도 내지 제 11c도는 제10도의 각블럭의 신호 파형의 다른 한예를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
3 : 전송신호구성기 6 : 검파기
7 : 등기신호검출회로 8 : n배주파수 클럭발생기
9 : 데이타 독출 파이밍 클럭 발생기 10 : 데이타, 독출회로
16, 21, 22, 37, 38, 40 : 래치회로 14 : 1/10분주기
15, 46 : 디코더 28 : 카운터
41 : 1/16 분주기
본 발명은 데이타 독출회로에 관한 것이며, 디지탈 신호를 NRZ, NRZI등의 비자기 동기성의 신호로 변조하여 전송할 때에 전송도중에서 지터가 존재하여도 정확하게 데이타를 독출할 수 있는 데이타 독출회로를 제공하는 것을 목적으로 한다.
제1도는 일반적인 데이타 전송장치의 개략적인 도면이다. 단자(1)에 들어온 음성신호 기타 아나로그 정보신호 A/D는 변조기(2)에서 디지탈 정보로 변화하는 동시에 NRZ, NRZI에 의해 변조된다. 디지탈 신호의 변조방식에는 NRZ, NRZI등의 비자기 동기성이 신호변조방식과 MFM등의 자지 동기성의 신호변조방식이 있으나 일반적으로 자기동기성의 신호는 번거롭기 대문에, 비자기동기성의 신호에 비하여 전송시에 콘전송주파수 대역을 필요로 한다. 따라서 여릭에서는 소용(所用)전성 주파수 대역이 비교적 작아도 해결되고 전송로를 효률적으로 사용 가능한 NRZ, NRZI등의 비자기동기성의 신호변조방식에 의해 변조된 디지탈 신호를 전제로 한다. 이디지탈 신호는 전송신호 구성기(3)에 공급되어서 제2a도에도시되는 바와 같은 전송신호로 구송된다. 이전송신호는 선행하는 동기신호부(I)와 그것에 연속되는 데이타부(II)로 이루어져, 데이타부(II)에는 부호착오검사용 데이타, 부호착오정정용 데이타를 포함하는 일이 많다. 이 전송신호는 베이스 밴드로서 변조기(4)에 공급되고, 여기서 FM, PM등의 변조가 실싱되어 정송로(t)(예를들면 자기테이프)에서 전송된다. 변조기(4)에 의한 변조는 필요에 따라 실시한다. 전송신호를 수신한 수신부(5)는 이전송신호가 변조되고 있는 경우에는 복조하고, 한편 부호간 간섭을 제거하기 위하여 나이키스트의 제1 기준을 충족시키는 것같은 파형등화를 행하여 전송신호를 검파기(6)에 공급한다. 검파기(6)는 전압비교기로 구성되어 있고 입력한 전송신호가 기준레벨보다 높은가 낮은 가를 판단하여 제2b도에 도시되는 바와같이 디지탈신호를 동기신호 검출회로(7) 및 데이타 독출회로(10)에 공급한다. 이 전압비교기는 디지탈 데이타 전송이 2차(
Figure kpo00001
) 전송이면은 한개 필요하고, N치 전송이면은 (N-1)개 필요하게 된다. 동기신호 검출회로(7)는입력한 전송신호중 동기신호부(1)를 검출하고 제2c 도에 도시되는 바와 같은 신호를 데이타 독출 타이밍 클럭발생기(9)에 공급한다.
여기서 n배 주파수 클럭발생기(8)는 비트전송레이트의 n배의 주파수의 클럭펄스를 동기신호검출 회로(7) 및 데이타 독출 타이밍 클럭발생기(9)에 공급하고 있고 이클럭펄스에 의해 상기회로(7), 발생기(9)는 동작하고 있다.
데이타 독출타이밍 클럭발생기(9)는 동기신호 검출회로(7)로부터 제2c도에 도시되는 신호에 의해 리셋트되어서 n배 주파수 클럭발생기(8)로부터의 클럭펄스를 n분주하고 디코드화하여 제2d도에 도시되는 것 같은 데이타 독출 타이밍 클럭펄스를 발생하고 데이타 독출회로(10)에 공급한다.
데이타 독출회로(10)는 검파기로부터의 전송신호를 데이타 독출 타이밍 클럭 발생기(9)로부터의 데이타 독출 타이밍 클럭펄스에 의해 독출단자(11)에서 출력한다.
여기서 제2b도에 도시되는 데이타부(II)의 독출 제2d에 도스되는 데이타 독출 타이밍 클럭펄스의 시작될때에 행하는 것으로 하면은 이 시작될 시각이 데이타부(II)의 각비트의 중앙이 되도록, 데이타독출 타이밍 클럭발생기(9)내의 1/n분주기는 제2c도에 도시되는 신호에 의해 리셋트된다.
제3도는 종래의 데이타 독출 타이밍 클럭방생기(9) 및 데이타 독출회로(10)의 한예의 블럭도를 도시한다. 단자(12)에 들어온 동기신호 검출 펄스에 의해 리셋트된 1/10분주기(14)는 단자(13)으로부터의 비트레이트의 10배의 클럭펄스를 분주하여 단자(Q1내지 Q4)에서 분주결과를 출력한다. 디코더(15)는 단자(Q1내지 Q4)로부터의 분주결과에서 각 정보비트의 중앙에 상당하는 「5」를 디코더하여 데이타 독출 타이밍 클럭펄스를 래치회로(16)의 클럭 입력에 공급한다. 래치회
본 발명은 상기결점을 제거하는 것으로서 그 각 실시예에 관하여 제5도 내지 제12도와 함께 설명한다.
제5도는 전송신호각 2치의 NRZ신호의 경우의 본 발명의 데이타 독출회로의 제1 실시예의 블럭계통도를 도시한다. 제5도중 제1도, 제3도에 도시되는 블럭과 동일한 기능이 있는 블럭은 동일부호가 부여되어있다. 제6도는 제5도의 각블럭의 신호파형도를 도시한다. 단자(20)에 들어온 제6a도에 도시되는 전송신호(a)는 저역통과 필터(도시않음)를 통과하므로서 전술한 바와 같은 나이키스트의 제1 기준을 충죽시키는것 같은 부호간의 간없섭는 파형이 되어 있다. 검파기(6)는 이전송파형을 제6a도에 도시되는 (d)의
1/10분주기(14)는 배타적 논리화 회로(23)로부터의 리셋트 신호(e)에 의해 리셋트되면 클럭발생기(8')로부터의 제6g도에 도시되는 비트레이트의 10배의 주파수의 클럭펄스(g)를 분주하고, 이분주 결과를 단자(Q1내지 Q4)에서 코드신호로서 출력한다. 단자(Q1내지 Q4)에 접속된 게이트회로(25)(26)(27)로 이뤄지는 디코더(15)는 이코드 신호로부터「5」디코더하여 제6f도에 도시되는 데이타 독출 타이밍, 클럭펄스(f)를대 치회로(16)의 클럭입력단자에 공급한다. 래치회로(16)
카운터(28)는 단자(29)에 들어온 제1도에 도시되는 동기신호검출회로(7)부터의 동기시호에 의해 리셋트 되어, 1/10분주기(14)로 부터의 클럭펄스(g')를 1/10로 분주하여 얻은 펄스, 즉 전송신호 1의 비트에 상당하는 펄스를 계수하고, 입력 데이타가 동기신호후 몇 비트째의 데이타 인가를 독출하여 이계수결과를 단자(30)에서 출력한다.
이와 같이 하여 본실시예에서는 예를들면 제7a도에 도시되는 바와같은 검파데이타(b)가 데이타 독출회로(10)에 들어온 경우, 이검파 데이타(b)의 레벨 변화가 있을 때마다 제7b도에 도시되는 리세트 신호(e)에 의해 1/10분주기 (14)가 리셋트 되므로서 제7c도에 도시되는 데이타 독출 타이밍 클럭펄스(f)는 위상수정이 항상 행하여지므로서 검파데이타(b)를 바르게 읽어 제7d도에 도시되는 독출 데이타(h)를 출력할 수가 있다.
더구나 비트레이트의 10배 보다 조금 낮은 클럭주파수를 1/10분주기 (14)가 분주하여 얻은 데이타 독출 타이핑, 클럭펄스를 사용하여도 검파데이타를 바르게 독출할 수가 있다.
다음에, 3치 전송이 되는 부분응답에 의해 전송한 경우의 본 발명의 데이타 독출회로의 제2실시예에 관하여 설명한다.
제8도는 3치 전송의 경우의 본 발명의 데이타독출회로의 제2 실시예의 블럭계통도를 도시한다. 제9도는 제8도의 각 블럭의 신호파형을 도시한다.
전압비교기(34)의 -입력단자에는 단자(32)에서 제9a도에 도시되는 비교기준전압(E1)이 공급되고, 한편 전압비교기(35)의 +입력단자에는 단자(33)에서 제9a도에 도시되는 비교기준전압(E2)이 공급된다. 단자(31)에 들어온 제9a도에 도시되는 부분응답을 프리크드하여 전송된전 송신호 i는 전압비교기(34)의 +입력단자와 전압비교기(35)의 입력단자에 각각 공급된다. 전압비교기(34)는 전송신호(i)의 레벨을 비교기준전압(E1)과 비교하여 제9b도에 도시되는 검출출력신호(j)을 발생하고
논리화 회로(36)는 검출출력신호(j)와 (k)의 논리화를 취하여 제9d도에 도시되는 검파 데이타 신호(ℓ)를 발생하고 래치회로(37)의 (D) 입력단자 및 래치회로(40)의 (D)입력단자에 공급한다.
래치회로(37)는 클럽입력단자에 들어온 클럭발생기(42)로 부터의 비트 전송레이트의 16배의 클럭펄스에 의해, 검파데이타 신호(ℓ)를 래치하고, 래치회로(38)의 (D)입력단자에 공급한다. 다시 래치회로(38)는 클럽입력단자에 들어온 클럭펄스에 의해, 래치회로(37)로부터의 신호를 래치하고 논리적회로(39)에 공급한다. 논리적회로(36)는 래치회로(37)과 (38)으로부터의 신호의 논리적을 취하여 제9e도에 ; 도시되는 검파출력 변화 검출펄스(m)를 발생하고, 1/16분주기의 (LD)양력단자에 공급한다. 이검파 출력변화 검출펄스(m)는 래치회로(37)의 출력과(39)의 출력의 논리적에 의해 생성되므로 검파데이타신호(ℓ)가 0에서 1로 변화할때만이 발생한다.
1/16분주기(41)는 논리적 회로(39)에서의 검파출력 변화검출펄스(m)에 의해 리셋트 되면은 클럭발생기(42)로부터의 비트전송레이트의 16배의 주파수의 클럭펄스를 분주하고, 이분주결과를 단자(Q1내지 Q4)에서 코드신호로서 출력한다. 게이트 회로(43)는 이코드신호로 부터 후술하는 1/16분주기(41)의 리셋트치에 대응한 값의 제9f도에 도시되느 데이타 독출 타이밍, 클럭펄스(n)를 생성하여 래치회로(40)의 클럭 입력단자에 공급한다. 래치회로(40)는 논리화 회로(36)에서 들어온 검파 데이타
여기서 전송신호(i)와 검파 데이타신호(ℓ)를 비교하여 보면 명백한 것같이 검파데이타 신호(ℓ)의 시작타이밍은 그비트의 전후의 비트에 의해 변화하고 있고 예를들면 검출출력 레벨의 0에서 1로의 변화시각을 보면은 앞의 비트의 데이타가 0일때는 빠르고 앞의 비트의 데이타가 1일때는 늦어져 있다. 따라서 당연한 일이지만 검파출력 변화검출 펄스(m)도 검파데이타 신호(ℓ)와 같은 시작 타이밍이 되므로 1/16분주기941)가 항상 동일한 리셋트 값에 의해 게이트 회로(43)를 거쳐 래치회로(40)에 데이타 독출타이밍, 클럭펄스(n)를 발생하면은 비트의 변화에 의해 래치회로(40)의 데이타 독출이 항상 비트의 중앙에서 행하여지지 않게 된다. 이와같은 현상을 방지하기 위하여 본 실시예에서는 래치회로(40)의 출력단자 Q, Q로부터 독출 된데이타를 1/16분주기 (41)의 (D3)(D4)입력단자에 공급하는 것으로 1/16분주기(41)의 리셋트치를 앞의 비트의 데이타가 0일때는 더딘 위상에 설정하고 있다. 예를들면 상기 리셋트치는 앞의 비트의 데이타가 0일때는 「6」에 1일때는 「10」에 설정하고 있다. 즉 단자 (D1내지 D4)의
이와같이 하여 본 실시예의 데이타 독출회로는 부분응답을 프리코드하여 전송된 3치의 전송신호(i)의 검파데이타 신호(ℓ)에 의해 0에서 1로 변화할때마다 1/16분주기(41)가 리셋트되어 전후의 비트의 변화에 따라 달라지는 리셋트치에 의해 데이타 독출 타이밍 클럭펄스가 발생하므로서 정확하게 전송신호의 비트의 중앙에서 독출할 수가 있다.
그런데 이 제2실시예에 있어서는 전송계에 있어서의 잡음혼입이나 레벨변동등에 의해 예를들면 제11a도에 도시되는 검파데이타 신호(ℓ)의 시작이 본래의 시작타이밍의 점(t)보다 (x)만치 벗어난 시작(t')의 점으로 되었다고 하면은 당연한 일이지만, 제11b도에 도시되는 검파출력 레벨변화 펄스(m)도 시작(t)으로부터 (y)만치 벗어난 시각(t')에서 발생한다. 따라서 이 차이난 펄스에 의해 1/16분주기(41)의 리셋트를 행하면, 이후의 데이타 독출 타이밍 클럭은 재차 바른 리셋트를 받을때까지 벗어나 버리는 문제점이 있다.
다시 1/16분주기(41)로부터의 출력데이타중 「11」을 디코더하여 데이타 독출 타이밍 클럭펄스(n)로 한경우 예를들면 제12a도에 도시되는 바와같이 레벨변화검출 펄스(m)가 1/16분주기(41)의 계수치의 「12」에서 발생하였다고 하면, 만일 거기서 1/16분주기(41)의 리셋트치가 「6」에 리셋트되면 제 12b도에 도시되는 바와같이 데이타 독출 타이밍 클럭펄스(n)는 1/16분주기(41)가 리셋트를 받을 앞에 펄스(n1)를 발생하고, 리셋트후 다시 펄스를 발생하는 착오동작을 일으킬 문제점이 있다.
본 발명의 제3 실시예는 상기 문제점을 해결한 것이며, 제10에 도시되는 블럭 계통도에 근거를 두어 설명한다. 제10도중, 제8도에 도시되는 블럭과 동일기능을 도시하는 블력에 관하여는 동일번호를 부여하고 그 설명은 생략한다.
제10도에 있어서 1/16분주기(41)에서의 코드신호에 의거해서 계수치 출력하는 디코더(46)의 출력단자(P1)로부터는 제11e도에 도시되는 데이타 독출 타이밍 클럭펄스(n)를 출력하나 동시에 출력단자(P2)로 부터는 제11c도에 도시되는 게이트 신호(P)를 출력하고, 게이트 회로(45)에 공급한다. 게이트회로(45)는 제11b도에 도시되는 게이트 회로(39)에서의 검파출력 변화검출 펄스(m)중 게이트 신호(P)가 고레벨사이의 신호만을 통과시켜 제11d도에 도시되는 리셋트 펄스(m')로서 1/16분주기(41)의 LD입력단자에 공급한다. 게이트 신호(P)는 예를들면 제12c도에 도시되는 바와같이 그고레벨이 1/16분주기(41)의 계수치의 「2」에서 「10」의 사이에만 생성되도록 하면은 1/16분주기(41)는 제12b도에 도시되는 바와 같은 리셋트 신호가 돌기 전에 데이타 독출 타이밍 클럭펄스(n)가 두번 발생하는 것 같은 착오동작은 일어나지 않는다.
이와 같이 제3 실시예에서는 1/16분주기(41)의 리셋트 신호입력단자에 게이트 회로(45)를 설치하고, 한편 검파출력 레벨변화를 예측하여 게이트 신호(P)를 생성하여, 1/16분주기(41)의 리셋트가 제한되므로서, 전술한 제2 실시예에 있어서 발생한 것같은 착오동작을 방지할 수가 있다.
더구나 본 발명은 실시예의 2치전송, 3치전송에 한정됨이 없이, 4치전송, 8치전송등에도 확장할 수가 있다. 일반적으로 N치 전송으로 하면, 검파출력 레벨 변화검출 펄스에 의한 분주기 리셋트시의 리셋트치는(N-1)종류의 값이 있다.
또 본 발명은 동기신호의 검출에 의한 타이밍 제어가 없어도 각비트(또는 각 디지트)의 바른 독출타이밍 클럭이 얻어지므로, 역으로 임의로 고정된 데이타 패턴으로 되어 있는 동기신호의 데이타 패턴 검출에 사용할수가 있다. 예를들면 동기신호가 8비트의 데이타로 되어 있을 경우, 독출한 8비트의 데이타를 레지스터등에 기억하면 두고 그패턴 검사를 하면 된다.
상술과 같이 본 발명이 되는 데이타 독출회로는 전기검파 신호의 레벨변화 시각에 따른 검출펄스를 발생하는 수단과 전기전송신호의 디지트 레이트의 거이 n배(n은 2이상의 정수)의 주파수의 클럭펄스를 분주하고, 이 분주결과에 의하여 데이타 독출타이밍, 클럭펄스를 발생하고, 전기검출펄스가 입력될때마다 전기 데이타 독출 타이밍 클럭펄스를소정의 위상치에 설정하는 분주수단으로 이뤄지고; 전기 데이타 독출 타이밍 클럭펄스에 의해 전기 검사신호를 독출토록 하였기 때문에, NR2, NR2I등의 변조방식에 의

Claims (3)

  1. 전송신호를 검파하고 해당 검파신호에 의해 해당전송신호의 정보를 독출하는 데이타 독출회로에 있어서, 해당 검파신호(ℓ)의 레벨변화시각에 따른 검출펄스(m)를 발생하는 수단과 해당 전송신호의 디지트 레이트의 거이 n배(n배는 2이상의 정수)의 주파수의 클럭펄스를 분주하고 해당 분주결과에 의하여 데이타 독출 타이밍 클럭펄스(n)를 발생하여, 전기 검출 펄스(m)가 입력될때마다 해당 데이타 독출 타이밍, 클럭펄스(n)를 소정의 위상치에 설정하는 분주수단으로 되어 해당 데이타 독출 타이밍, 클럭펄스(n)에 의해 해당 검파신호(ℓ)를 독출하는 것을 특징으로 하는 데이타 독출회로.
  2. 제1항에 의한 데이타 독출장치에 있어서 해당 소정의 위상치는 해당 검파신호의 임의의 디지트의 직전에 독출된 디지트에 의하여 임의의 값에 제어되도록 한 것을 특징으로 하는 데이타 독출회로.
  3. 전송신호를 검파하고, 해당 검파신호에 의해 해당 전송신호의 정보를 독출하는 데이타 독출회로에 있어서, 해당 검파신호(ℓ)의 레벨 변화시각에 따른 검출펄스(m)를 발생하는 수단과 해당 전송신호의 디지트 레이트의 거이 n배(n는 2이상의 정수)의 주파수의 클럭펄스를 분주하고 해당 분주결과에 의하여 데이타 독출 타이밍, 클럭펄스(n)를 발생하고 전기 검출펄스(m)가 입력될때마다 해당 데이타 독출 타이밍, 클럭펄스(n)를 소정의 위상치에 설정하는 분주수단(41)과 해당분주 수단의 현위상에서 해당검출펄스 발생시각 근처를 예측한 게이트 신호(P)에 의해 해당검출 펄스(m)를 게이트 하여 해당 분주수단으로의 해당 검출펄스의 공급을 제한하는 게이트 수단(45)으로 이뤄지고, 해당 데이타 독출 타이밍 클럭펄스(n)에 의해 해당 검파신호를 독출하는 것을 특징으로 하는 데이타 독출회로.
KR8203186A 1981-07-17 1982-07-16 데이타 독출회로 KR860001257B1 (ko)

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Application Number Priority Date Filing Date Title
JP111652 1981-07-17
JP56111652A JPS5813046A (ja) 1981-07-17 1981-07-17 デ−タ読み取り回路
JP111,652 1981-07-17

Publications (2)

Publication Number Publication Date
KR840001026A KR840001026A (ko) 1984-03-26
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8303563A (nl) * 1983-10-17 1985-05-17 Philips Nv Inrichting voor het weergeven van digitale informatie via een overdrachtsmedium.
KR900001593B1 (ko) * 1985-03-30 1990-03-15 가부시끼가이샤 도오시바 디지탈신호 재생회로
JPH0624291B2 (ja) * 1985-04-17 1994-03-30 日本電気株式会社 位相検出回路
US4564794A (en) * 1985-05-23 1986-01-14 International Business Machines Corporation Phase locked loop and a motor control servo
IT1189150B (it) * 1986-06-10 1988-01-28 Honeywell Inf Systems Unita' di temporizzazione in tecnologia ttl
US5313496A (en) * 1990-12-26 1994-05-17 Trw Inc. Digital demodulator circuit
JP3140483B2 (ja) * 1991-05-24 2001-03-05 株式会社日立製作所 同期データ取り込み方法および回路
WO1994011952A1 (en) * 1992-11-13 1994-05-26 Ampex Systems Corporation Pseudo clock extractor
JP2959372B2 (ja) * 1993-12-03 1999-10-06 日本電気株式会社 クロック生成回路
JP3340558B2 (ja) * 1994-06-14 2002-11-05 松下電器産業株式会社 信号検出装置およびそれを用いたクロック再生装置
US5572554A (en) * 1994-07-29 1996-11-05 Loral Corporation Synchronizer and method therefor
US5952863A (en) * 1996-12-09 1999-09-14 Texas Instruments Incorporated Circuit and method for generating non-overlapping clock signals for an integrated circuit
DE60034337T2 (de) * 2000-09-11 2007-12-20 Freescale Semiconductor, Inc., Austin Prüfbare Analog/Digitalschnittstelleschaltung
FR2880482B1 (fr) * 2004-12-30 2007-04-27 Cit Alcatel Dispositif de conversion d'un signal transmis en un signal numerique
US7622961B2 (en) * 2005-09-23 2009-11-24 Intel Corporation Method and apparatus for late timing transition detection
WO2016179655A1 (en) 2015-05-13 2016-11-17 Beyer Peter Ernest Lighting system with integrated smoke detector
CN109751043B (zh) * 2017-11-01 2021-11-09 中国石油化工股份有限公司 用于地层压力随钻测量工具的压力脉冲编解码系统和方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3266024A (en) * 1962-05-31 1966-08-09 Ibm Synchronizing apparatus
US3537084A (en) * 1967-08-14 1970-10-27 Burroughs Corp Data storage timing system with means to compensate for data shift
US3549804A (en) * 1969-02-10 1970-12-22 Sanders Associates Inc Bit sampling in asynchronous buffers
US3764989A (en) * 1972-12-20 1973-10-09 Ultronic Systems Inc Data sampling apparatus
US3921076A (en) * 1973-03-08 1975-11-18 Int Navigation Corp Method of and apparatus for locating predetermined portions of a radio-frequency pulse, particularly adapted for leading edge location of loran and similar navigational pulses
DE2346934A1 (de) * 1973-09-18 1975-04-03 Siemens Ag Digitaler phasenregelkreis
JPS50155113A (ko) * 1974-05-27 1975-12-15
US3986126A (en) * 1975-05-15 1976-10-12 International Business Machines Corporation Serial pulse-code-modulated retiming system
US4146743A (en) * 1976-08-09 1979-03-27 Hewlett-Packard Company Adaptive sampling decoder-encoder apparatus and method
GB1585080A (en) * 1976-11-06 1981-02-25 Marconi Co Ltd Circuit for producing synchronisation pulses
FR2377729A1 (fr) * 1977-01-14 1978-08-11 Thomson Csf Dispositif de decodage de signaux numeriques, et systeme comportant un tel dispositif
JPS5943020B2 (ja) * 1979-04-27 1984-10-19 富士通株式会社 受信タイミング信号生成方式
GB2091522A (en) * 1980-11-03 1982-07-28 Perkins Res & Mfg Co Clock Generating Digital Data Receiver

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