DE3116054C2

DE3116054C2 -

Info

Publication number: DE3116054C2
Application number: DE3116054A
Authority: DE
Inventors: Masato Tanaka; Nobuhiko Tokio/Tokyo Jp Watanabe
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1980-04-22
Filing date: 1981-04-22
Publication date: 1991-12-12
Also published as: JPH0330338B2; CA1168315A; GB2075804A; CH656497A5; FR2481030B1; DE3116054A1; GB2075804B; NL8101992A; US4385395A; ATA178881A; FR2481030A1; JPS56160157A; AT379037B

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Rückgewinnung eines Bittaktsignals gemäß dem Oberbegriff des Anspruchs 1.

Beim Aufzeichnen oder Übertragen (Senden) digitaler Daten ist es, wenn ein selbsttaktendes Modulationssystem wie PM (Pulsmodulation), MFM (modifizierte Frequenzmodulation), M²FM (doppelt modifizierte Frequenzmodulation) oder dergl. verwendet ist, notwendig, daß an der wiedergebenden oder empfangenden Stelle ein Bittaktsignal an dem Übergangspunkt zwischen 0 1 oder 1 0 in einem Datenstrom rückgewonnen bzw. wiederhergestellt wird und Daten auf der Grundlage des rückgewonnenen Bittaktsignals erzeugt werden.

Bisher werden als Bittaktsignal-Rückgewinnungsschaltungen ein analoger Phasenregelkreis (PLL) oder ein digitaler Phasenregelkreis als solche Bittaktsignalwiedergabeschaltung verwendet.

Ein Beispiel einer solchen Bittaktsignal-Rückgewinnungsschaltung in analoger Bauweise mit den im Oberbegriff des Anspruchs 1 bezeichneten Merkmalen ist beispielsweise aus der US-PS 40 04 090 bekannt.

Bei einer derartigen Bittaktsignal-Rückgewinnungsschaltung mit analogem Phasenregelkreis wird ein Bittaktsignal durch einen spannungsgesteuerten Oszillator erzeugt, wobei die Datenflanke und das Bittaktsignal mittels eines Phasenvergleichers in der Phase verglichen werden und die Vergleichsausgangsspannung über ein Tiefpaßfilter zum Oszillator geführt wird, um das Bittaktausgangssignal in der Phase zu korrigieren.

Bei einer derartigen Bittaktsignal-Rückgewinnungsschaltung mit digitalem Phasenregelkreis wird ein Haupttakt mit hoher Frequenz dem Taktanschluß eines Zählers zugeführt, und wird dann frequenzgeteilt zur Erzeugung eines Bittaktsignals, wobei ein Datenflankenerfassungsimpuls dem Ladeanschluß des Zählers zugeführt wird, um den Zähler auf einen konstanten Wert bei der Datenflanke aufzuladen, um so das Bittaktsignal in der Phase zu korrigieren.

Jedoch ist bei Bittaktsignal-Rückgewinnungsschaltungen mit analogem Phasenregelkreis die freilaufende Frequenz des spannungsgesteuerten Oszillators astabil aufgrund von Temperatur und Feuchtigkeit, weshalb der phasenverriegelte Zustand des Phasenregelkreises sehr leicht gelöst werden kann. Wenn weiter die Rückgewinnung bei geänderter Geschwindigkeit durchgeführt wird, ist es notwendig, daß die freilaufende Frequenz des spannungsgesteuerten Oszillators mit der sich ändernden Geschwindigkeit genau nachgeführt bzw. genau verfolgt wird. In der Praxis ist dies jedoch derzeit unmöglich.

Die Bittaktsignal-Rückgewinnungsschaltung mit digitalem Phasenregelkreis ist bezüglich Änderungen von Temperatur und Feuchtigkeit und bezüglich anderer Änderungen stabil. Auch kann, wenn die Wiedergabe während einer Änderung der Geschwindigkeit durchgeführt wird, die Frequenz des Haupttaktsignals abhängig von der Geschwindigkeitsänderung geändert werden, was einfach erreicht werden kann.

Bei der Bittaktsignal-Rückgewinnungsschaltung mit analogem Phasenregelkreis hängt die Phase des Bittaktsignals von der durchschnittlichen Phase der Datenflanken ab, während bei der Bittaktsignal-Rückgewinnungsschaltung mit digitalem Phasenregelkreis die Phase des Bittaktsignals von der momentanen Phase der Datenflanke abhängt. Folglich wird bei der digitalen Bittaktsignal-Rückgewinnungsschaltung, wenn ein leichtes Zittern (jitter) in der Datenflanke aufgrund einer Spitzenwertverschiebung oder dergl. vorliegt. ein Zittern (jitter) in dem Bittaktsignal erzeugt, das eine außerordentlich kurze oder lange Periode besitzt.

Es ist daher Aufgabe der Erfindung, die bekannte Schaltungsanordnung so weiterzubilden, daß unter Vermeidung des jitter ein stabiles Bittaktsignal rückgewonnen werden kann.

Die Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.

Die Erfindung wird durch die Merkmale der Unteransprüche weitergebildet.

Durch die Erfindung wird also eine Schaltungsanordnung angegeben, die eine Ansprechcharakteristik besitzt, die ähnlich der einer herkömmlichen Rückgewinnungsschaltung mit analogem Phasenregelkreis ist. Es wird ferner vermieden, Bittaktsignale mit außerordentlich kurzer oder außerordentlich langer Periode zu erzeugen.

Bei der Erfindung wird ein bestimmter numerischer Wert nicht bedingungslos in dem Zähler beim Eintreffen einer Datenflanke geladen, sondern wird vielmehr ein durch den numerischen Wert am Ausgang des Zählers bestimmter, aus einer Tabelle gewonnener neuer Wert beim Eintreffen der Datenflanke in den Zähler zwangsweise geladen. Damit kann das Ansprechverhalten hinsichtlich der Erzeugung bzw. Rückgewinnung des Bittaktsignals unter Berücksichtigung des Zitterns der Datenflanke vorgegeben werden. Eine Flankenverschiebung kann aufgrund dieser Charakteristik so erreicht werden, daß jitter in den wiedergewonnenen Bittaktsignalen vermieden werden, sofern diese auf leichtem Zittern aufgrund von Spitzenwertverschiebungen der Datenflanke beruhen. Ferner tritt ein Schwungscheibeneffekt auf, der ähnlich dem bei einer Schaltungsanordnung mit analogem Phasenregelkreis ist.

Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild eines Ausführungsbeispiels der Bittaktsignal-Rückgewinnungsschaltung gemäß der Erfindung,

Fig. 2A eine Tabelle des Speicherinhaltes des Festwertspeichers, der in der Bittaktsignal-Rückgewinnungsschaltung gemäß Fig. 1 verwendet ist, sowie das dadurch erreichte Ausmaß der Phasenverschiebung,

Fig. 2B und 2C andere Ausführungsformen des Speicherinhaltes des Festwertspeichers und das Ausmaß der Phasenverschiebung,

Fig. 3 Signalverläufe zur Erläuterung der Arbeitsweise der Bittaktsignal-Rückgewinnungsschaltung gemäß Fig. 1,

Fig. 4 eine Darstellung der Ansprechcharakteristik der Schaltung gemäß Fig. 1, wobei Festwertspeicher mit den Speicherinhalten gemäß den Fig. 2A, 2B bzw. 2C verwendet sind.

Fig. 1 zeigt ein Ausführungsbeispiel der Bittaktsignal-Rückgewinnungsschaltung gemäß der Erfindung. Die Bittaktsignal-Rückgewinnungsschaltung 10 gemäß Fig. 1 besteht aus zwei D-Flipflops 11 und 12, einem Exklusiv-ODER-Glied 13, einem Zähler 14 und einem Festwertspeicher 15 (ROM), die wie dargestellt angeschlossen sind. Ein Eingangsdatensignal I wird über einen Eingangsanschluß 16 dem D-Eingang des D-Flipflops 11 zugeführt, und ein Haupttakt, d. h. ein Referenztaktsignal C₀ hoher Frequenz, wird über einen Eingangsanschluß 17 einem T-Eingang des D-Flipflops 11 zugeführt. Das Ausgangssignal am Q-Ausgang des D-Flipflops 11 wird einem D-Eingang des D-Flipflops 12 zugeführt, und das Referenztaktsignal C₀ wird einem T-Eingang des D-Flipflops 12 zugeführt. Ein Exklusiv-ODER-Glied 13 ist mit den Ausgangssignalen von den Q-Ausgängen der D-Flipflops 11 und 12 versorgt und erzeugt einen Erfassungsimpuls als Steuersignal LP bei jedem Erfassen der Flanken des Eingangsdatensignals I.

Der Zähler 14 besitzt Ladebauart und ist an seinem Ladeanschluß LD mit dem Datenflanken-Erfassungsimpuls bzw. dem Steuersignal LP von dem Exklusiv-ODER-Glied 13 als Ladeimpulssignal versorgt und empfängt an seinem Taktanschluß CK das Referenztaktsignal C₀. Bei diesem Ausführungsbeispiel ist die Frequenz des Referenztaktsignals C₀ zum 16fachen derjenigen eines Bittaktsignals gewählt, das zu erreichen ist, derart, daß der Zähler 14 ein hexadezimaler 4-Bit-Zähler ist. Dem Zähler 14 werden numerische Werte an Ladeeingangsanschlüssen L₀, L₁, L₂ und L₃ zugeführt, die zu dessen Ausgangsanschlüssen Q₀, Q₁, Q₂ und Q₃ bei einer negativen (abfallenden) Flanke des Steuersignals LP geladen werden.

Der ROM 15 entspricht dem Zähler 14, und sowohl der ROM 15 als auch der Zähler 14 verwenden (hier) jeweils 16 Worte mit 4 Bit. Die Ausgänge Q₀ bis Q₃ des Zählers 14 sind mit Adreßeingängen A₀, A₁, A₂ und A₃ des ROM 15 verbunden, und dem dort anliegenden Signal entsprechende numerische Werte werden jeweils ausgelesen und Datenausgangsanschlüssen D₀, D₁, D₂ und D₃ des ROM 15 zugeführt. Die ausgelesenen numerischen Werte werden den Ladeeingangsanschlüssen L₀ bis L₃ des Zählers 14 zugeführt. Daher werden in den Zähler 14 bei jeder negativen Flanke des Steuersignals LP derartige numerische Werte geladen, die vom Zustand des Zählerausgangssignals Q₀ bis Q₃ unmittelbar vor dem Auftreten der negativen Flanke des Steuersignals LP abhängig sind.

Die Beziehung der an den Datenausgangsschlüssen D₀ bis D₃ des ROM 15 erhaltenen numerischen Werte hängt von denjenigen an den Adreßeingangsanschlüssen A₀ bis A₃ ab und ist beispielsweise so wie sie in der Tabelle gemäß Fig. 2A dargestellt ist.

Das höchstwertige Bit in den Zählerausgangssignalen, das am Anschluß Q₃ des Zählers 14 auftritt, wird als Ausgangsbittaktsignal C_BIT abgeleitet.

In diesem Fall arbeiten die D-Flipflops 11, 12 und der Zähler 14 jeweils beispielsweise an der positiven Flanke des Referenztaktsignals C₀.

In Fig. 1 ist weiter ein D-Flipflop 20 dargestellt, das zum Extrahieren von Daten vorgesehen ist und an seinem D-Eingang die Eingangsdatensignale I empfängt, die die gleichen sind, die dem D-Flipflop 11 zugeführt sind, und an seinem T-Eingang das abgeleitete Bittaktsignal C_BIT empfängt. Die Eingangsdatensignale I werden beispielsweise an der positiven Flanke des Bittaktsignals C_BIT extrahiert und über den Q-Ausgang des D-Flipflops 20 zu einem Ausgangsanschluß 21 als Daten mit binärem Wert I₀ abgegeben.

Der Betrieb der Bittaktsignal-Rückgewinnungsschaltung 10 gemäß der Erfindung gemäß Fig. 1 ist in Fig. 3 erläutert. Das heißt, das Exklusiv-ODER-Glied 13 erzeugt auf der Grundlage der Eingangsdatensignale und des zugeführten Referenztaktsignals C₀ des Steuersignals LP, des an der positiven Flanke des Referenztaktsignals C₀ ansteigt und unmittelbar nach der Flanke der Eingangsdatensignale I erzeugt wurd und das an der positiven Flanke des folgenden Referenztaktsignals C₀ abfällt. Bei jeder Abfallflanke, d. h. negativen Flanke des Steuersignals LP werden die Inhalte des ROM 15 entsprechend dem Zustand der Zählerausgangssignale an den Zählerausgangsanschlüssen Q₀ bis Q₃ des Zählers 14 unmittelbar vor der negativen Flanke des Steuersignals LP in den Zähler 14 geladen. Nach dem Laden des Inhaltes in den Zähler 14 zählt der Zähler 14 um Eins an jeder positiven Flanke des Referenztaktsignals C₀ vorwärts. Zu dem Zeitpunkt, zu dem der Wert des Zählers 14 (hier) acht wird, was bedeutet, daß eine 1 an seinem Ausgangsanschluß Q₃ auftritt, steigt auch das Ausgangsbittaktsignal C_BIT an, und zu dem Zeitpunkt, zu dem der Wert des Zählers 14 0 wird, was bedeutet, daß der Wert des Ausgangsanschlusses Q₃ wieder auf 0 zurückgekehrt ist, fällt auch das Ausgangsbittaktsignal C_BIT ab.

Wie bei der ersten Datenflanke in Fig. 3 dargestellt und durch sie ausgelöst, wird, wenn der Zähler 14 auf dem Wert 0 unmittelbar vor der negativen Flanke des Steuersignals LP ist, bei dieser der Wert 1 an den Datenausgangsanschlüssen D₀ bis D₃ des ROM 15, der entsprechend der Tabelle nach Fig. 21 dem Fall entspricht, bei dem der Wert an den Adreßeingang A₀ bis A₃ des ROM 15 auf 0 ist, in den Zähler 14 geladen. Das heißt, in diesem Fall ändert der Inhalt des Zählers 14 sich in seiner Sequenz ähnlich dem Fall, in dem kein Wert vom ROM 15 aus in ihn geladen wird.

Wenn die Phase der zweiten Datenflanke nicht verschoben ist, wie das durch die mittige Position in Fig. 3 dargestellt ist, erreicht das Steuersignal LP eine Lage, die in der ihm zugeordneten 3. Zeile in Fig. 3 dargestellt ist, wobei bei der negativen Flanke des Steuersignals LP der Zähler 14 vom Wert 0 auf den Wert 1 geladen wird, ähnlich wie bei dem obigen Beispiel.

Wenn die Phase einer zweiten Datenflanke in Vorwärtsrichtung und um eine Periode des Taktsignals C₀ verschoben ist, wie bei +1 in Fig. 3 dargestellt, ist auch das Steuersignal LP verschoben, wie das ihm zugeordnete in der 2. Zeile in Fig. 3 dargestellt ist. Daher wird bei der negativen Flanke des Steuersignals LP der Zähler 14 vom Wert 15 auf den Wert 0 geladen, weil gemäß der Tabelle nach Fig. 21 die Adreßeingänge A₀ bis A₃ auf dem Wert 15 sind.

Wenn die Phase dieser zweiten Datenflanke in Vorwärtsrichtung und um zwei Perioden des Taktsignals C₀ verschoben ist, wie bei +2 in Fig. 3 dargestellt, ist auch das Steuersignal LP, wie in der ihm zugeordneten 1. Zeile in Fig. 3 dargestellt, verschoben. Daher wird bei der negativen Flanke des Steuersignals LP der Zähler 14 vom Wert 13 auf den Wert 15 geladen, weil bei dem Beispiel gemäß der Tabelle nach Fig. 2A die Adreßeingänge A₀ bis A₃ auf dem Wert 13 sind, und die Phase des Bittaktsignals C_BIT in Vorwärtsrichtung verschoben zur Voreilung um eine Periode des Taktsignals C₀.

Wenn die Phase der dritten Datenflanke in Vorwärtsrichtung zur Voreilung um vier Perioden des Taktsignals C₀ verschoben ist, wie bei +4 in Fig. 3 dargestellt, wird das Steuersignal LP wie in der ihm zugeordneten 1. Zeile in Fig. 3 dargestellt verschoben. Daher wird bei der negativen Flanke des Steuersignals LP der Zähler 14 vom Wert 12 auf den Wert 15 geladen gemäß der Tabelle nach Fig. 2A, wobei die Adreßeingänge A₀ bis A₃ auf 12 sind, weshalb die Phase des Bittaktsignals C_BIT in Vorwärtsrichtung zur Voreilung um zwei Perioden des Taktsignals C₀ verschoben wird, wie in der ihm zugeordneten 1. Zeile in Fig. 3 dargestellt.

Wenn die Phase dieser dritten Datenflanke in einer Richtung zur Verzögerung um drei oder vier Perioden des Taktsignals C₀ verschoben ist, wie das durch -3 bzw. -4 in Fig. 3 dargestellt ist, wird aufgrund eines Betriebes, der ähnlich dem Beispiel ist, bei dem Phasenvoreilungen vorliegen, die Phase des Bittaktsignals C_BIT in Nacheilrichtung um eine oder zwei Perioden des Taktsignals C₀ verschoben, wie das in der ihm zugeordneten 4. bzw. 5 Zeile in Fig. 3 dargestellt ist.

Das heißt, wenn die Phasenverschiebung der Datenflanke größer als ±3 ist, wird die Phase des Bittaktsignals C_BIT in der gleichen Richtung verschoben, wie bei der Phasenverschiebung der Datenflanke, wobei die Verschiebung um 2 niedriger liegt.

Auf die obige Weise geben die Speicherinhalte gemäß der Tabelle nach Fig. 2A die Beziehung zwischen der Phasenverschiebung der Datenflanke und derjenigen des Bittaktsignals an, was durch eine Vollinie A in der Darstellung gemäß Fig. 4 wiedergegeben ist, und die Flankenverschiebung um ±2 tritt wie dargestellt auf.

Es ist nicht notwendig, daß die Beziehung zwischen dem Wert der Zählerausgangssignale Q₀ bis Q₃ des Zählers 14, der den Adreßeingängen A₀ bis A₃ des ROM 15 zugeführt wird, und dem Wert, der an den Datenausgangsanschlüssen D₀ bis D₃ des ROM 15 ausgelesen und den Ladeeingangsanschlüssen L₀ bis L₃ des Zählers 14 zugeführt wird, auf diejenige begrenzt ist, die in Fig. 2A dargestellt ist, vielmehr können Beziehungen, wie sie in den Fig. 2B und 2C dargestellt sind, verwendet werden. In Fig. 2B ist die Beziehung zwischen der Phasenverschiebung der Flanke der Daten und dem Bittaktsignal so, wie das durch die Strichlinie B in Fig. 4 dargestellt ist, während im Fall der Fig. 2C die gleiche Beziehung durch eine Punktstrichlinie C in Fig. 4 wiedergegeben ist.

Bei der Erfindung ist es möglich, anstelle des ladenden Zählers 14 mehrere Flipflops für zum Beispiel 4 Bit in Zählerschaltung zu verwenden.

Bei dem in Fig. 1 dargestellten Ausführungsbeispiel und bei dem wie oben modifizierten Ausführungsbeispiel kann eine als Speicher geschaltete Logikschaltung aus miteinander verschalteten Verknüpfungsgliedern anstelle des ROM 15 verwendet werden.

Claims

1. Schaltungsanordnung zur Rückgewinnung eines Bittaktsignals mit
einem ersten Eingang (16) für ein Eingangsdatensignal I,
einem zweiten Eingang (17) für ein Referenztaktsignal C₀, dessen Taktfrequenz ein ganzzahliges Vielfaches der Datensignaltaktfrequenz ist,
einem Schaltungsteil (11, 12, 13), der das Eingangsdatensignal I und das Referenztaktsignal C₀ empfängt und bei jeder Flanke des Eingangsdatensignals ein Steuersignal LP erzeugt, und
einem als Teiler für das Referenztaktsignal wirkender mehrstelliger Zähler (14), der das Referenztaktsignal C₀ und das Steuersignal LP empfängt und der ein entsprechendes Zählerausgangssignal (Q₀, Q₁, Q₂, Q₃) erzeugt und am dem höchstwertigen Bit entsprechenden Ausgang (Q₃) ein aus dem Zählerausgangssignal (Q₀, Q₁, Q₂, Q₃) abgeleitetes Bittaktsignal (C_BIT) abgibt, dadurch gekennzeichnet,
daß ein adressierbarer ROM (15) das Zählerausgangssignal (Q₀, Q₁, Q₂, Q₃) an seinen Adreßeingängen (A₀, A₁, A₂, A₃) empfängt und ein gemäß einer Tabelle davon abhängiges Datenausgangssignal (D₀, D₁, D₂, D₃) abgibt, wobei
das Auftreten des höchstwertigen Bits im Zählerausgangssignal nicht nur das Auftreten des höchstwertigen Bits im Datenausgangssignal, sondern auch mindestens eines weiteren Bits zur Folge hat und
das höchstwertige Bit im Datenausgangssignal bereits verschwindet, wenn das höchstwertige Bit im Zählerausgangssignal um ein oder zwei Bit noch nicht verschwindet, und
daß der Zähler (14) ferner das Datenausgangssignal (D₀, D₁, D₂, D₃) empfängt und abhängig vom Empfang des Steuersignals LP dieses im Zähler (14) anstelle des durch die Referenztaktsignale (C₀) erreichten Zählerstandes als Zählerausgangssignal (Q₀, Q₁, Q₂, Q₃) setzt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß der Schaltungsteil (11, 12, 13) ein erstes Flipflop (11), das das Eingangsdatensignal (I) und das Referenztaktsignal (C₀) empfängt, ein mit dessen Ausgang verbundenes zweites Flipflop (12), das ferner das Referenztaktsignal C₀ empfängt, sowie ein mit den Ausgängen beider Flipflops (11, 12) verbundenes Exklusiv-ODER-Glied (13) enthält, an dessen Ausgang das Steuersignal (LP) abgegeben wird, und
daß ein drittes Flipflop (20) vorgesehen ist, das das Bittaktsignal (C_BIT) sowie das Eingangsdatensignal (I) empfängt und dessen Ausgang den Ausgang (21) der Schaltungsanordnung bildet.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der adressierbare ROM (15) nach einer der folgenden Tabellen ein vom Signal an den Adreßeingängen (A₀, A₁, A₂, A₃) abhängiges Datenausgangssignal (D₀, D₁, D₂, D₃) abgibt: A: A₀∼A₃ D₀∼D₃ 0 1 1 2 2 3 3 3 4 3 5 3 6 3 7 3 8 15 9 15 10 15 11 15 12 15 13 15 14 15 15 0

oder B: A₀∼A₃ D₀∼D₃ 0 1 1 1 2 2 3 3 4 4 5 5 6 6 7 7 8 10 9 11 10 12 11 13 12 14 13 15 14 0 15 1

oder C: A₀∼A₃ D₀∼D₃ 0 1 1 2 2 3 3 3 4 3 5 3 6 3 7 3 8 11 9 12 10 13 11 14 12 15 13 15 14 15 15 0