DE69214055T2

DE69214055T2 - Verfahren und Schaltungsanordnung zur Synchronisierung eines Signals

Info

Publication number: DE69214055T2
Application number: DE69214055T
Authority: DE
Inventors: Jacques Meyer
Original assignee: SGS Thomson Microelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1991-07-30
Filing date: 1992-07-27
Publication date: 1997-04-03
Anticipated expiration: 2012-07-28
Also published as: JPH05243982A; EP0526359B1; FR2680058A1; USRE36090E; EP0526359A1; DE69214055D1; FR2680058B1; US5319681A

Description

Die vorliegende Erfindung betrifft phasenstarre Schleifen (PLL) und insbesondere digitale phasenstarre Schleifen.
Eine phasenstarre Schleife, welche als PLL (von dem englischen Begriff "Phase Locked Loop") bezeichnet wird, ist eine Vorrichtung, welche ein relativ zu einem Bezugssignal synchronisiertes Signal liefert, d. h. ein Signal mit derselben Phase und Frequenz wie das Bezugssignal. Bei Fehlen eines Bezugssignals liefert die PLL eine Frequenz, welche ungefähr gleich der Nennfrequenz des Bezugssignals ist; die Aufgabe der PLL ist es, dem Bezugssignal zu folgen und ein Signal zu liefern, welches dem Bezugssignal ähnlich ist, falls versehentlich dieses Bezugssignal fehlt.
Fig. 1 zeigt eine herkömmliche einfache digitale PLL, welche die Impulse eines internen Signals Fint zu den Impulsen eines Bezugssignals SYNC synchronisieren soll. Diese PLL weist einen digitalen Phasenvergleicher (PHASE-COMP) 10 auf, welcher die Signale Fint und SYNC empfängt und an seinem Ausgang ein Signal SGN vorsieht. Das Signal SGN nimmt einen ersten logischen Zustand (1) an, wenn die Phase des Signals Fint der Phase des Signals SYNC voreilt, d. h. wenn ein Impuls des Signals Fint vor einem Impuls des Signals SYNC autritt, und es nimmt einen zweiten Zustand (0) an, wenn dassignal Fint phasenverzögert ist. Das Signal Fint wird erhalten, indem man ein Taktsignal CK mittels eines Teilers (DIV NH-NL) 12 teilt, welcher von dem Signal SGN des Phasenvergleichers gesteuert wird. Der Teiler 12 teilt das Signal CK durch eine feste hohe Zahl NH, wenn das Signal SGN "1" ist, und durch eine feste niedrige Zahl NL, wenn das Signal SGN "0" ist.
Die Zahl NH wird so bestimmt, daß das Signal Fint, welches durch die Division des Taktsignals CK durch diese Zahl NH erhalten wird, eine Periode hat, welche höher ist als die Nennperiode des Bezugssignals SYNC. Die Zahl NL wird so bestimmt, daß das Signal Fint eine niedrigere Periode als die Nennperiode des Bezugssignals SYNC hat.
Fig. 1B zeigt die Signale SYNC, Fint und SGN in einer beispielhaften Anwendung der PLL von Fig. 1A für Fernsehsignale, bei der das Signal Fint zum Erzeugen der Bildschirmzeilenabtastung verwendet wird. Das Signal SYNC stammt dort von einer Empfangsschaltung oder einem Magnetbandgerät, und seine Nennperiode beträgt 64 Mikrosekunden.
Die Periode T des Signals SYNC kann insbesondere in dem Fall eines Magnetbandgerätes, wo es durch die Laufgeschwindigkeit des Bandes bestimmt wird, innerhalb eines ziemlich großen Bereiches schwanken. Die Zahl NH wird so gewählt, daß das entsprechende Signal Fint eine lange Periode TH hat, die größer als die maximale Periode des Signals SYNC ist, z. B. 65 Mikrosekunden. Die Zahl NL wird so gewählt, daß das entsprechende Signal Fint eine kurze Periode TL hat, welche kürzer als die minimale Periode ist, z. B. 63 Mikrosekunden.
Fig. 1B zeigt die Signale, welche im stabilen Zustand erhalten werden, unter der Annahme, daß das Signal SYNC seine Nennperiode von 64 Mikrosekunden hat.
Zu einem Zeitpunkt t0 wird ein Impuls des Signals Fint vor einem Synchronisierungsimpuls des Signals SYNC erfaßt, wodurch angezeigt wird, daß die Phase des Signals Fint der Phase des Signals SYNC voreilt. Das Signal SGN des Phasenvergleichers nimmt den Zustand "1" an und wählt die Division des Taktsignals CK durch die hohe Zahl NH aus. Die folgende Periode des Signals Fint wird somit 65 Mikrosekunden betragen.
Zu einem Zeitpunkt t1 wird der nächste Synchronisierungsimpuls des Signals SYNC vor einem Impuls des Signals Fint erfaßt. Dies zeigt an, daß die Phase des Signals Fint der Phase des Signals SYNC nacheilt. Das Signal SGN geht in den Zustand "0" und wählt die Division durch die niedrige Zahl NL und somit eine Periode von 63 Mikrosekunden für das Signal Fint aus.
Zum Zeitpunkt t2 wird ein Impuls des Signals Fint vor dem nachfolgenden Synchronisierungsimpuls des Signals SYNC erfaßt, was eine nacheilende Phase anzeigt. Das Signal SGN kippt in den Zustand "1", und der Vorgang wird wie zum Zeitpunkt t0 wiederholt.
In dem obigen Fall, wo die Periode T des Bezugssignals SYNC konstant und gleich dem Mittelwert der langen und kurzen Perioden des Signals Fint ist, schwingt die Periode des Signals Fint bei jeder Periode zwischen 63 und 65 Mikrosekunden.
Wenn die Periode T geringfügig höher als 64 Mikrosekunden ist, schwingt die Periode des Signals Fint auf dieselbe Weise, wobei jedoch von Zeit zu Zeit ein paar aufeinanderfolgende Perioden von 65 Mikrosekunden Dauer auftreten. Wenn die Periode T geringfügig niedriger als 65 Mikrosekunden ist, wird das Signal Fint eine Periode von 65 Mikrosekunden und ab und zu eine Periode von 63 Mikrosekunden Dauer haben. Die langen oder kurzen Perioden des Signals Fint folgen also derart aufeinander, daß die mittlere Frequenz über eine große Anzahl von Perioden des Signals Fint gleich der des Signals SYNC ist. Man kann zeigen, daß das zyklische Verhältnis des Signals SGN ausgedrückt werden kann als (T-TL)/(TH-TL).
Wenn die Periode T größer als 65 Mikrosekunden ist, bleibt die Periode des Signals Fint bei 65 Mikrosekunden stehen, und sie ist daher falsch.
Der komplementäre Fall tritt auf, wenn die Periode T im Bereich von 63 bis 64 Mikrosekunden liegt.
Die PLL kann somit einem Bezugssignal SYNC nur folgen, wenn dessen Periode innerhalb vorgegebener Grenzen (hier 63 und 65 Mikrosekunden) liegt. Es ist daher vorteilhaft, die äußeren Grenzen des Signals SYNC soweit wie möglich auseinander zu legen, um den Nachführungsbereich zu vergrößern.
Durch Vergrößern dieses Bereiches wird jedoch die Auflösung der PLL vermindert. Wenn man annimmt, daß das Signal SYNC das Zeilensynchronisierungssignal für die Abtastung eines Fernsehgerätes ist, treten die Periodensprünge zwischen den extremen Perioden des Signals Fint, von dem ausgehend die Abtastung erzeugt wird, in der Form von Linien auf dem Bildschirm auf, welche im Verhältnis zueinander abwechselnd zu früh oder zu spät auftreten. Wenn die extremen Perioden des Signals Fint zu groß sind, werden diese Zeilen störend, weil sie für das Auge sichtbar werden (als eine eingedrückte Vertikale).
Eine Aufgabe der vorliegenden Erfindung ist es, eine einfache digitale PLL vorzusehen, welche einen großen Nachführungsbereich und eine gute Auflösung vorsieht.
Diese Aufgabe wird durch ein Verfahren zum Synchronisieren eines vorgegebenen Signals bezüglich eines Bezugssignals mit einer Bezugsperiode gelöst, wobei das vorgegebene Signal eine lange Periode oder eine kurze Periode hat, zwischen denen normalerweise die Bezugsperiode liegt, mit folgenden Verfahrensschritten:
a) Analysieren der Dauer der Bezugsperiode im Verhältnis zur Dauer der langen und der kurzen Periode;
b) wenn die Bezugsperiode näher bei der langen Periode als bei der kurzen Periode liegt, Inkrementieren der kurzen Periode;
c) wenn die Bezugsperiode näher bei der kurzen Periode als bei der langen Periode liegt, Dekrementieren der langen Periode;
d) wenn die Bezugsperiode größer als die lange Periode ist, Inkrementieren der langen Periode; und
e) wenn die Bezugsperiode kleiner als die kurze Periode ist, Dekrementieren der kurzen Periode.
Gemäß einer Ausführungsform der vorliegenden Erfindung besteht der Schritt a) aus der Analyse einer vorgegebenen Anzahl von letzten aufeinanderfolgenden Phasen-Differenzen, zwischen dem vorgegebenen Signal und dem Bezugssignal, und die Anforderungen der Schritte b) bis e) sind jeweils erfüllt, wenn unter den letzten Phasendifferenzen
- die Anzahl der voreilenden Phasen höher ist als die Anzahl der nacheilenden Phasen;
- die Anzahl der nacheilenden Phasen höher ist als die Anzahl der voreilenden Phasen;
- es keine nacheilenden Phasen gibt; bzw.
- es keine voreilenden Phasen gibt.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß dann, wenn die Anzahl der aufeinanderfolgenden voreilenden Phasen höher als eine vorgegebene Zahl ist, die lange Periode inkrementiert wird; und dann, wenn die Anzahl der aufeinanderfolgenden nacheilenden Phasen höher als die vorgegebene Zahl ist, die kurze Periode dekrementiert wird.
Gemäß einer Ausführungsform der vorliegenden Erfindung sind die folgenden Verfahrensschritte vorgesehen: Vergleichen der langen und kurzen Perioden und Sperren des Dekremenierens der langen Periode und des Inkrementierens der kurzen Periode, wenn die Differenz zwischen diesen Perioden geringer als ein vorgegebener Schwellwert ist.
Gemäß einer Ausführungsform der vorliegenden Erfindung sind die folgenden Verfahrensschritte vorgesehen: Vergleichen der langen Periode mit einer maximalen Periode und Sperren des Inkrementierens der langen Periode, wenn diese Perioden gleich sind; und Vergleichen der kurzen Periode mit einer minimalen Periode und Sperren des Dekrementierens der kurzen Periode, wenn diese Perioden gleich sind.
Die vorliegende Erfindung sieht ferner eine Vorrichtung zum Synchronisieren eines internen Signals im Verhältnis zu einem Bezugssignal vor, wobei diese Signale jeweils Impulse aufweisen, die normalerweise bei einer Nennfrequenz auftreten, mit: einem Phasenvergleicher, der ein Phasenvergleichssignal bei einem vorgegebenen logischen Zustand vorsieht, wenn die Phase des internen Signals der Phase des Synchronisierungssignals voreilt, und andernfalls ein Signal mit einem komplementären logischen Zustand vorsieht; einem Frequenzteiler, der mit einem Takt gespeist wird und das interne Signal liefert; einem Multiplexer, der eine hohe binäre Zahl an den Teiler liefert, um diesen zu programmieren, wenn das Vergleichssignal einen vorgegebenen Zustand hat, und andernfalls eine niedrige binäre Zahl vorsieht; Mitteln zum sequentiellen Speichern der letzten Zustände des Vergleichersignals; eine erste Aufwärts/ Abwärts-Zählvorrichtung, welche mit dem internen Signal getaktet wird und die hohe binäre Zahl an den Multiplexer liefert; einer ersten Erfassungsvorrichtung, welche die erste Aufwärts/ Abwärts-Zählvorrichtung in die Abwärts-Zählstellung setzt, wenn die letzten gespeicherten Zustände des Vergleichssignals einen einzigen Zustand bei dem vorgegebenen Zustand haben; einer zweiten Aufwärts/Abwärts-Zählvorrichtung, welche mit dem internen Signal getaktet wird und die niedrige binäre Zahl an den Multiplexer liefert; und einer zweiten Erfassungsvorrichtung, welche die zweite Aufwärts/Abwärts-Zählvorrichtung in die Aufwärts-Zählstellung setzt, wenn die letzten gespeicherten Zustände des Vergleichssignals einen einzigen Zustand bei dem komplementären Zustand haben.
Gemäß einer Ausführungsform der vorliegenden Erfindung umfaßt diese Vorrichtung ferner eine dritte Erfassungsvorrichtung, welche die erste Aufwärts/Abwärts-Zählvorrichtung in die Aufwärts-Zählstellung setzt, wenn alle gespeicherten Zustände des Vergleichssignals auf dem vorgegebenen Zustand sind; und eine vierte Erfassungsvorrichtung, welche die zweite Aufwärts/Abwärts-Zählvorrichtung in die Abwärts-Zählstellung setzt, wenn alle gespeicherten Zustände des Vergleichssignals auf dem komplementären Zustand sind.
Gemäß einer Ausführungsform der vorliegenden Erfindung umfaßt diese Vorrichtung ferner einen ersten Vergleicher zum Vergleichen der hohen und niedrigen binären Zahlen und zum Setzen der ersten und der zweiten Aufwärts/Abwärts-Zählvorrichtung in einen Stand-by-Zustand, wenn die hohe Zahl niedriger als oder gleich groß wie die niedrige Zahl ist.
Gemäß einer Ausführungsform der vorliegenden Erfindung umfaßt diese Vorrichtung ferner einen zweiten Vergleicher, welcher die hohe binäre Zahl mit einer maximalen binären Zahl vergleicht und die Aufwärts/Abwärts-Zählvorrichtung in den Standby-Zustand setzt, wenn diese Zahl überschritten wird; und einen dritten Vergleicher, der die niedrige binäre Zahl mit einer minimalen Zahl vergleicht und die zweite Aufwärts/Abwärts-Zählvorrichtung in den Stand-by-Zustand setzt, wenn diese Zahl unterschritten wird.
Gemäß einer Ausführungsform der vorliegenden Erfindung weist der programmierbare Teiler eine Vorrichtung zum Teilen durch zwei bestimmte Zahlen auf, von denen beide durch das Ausgangssignal eines Impulsgenerators ausgewählt werden, der mit der von dem Multiplexer gelieferten Zahl programmiert ist.
Die obigen sowie weitere Aufgaben, Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden detaillierten Beschreibung bevorzugter Ausführungsformen mit Bezug auf die Zeichnung. In den Figuren zeigen:
Fig. 1A u. 1B, welche bereits beschrieben wurden, zeigen eine herkömmliche digitale PLL bzw. die zu dieser PLL gehörenden Signale;
Fig. 2 ist ein vereinfachtes Diagramm einer digitalen PLL gemäß der Erfindung;
Fig. 3 ist ein Ausführungsbeispiel für die PLL von Fig. 2; und
Fig. 4 zeigt eine Ausführungsform eines programmierbaren Teilers, der in der PLL der Figuren 2 und 3 einsetzbar ist.
Bei einem Synchronisierungssystem mit einer PLL, wie das in Fig. 1 gezeigte, besteht das erfindungsgemäße Verfahren darin, die langen (TH) und kurzen (TL) Perioden des Signals Fint zu modifizieren, so daß diese soweit wie möglich näher bei einer momentanen stabilen Periode T des Signals Fint liegen, während sichergestellt wird, daß letztere zwischen einer langen Periode und einer kurzen Periode liegt. Dies wird wie folgt erreicht.
Nach einer Verschiebung der Frequenz des Signals SYNC liegt die Periode T nicht mehr zwischen der langen und der kurzen Periode des Signals Fint. Wenn die Periode T z. B. größer als die lange Periode ist, wird diese lange Periode inkrementiert, bis sie wiederum größer als die Periode T ist. Wenn die Periode T kleiner als die kurze Periode ist, wird die kurze Periode dekrementiert, bis sie wieder kleiner als die Periode T ist. Dann wird die Periode des Signals Fint, welche von der Periode T am weitesten entfernt ist, nähergebracht, bis die andere Periode des Signals Fint die entfernteste ist, und so weiter, bis die lange und die kurze Periode durch einen vorgegebenen minimalen Wert voneinander getrennt sind, wobei sie immer zu beiden Seiten der Periode T liegen.
Fig. 2 ist eine vereinfachte Zeichnung einer PLL gemäß einer Ausführungsform der Erfindung, welche diese Modifikation der langen und kurzen Perioden des Signals Fint möglich macht, indem die Divisionszahlen NH und NL von Fig. 1A passend verändert werden. Die PLL weist einen digitalen Phasenvergleicher 10 auf, der identisch zu dem in der herkömmlichen PLL von Fig. 1A verwendeten ist, der die Signale SYNC und Fint empfängt und das Signal SGN vorsieht. Das Signal Fint wird durch Teilen eines Taktsignal CK mittels eines programmierbaren Teilersdurch-N (DIV N) 13 erhalten. Der Teiler 13 weist einen programmierbaren Eingang auf, an den die Zahl N angelegt wird. Diese Zahl wird von dem Zweikanalmultiplexer 14 vorgesehen. Der Zustand "1" des Signals SGN wählt den ersten Eingangsmultiplexer 14 aus, an den die hohe Zahl NH angelegt wird, welche in einem Speicher 16 gespeichert ist. Der Zustand "0" des Signals SGN wählt den zweiten Eingang des Multiplexers aus, an welchen die niedrige Zahl NL angelegt wird, die in einem Speicher 17 gespeichert ist.
Die oben beschriebenen Komponenten der erfindungsgemäßen PLL haben dieselben Funktionen wie die bei der herkömmlichen PLL von Fig. 1A, und sie sehen auf ähnliche Weise ein Signal Fint mit kurzen Perioden TL und langen Perioden TH vor, welche sukzessiv derart auftreten, daß die mittlere Periode des Signals Fint, welche über eine große Anzahl von Perioden berechnet wird, gleich der Periode T des Signals SYNC ist.
Der konventionelle Teiler durch NH oder durch NL 12 wird durch einen programmierbaren Teiler 13 ersetzt, an den über den Multiplexer 14, geschaltet durch das Signal SGN entweder die Zahl NH oder NL angelegt wird. Durch Verändern der Zahlen NH und NL werden somit die Perioden TH und TL auf die oben beschriebene Weise modifiziert. Ein Verfahren zum Verändern der Zahlen NH und NL ist gemäß einer bevorzugten Ausführungsform der Erfindung im folgenden mit weitern Einzelheiten beschrieben.
Ein Steuerschaltkreis (CTRL) 18 inkrementiert oder dekrementiert die Zahlen NH und NL in den Speichern 16 und 17 als eine Funktion der Folge von Zuständen des Signals SGN. Der Schaltkreis 18 analysiert die letzten aufeinanderfolgenden Zustände des Signals SGN innerhalb eines Fensters, welches eine vorgegebene Anzahl von Perioden, z. B. vier, umfaßt. Die Interpretation der Zustände des Signals SGN ermöglicht die Erfassung der folgenden Fälle und der Auslösung der entsprechenden Operationen.
a) Das Signal SGN hat Zustände, welche zwischen "1" und "0" wechseln (sein Arbeitszyklus ist 0,5). Wie in Bezug auf Fig. 1B angegeben, ist die Periode T des Signals SYNC dann zwischen den kurzen Perioden TL und den langen Perioden TH des Signals Fint zentriert. Diese Halbzyklen des Signals SGN werden in dem Analysefenster erfaßt, und die hohe Zahl NH wird während jeder zweiten Periode dekrementiert, während die niedrige Zahl NL während jeder anderen Periode inkrementiert wird. Dadurch erhält man eine schnelle Konvergenz der langen Periode TH und der kurzen Periode TL des Signals Fint gegen die Periode T des Signals SYNC.
b) Das Signal SGN ist ständig bei "1" (das resultierende Signal Fint ist fest auf die lange Periode eingestellt). Dies gibt an, daß die lange Periode TH des Signals niedriger ist als die momentane Periode T des Signals SYNC oder zumindest nicht ausreichend, um die Phasenverzögerung schnell auszugleichen. Wenn das Signal SGN z. B. während vier Perioden "1" ist, wird die hohe Zahl NH bei jeder nachfolgenden Periode um eine Einheit inkrementiert, bis erfaßt wird, daß das Signal SGN "0" ist.
c) Das Signal SGN hat die Form einer Folge von "1", von Zeit zu Zeit unterbrochen von einer "0" (sein Arbeitszyklus ist nahe bei 1). Dies zeigt an, daß die lange Periode TH größer ist als die Periode T, jedoch näher bei dieser als die kurze Periode TL. Jedesmal wenn "0" erfaßt wird, wird die niedrige Zahl NL um eine Einheit inkrementiert, um die kurze Periode TL näher an die Perioden T und TH zu bringen. Dadurch nimmt die Anzahl der aufeinanderfolgenden "1" ab, so daß die mittlere Periode des resultierenden Signals Fint gleich der Periode T bleibt, bis sich die "1" und die "0" abwechseln.
In dem Fall, daß die Anzahl der "1" hoch ist, würde die niedrige Zahl NL jedoch sehr langsam inkrementiert. Um die Konvergenz zu beschleunigen, sollte vorzugsweise wie folgt vorgegangen werden. Wie im Fall b) wird die hohe Zahl NH während jeder Periode nach der Periode inkrementiert, in der vier aufeinanderfolgende "1" in dem Analysefenster erfaßt wurden. Dies bringt eine rasche Zentrierung der Periode T zwischen der langen Periode TH und der kurzen Periode TL. Tatsächlich erhält man eine Modifikation der einen oder der anderen Zahl NH oder NL während aller Perioden, außer den vier Perioden mit "1" nach einer "0" des Signals SGN. Wenn die Periode T zentriert ist, erhält man den obigen Fall a), bei dem die Konvergenz schnell erreicht wird.
Die folgenden Fälle d) und e) sind die komplementären Fälle zu den Fällen b) und c), und es gelten dieselben Überlegungen.
d) Das Signal SGN ist konstant "0". Dies zeigt an, daß die kurze Periode TL höher als die Periode T ist. Wenn das Signal SGN während vier Perioden "0" war, wird die niedrige Zahl NL während jeder nachfolgenden Periode um eine Einheit dekrementiert, bis erfaßt wird, daß das Signal SGN "1" ist.
e) Das Signal SGN zeigt aufeinanderfolgende Sequenzen aus "0", mit einer "1" von Zeit zu Zeit (der Arbeitszyklus liegt nahe bei 0). Dies zeigt an, daß die kurze Periode TL geringer ist als die Periode T, jedoch näher bei letzterer liegt als die lange Periode TH. Jedesmal wenn "1" erfaßt wird, wird die hohe Zahl NL um eine Einheit dekrementiert. Die niedrige Zahl NL wird während jeder Periode inkrementiert, welche auf die Periode folgt, bei der man vier aufeinanderfolgende "0" in dem Analysefenster erfaßt hat, bis sich "1" und "0" abwechseln.
Man beachte, daß die erfindungsgemäße PLL nur funktioniert, wenn bestimmte Bedingungen beachtet werden. Insbesondere muß gelten NH> NL, und demzufolge muß verhindert werden, daß die Zahl NH dekrementiert und die Zahl NL inkrementiert wird, wenn sie sich im Schritt a) nur noch um eine Einheit unterscheiden. In Verbindung mit Figur 3 kann man sehen, wie diese Bedingungen erfüllt werden.
Fig. 3 zeigt eine detaillierte Ausführungsform der PLL von Fig. 2. Man findet den Phasenvergleicher 10, den Multiplexer 14 und den programmierbaren Zähler 13 der Fig. 2 wieder. Die Speicher 16 und 17, welche die hohe Zahl NH und die niedrige Zahl NL enthalten, sind Aufwärts/Abwärts-Zähler, welche mit dem Signal Fint getaktet werden, das von dem programmierbaren Teiler 13 erzeugt wird. Die zusätzlichen Komponenten, welche im folgenden beschrieben werden, bilden die Steuerschaltung 18 der Fig. 2.
Die letzten drei Zustände SGW&submin;&sub1;, SGW&submin;&sub2; und SGN&submin;&sub3; des Ausgangssignals SGN des Phasenvergleichers 10 werden in drei Flip-Flops 34 eines Schieberegisters 35 gespeichert, wobei SGN&sub0; den Zustand des momentanen Signals bezeichnet. Das Schieberegister 35 wird von dem Signal Fint getaktet und bildet das oben erwähnte Analyse fenster.
Die Zustände SGN&sub0; bis SGN&submin;&sub3; werden jeweils an die Eingänge eines UND-Gatters 37 mit vier Eingängen angelegt, dessen Ausgang über ein UND-Gatter 38 mit zwei Eingängen an den Aufwärtszählaktivierungseingang (UP) des Aufwärts/Abwärts-Zählers 16 angelegt wird.
Die Komplemente der Zustände SGN&sub0; bis SGN&submin;&sub3; werden jeweils an die Eingänge eines UND-Gatters 40 mit vier Eingängen angelegt, dessen Ausgang über ein UND-Gatter 41 mit zwei Eingängen an den Abwärtszählaktivierungseingang (DOWN) des Aufwärts/Abwärts-Zählers 17 geführt wird.
Das Komplement des Zustands SGN0, der Zustand SGN&submin;&sub1; und das Komplement des Zustands SGN&submin;&sub2; werden jeweils an die Eingänge eines UND-Gatters 43 mit drei Eingängen angelegt, dessen Ausgang über ein UND-Gatter 44 mit zwei Eingängen an den Abwärtszählaktivierungseingang (DOWN) des Aufwärts/Abwärts-Zählers 16 geführt wird.
Der Zustand SGN&sub0;, das Komplement des Zustandes SGN&submin;&sub1; und der Zustand SGN&submin;&sub2; werden jeweils an die Eingänge eines UND-Gatters 46 mit drei Eingängen angelegt, dessen Ausgang über ein UND- Gatter 47 mit zwei Eingängen an den Aufwärtszählaktivierungs eingang (UP) des Aufwärts/Abwärts-Zählers 17 geführt wird.
In einem ersten Schritt werden die UND-Gatter 38, 41, 44 und 47 und weitere Komponenten der Schaltung, die noch nicht beschrieben wurden, nicht berücksichtigt, weil sie den Hauptbetrieb der PLL nicht betreffen. Es wird angenommen, daß die Ausgänge der UND-Gatter 37, 40, 43 und 46 direkt mit den Aufwärts- und Abwärtsaktivierungseingängen der Aufwärts/Abwärts- Zähler 16 und 17 verbunden sind und daß die Zahl NH höher ist als die Zahl NL. Der Betrieb der erfindungsgemäßen PLL ist im folgenden mit Bezug auf Fig. 3 beschrieben.
Vier aufeinanderfolgende "1" des Signals SGN, was den oben genannten Fällen b) und c) entspricht, werden von dem UND-Gatter 37 erfaßt, wodurch das Aufwärtszählen des Zählers 16 aktiviert wird und die Zahl NH während des nächsten Impulses des Signals Fint um eine Einheit inkrementiert wird.
Vier aufeinanderfolgende "0" des Signals SGN, was den oben genannten Fällen d) und e) entspricht, werden von dem UND-Gatter 40 erfaßt, wodurch das Abwärtszählen des Zählers 17 aktiviert wird und die Zahl NL während des nächsten Impulses des Signals Fint um eine Einheit dekrementiert wird.
Eine Folge von Zuständen 1, 0, 1 des Signals SGN, was den oben genannten Fällen a) und c) entspricht, wird von einem Gatter 46 erfaßt, wodurch das Zählen mit dem Zähler 17 aktiviert wird und die Zahl NL während des nächsten Impulses des Signals Fint inkrementiert wird.
Eine Folge von Zuständen 0, 1, 0 des Signals SGN, was den oben genannten Fällen a) und e) entspricht, wird von dem Gatter 43 erfaßt, wodurch das Abwärtszählen des Zählers 16 aktiviert wird und die Zahl NH während des nächsten Impulses des Signals Fint dekrementiert wird.
Die erfindungsgemäße Schaltung weist zusätzliche Komponenten auf, unter denen die UND-Gatter 38, 41, 44 und 47 verhindern, daß die Zahlen NH und NL falsche Werte annehmen, nämlich NH> Nmax, NL< Nmin und NH> NL. Die Zahlen Nma und Nmin bezeichen jeweils die Zahlenwerte, welche den extremen Perioden des Signals Fint entsprechen, zwischen denen die Periode des Signals SYNC schwanken darf.
Um zu verhindern, daß der Zähler 16 über Nmax hinauszählt, ist sein Ausgang (NH) mit einem Vergleicher 50 verbunden, der die Zahl NH mit Nmax vergleicht und das Aufwärtszählen des Zählers verhindert, wenn NH> Nmax, indem er einen Zustand "0" am zweiten Eingang des UND-Gatters 38 vorsieht.
Um zu verhindern, daß der Zähler 17 unter Nmin hinabzählt, ist der Ausgang (NL) des Zählers mit einem Vergleicher 52 verbunden, der die Zahl NL mit Nmin vergleicht und das Abwärtszählen des Zählers 17 sperrt, wenn NL< Nmin, indem er einen Zustand "0" an den zweiten Eingang des UND-Gatters 41 anlegt.
Die Zahlen NH und NL werden ferner in einem Vergleicher 54 verglichen, der das Abwärtszählen des Zählers 16 und das Aufwärtszählen des Zählers 17 sperrt, wenn NH< NL, indem er eine "0" an die zweiten Eingänge der UND-Gatter 44 und 47 anlegt.
Die Zahlen NH und NL haben Werte, welche stets nahe bei einer hohen Zahl liegen, in dem praktischen Beispiel, welches im folgenden beschrieben ist, etwa 7000. Das Speichern von hohen Zahlen, welche sich wenig ändern, in den Zählern 16 und 17 ist nicht günstig, weil dazu Zähler mit einer hohen Anzahl Bits notwendig wären. Es ist vorteilhafter, in den Zählern 16 und 17 hohe (nH) und niedrige (nL) Zwischenzahlen zu speichern, welche zwischen "Null" und einem Wert liegen, der mit einer annehmbaren Anzahl Bit codierbar ist, wobei diese Zahlen dann bei einem besonderen programmierbaren Teiler vorgesehen werden, der aus diesen Zahlen den richtigen Divisionsfaktor N berechnet.
NH und NL könnten einfach dadurch erhalten werden, daß eine konstante Zahl zu nH und nL addiert wird.
Fig. 4 zeigt eine weitere Ausführungsform des programmierbaren Teilers, und sie soll zeigen, daß zahlreiche Modifikationen bei der Realisierung der Erfindung gemacht werden können. Der programmierbare Teiler von Fig. 4 weist einen Teiler durch 9 oder durch 10 (DIV 9/10) 60 auf, welcher das Taktsignal CK vorsieht und ein Zwischensignal Fi liefert. Der Teiler durch 9 (das heißt das Vorsehen eines Impulses bei jedem neunten Impuls des Taktsignals CK) oder durch 10 (das heißt das Vorsehen eines Impulses bei jedem zehnten Impuls des Signals CK) wird durch ein Signal 10/9* ausgewählt. Der Zustand "1" dieses Signals führt zu einer Division durch 10, und der Zustand "0" bewirkt eine Division durch 9. Das Signal Fint wird aus dem Zwischensignal Fi erhalten, indem letzteres mittels eines Teilers 62 geteilt wird.
Das Signal 10/9* wird von einem programmierbaren Impulsgenerator (n-PLS) 64 vorgesehen, welcher das Zwischensignal Fi empfängt und mit einer Zahl n programmiert ist, welche eine der oben beschriebenen Zwischenzahlen nH und nL ist, die von dem Multiplexer 14 (Fig. 2 und 3) vorgesehen werden. Jedesmal, wenn eine vorgegebene Anzahl (größer als n) von Impulsen des Eingangssignals Fi auftritt, wird der Impulsgenerator 64 an seinem Ausgang nur n Impulse gesendet haben.
Bei einem für die Fernsehtechnik angepaßten Beispiel hat das Taktsignal CK eine Frequenz 111 MHz, der Teiler 62 ist ein Teiler durch 768, und der Impulsgenerator 64 ist ein Erzeuger von n Impulsen aus 1024 Impulsen des Signals Fi, wobei die Zahl n, welche von den Zählern 16 oder 17 geliefert wird, eine binäre Zahl zwischen 0 und 511 ist (mit 9 Bit codiert).
Mit dieser Teilerkonfiguration gibt das Signal Fi eine Folge von 1024 Impulsen wieder, von denen n Impulse 10 Perioden des Taktsignals CK von einander getrennt sind und 1024-n Impulse 9 Perioden des Taktsignals voneinander getrennt sind. Das Signal Fint hat alle 768 Impulse des Signals Fi einen Impuls.
Die Frequenz des Signals Fint ist somit gleich der des Taktsignals CK geteilt durch N = 768[(n/1024) + 9]. Wenn n=256, gilt N=7104, und die Frequenz des Signals Fint ist gleich der horizontalen Nennfrequenz von 15625 Hz.
Wenn dieser Teiler in der PLL gemäß der Erfindung verwendet wird, ist die Differenz zwischen der langen Periode und der kurzen Periode des Signals Fint 6,7 Nanosekunden, sobald sich die hohe (nH) und die niedrige (nL) Zwischenzahl um eine Einheit unterscheiden, was einer nicht wahrnehmbaren Verschiebung auf dem Fernsehbildschirm entspricht.
Zusätzlich kann die PLL gemäß der Erfindung ein Signal SYNC mit einer Periode nachführen, welche von 62,3 bis 65,7 Mikrosekunden variiert (was jeweils nL=0 und nH=511 entspricht). Diese extremen Perioden können vergrößert werden, indem Aufwärts/Abwärts-Zähler und programmierbare Teiler mit einer höheren Bitzahl verwendet werden und indem der Divisionsfaktor des Teilers 62 gesenkt wird. Die minimale Differenz zwischen der kurzen und der langen Perioden kann vermindert werden, indem ein Taktsignal CK mit einer höheren Frequenz verwendet wird und indem der Divisionsfaktor des Teilers 62 erhöht wird.
Bei der mit Bezug auf Fig. 3 beschriebenen Ausführungsform wird eine dauerhafte voreilende oder verzögerte Phase des Signals Fint über vier Perioden erfaßt (Und-Gatter 37, 40). Das Auftreten einer gelegentlichen anderen Phase wird über drei Perioden erfaßt (UND-Gatter 43, 46). Es wäre genauso möglich, in beiden Fällen eine Erfassung über drei Perioden zu wählen.
Die Erfindung wurde in Bezug auf Fernsehsignale beschrieben, der Fachmann wird jedoch erkennen, daß diese Schaltung eine digitale PLL darstellt, welche anstelle jeder konventionellen PLL eingesetzt werden kann, indem die Taktfrequenz CK, die Divisionsfaktoren der Teiler und die Differenzen zwischen den Zahlen nH und nL angepaßt werden. Zahlreiche Variationen und Modifikationen der Erfindung ergeben sich für den Fachmann; die Zähler, logischen Gatter und Teiler können beispielsweise durch eine entsprechende Programmierung eines Mikroprozessors realisiert werden, und das Schieberegister 35 kann durch Speicherzellen ersetzt werden. Es ist möglich, andere logische Schaltungen mit denselben Funktionen wie die der beschriebenen Schaltungen zu entwerfen.

Claims

1. Verfahren zum Synchronisieren eines vorgegebenen Signais (Fint) bezüglich eines Bezugssignals (SYNC) mit einer Bezugsperiode (T), wobei das vorgegebene Signal eine lange Periode (TH) oder eine kurze Periode (TL) aufweist, zwischen denen nornalerweise die Bezugsperiode (T) liegt, mit folgenden Verfahrensschritten:

a) Analysieren der Dauer der Bezugsperiode (T) im Verhältnis zür Dauer der langen (TH) und der kurzen (TL)-Perioden;

gekennzeichnet durch die folgenden weiteren Verfahrensschritte:

b) wenn die Bezugsperiode (T) näher bei der langen Periode (TH) als bei der kurzen Periode (TL) liegt, Inkrementieren der kurzen Periode (TL);

c) wenn die Bezugsperiode (T) näher bei der kurzen Periode (TL) als bei der langen Periode (TH) liegt, Dekrementieren der langen Periode (TH);

d) wenn die Bezugsperiode (T) größer als die lange Periode (TH) ist, Inkrementieren der langen Periode (TH); und

e) wenn die Bezugsperiode (T) kleiner als die kurze Periode (TL) ist, Dekrementieren der kurzen Periode (TL).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt a) aus der Analyse einer vorgegebenen Anzahl von letzen aufeinanderfolgenden Phasen-Differenzen zwischen dem vorgegebenen Signal (Fint) und den Bezugssignal (SYNC) besteht, und daß die Anforderungen der Schritte b) bis e) erfüllt sind, wenn unter den letzen Phasendifferenzen jeweils

- die Anzahl der voreilenden Phasen höher ist als die Anzahl der nacheilenden Phasen;

- die Anzahl der nacheilenden Phasen höher ist als die Anzahl der voreilenden Phasen;

- es keine nacheilenden Phasen gibt;

- es keine voreilenden Phasen gibt.

3. Verfahren nachanspruch 2, gekennzeichnet durch die weiteren Verfahrensschritte:

- wenn die Anzahl der aufeinanderfolgenden voreilenden Phasen höher als eine vorgegebene Zahl ist, Inkrementieren der langen Periode (TH); und

- wenn die Anzahl der aufeinanderfolgenden nacheilenden Phasen höher als die vorgegebene Zahl ist, Dekrementieren der kurzen Periode (TL).

4. Verfahren nach einem der Ansprüche 1 bis 3, gekennzeichnet durch die folgenden Verfahrensschritte:

- Vergleichen der langen und kurzen (TH, TL) Perioden; und

- Sperren des Dekrementierens der langen Periode und des Inkrementierens der kurzen Periode, wenn die Differenz zwischen diesen Perioden geringer ist als ein vorgegebener Schwellwert.

5. Verfahren nach einem der Ansprüche 1 bis 4, gekennzeichnet durch die folgenden Verfahrensschritte:

- Vergleichen der langen Periode (TH) mit einer maximalen Periode und Sperren des Inkrementierens der langen Periode, wenn diese Perioden gleich sind; und

- Vergleichen der kurzen Periode (TL) mit einer minimalen Periode und Sperren des Dekrementierens der kurzen Periode, wenn diese Perioden gleich sind.

6. Vorrichtung zum Synchronisieren eines internen Signals (Fint) im Verhältnis zu einem Bezugssignal (SYNC), wobei die Signale jeweils Impulse umfassen, die normalerweise bei einer Nennfrequenz auftreten, mit:

- einem Phasenvergleicher (10), der ein Phasenvergleichssignal (SGN) bei einem vorgegebenen logischen Zustand vorsieht, wenn die Phase des internen Signals (Fint) der Phase des Synchronisierungssignals (SYNC) voreilt und anderenfalls ein Signal mit einem komplementären logischen Zustand vorsieht;

- einem programmierbaren Frequenzteiler (13), der mit einem Takt (CK) gespeist wird und das interne Signal (Fint) vorsieht;

gekennzeichnet durch:

- einen Multiplexer (14), der eine hohe binäre Zahl (NH) an den Teiler (13) liefert, um diesen zu programmieren, wenn das Vergleichssignal den vorgegebenen Zustand hat, und anderenfalls eine niedrige binäre Zahl (NL) vorsieht;

- eine Vorrichtung (34) zum sequentiellen Speichern der letzten Zustände des Vergleichssignals (SGN);

- eine erste Aufwärts-Abwärts-Zählvorrichtung (16), welche mit dem internen Signal (Fint) getaktet wird und die hohe binäre Zahl (NH) an den Multiplexer liefert;

- eine erste Erfassungsvorrichtung (43), welche die erste Aufwärts-Abwärts-Zählvorrichtung (16) in die Abwärtszählposition setzt, wenn die letzten gespeicherten Zustände des Vergleichssignals (SGN) einen einzigen Zustand bei dem vorgegebenen Zustand haben;

- eine zweite Aufwärts-Abwärts-Zählvorrichtung (17), die mit dem internen Signal (Fint) getaktet wird und die niedrige binäre Zahl (NL) an den Multiplexer liefert; und

- eine zweite Erfassungsvorrichtung (46), welche die zweite Aufwärts-Abwärts-Zählvorrichtung (17) in die Aufwärts-Zählposition setzt, wenn die letzten gespeicherten Zustände des Vergleichssignals (SGN) einen einzigen Zustand bei dem komplementären Zustand haben.

7. Vorrichtung nach Anspruch 6, gekennzeichnet durch:

- eine dritte Erfassungsvorrichtung (37), welche die erste Aufwärts-Abwärts-Zählvorrichtung (16) in die Aufwärts-Zählposition setzt, wenn alle gespeicherten Zustände des Vergleichssignals auf dem vorgegebenen Zustand sind; und

- eine vierte Erfassungsvorrichtung (40), welche die zweite Aufwärts-Abwärts-Zählvorrichtung (17) in die Abwärts-Zählposition setzt, wenn alle gespeicherten Zustände des Vergleichssignals bei dem komplementären Zustand sind.

8. Vorrichtung nach Anspruch 6 oder 7, gekennzeichnet durch einen ersten Vergleicher (54) zum Vergleichen der hohen und niedrigen binären Zahlen (NH, NL) und zum Setzen der ersten und der zweiten Aufwärts- Abwärts-Zählvorrichtung (16,17) in einen Stand-by-Zustand, wenn die hohe Zahl niedriger als oder gleich groß wie die niedrige Zahl ist.

9. Vorrichtung nach einem der Ansprüche 6 bis 8, gekennzeichnet durch:

- einen zweiten Vergleicher (50), welcher die hohe binäre Zahl (NH) mit einer maximalen binären Zahl vergleicht und die Aufwärts-Abwärts-Zählvorrichtung (16) in den Stand-by-Zustand setzt, wenn diese Zahl überschritten wird; und

- einen dritten Vergleicher (52), der die niedrige binäre Zahl (NL) mit einer minimalen Zahl vergleicht und die zweite Aufwärts-Abwärts-Zählvorrichtung (17) in den Stand-by-Zustand setzt, wenn diese Zahl unterschritten wird.

10. Vorrichtung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß der programmierbare Teiler (13) einen Teiler (60) durch zwei bstimmte Zahlen aufweist, von denen beide durch das Ausgangssignal eines Impulsgenerators (64) ausgewählt werden, der mit der von dem Multiplexer (14) gelieferten Zahl programmiert ist.