JPH0770991B2 - クロツク再生回路 - Google Patents
クロツク再生回路Info
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- JPH0770991B2 JPH0770991B2 JP3255587A JP3255587A JPH0770991B2 JP H0770991 B2 JPH0770991 B2 JP H0770991B2 JP 3255587 A JP3255587 A JP 3255587A JP 3255587 A JP3255587 A JP 3255587A JP H0770991 B2 JPH0770991 B2 JP H0770991B2
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- Japan
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- clock
- bit
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- pulse
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック再生回路に関し，特に1,0のデューテ
ィ比の異なる受信データから正しくクロックを再生する
回路に関する。
ィ比の異なる受信データから正しくクロックを再生する
回路に関する。
従来，受信データからクロックを再生するには，第５図
に示すように，受信データの変化点を検出し，検出した
タイミングで再生クロックがローレベル（ハイレベル）
ならば位相進み（遅れ）と判定して再生クロックの位相
を遅らす（進める）ことにより，受信データからクロッ
クを再生していた。
に示すように，受信データの変化点を検出し，検出した
タイミングで再生クロックがローレベル（ハイレベル）
ならば位相進み（遅れ）と判定して再生クロックの位相
を遅らす（進める）ことにより，受信データからクロッ
クを再生していた。
上述した従来のクロック再生回路は，受信データの変化
点のタイミングで再生クロックの位相を修正している。
このため，受信データの1,0のデューティ比が異なる場
合には，第６図に示すように，再生クロックの位相が大
きくずれていても，受信データの変化点のタイミングご
とに位相が進み，遅れと交互に判定され，いつまでたっ
ても正しくクロックが再生されないという欠点があっ
た。
点のタイミングで再生クロックの位相を修正している。
このため，受信データの1,0のデューティ比が異なる場
合には，第６図に示すように，再生クロックの位相が大
きくずれていても，受信データの変化点のタイミングご
とに位相が進み，遅れと交互に判定され，いつまでたっ
ても正しくクロックが再生されないという欠点があっ
た。
本発明によれば、受信データが変化するとパルスを出力
するエッジ検出回路と、前記パルスによりリセットされ
前記受信データ伝送速度の2n倍の高速クロックをカウン
トする第１のｎビット２進カウンタ、該第１のｎビット
２進カウンタの（ｎ−１）ビット出力を反転するインバ
ータ、該インバータ出力は（ｎ−１）ビット入力に、前
記第１のｎビット２進カウンタの（ｎ−１）ビット出力
から１ビット出力はそれぞれ（ｎ−２）ビット入力から
０ビット入力にそれぞれ接続されて前記パルスによって
読み込まれ、前記高速クロックをカウントする第２のｎ
ビット２進カウンタから成る再生手段と、前記第２のｎ
ビット２進カウンタのキャリーのタイミングで再生クロ
ックの位相を判定する位相比較器と、該位相比較器の出
力により分周数が制御され前記高速クロックから前記再
生クロックを出力する可変分周回路とから構成されるこ
とを特徴とするクロック再生回路が得られる。
するエッジ検出回路と、前記パルスによりリセットされ
前記受信データ伝送速度の2n倍の高速クロックをカウン
トする第１のｎビット２進カウンタ、該第１のｎビット
２進カウンタの（ｎ−１）ビット出力を反転するインバ
ータ、該インバータ出力は（ｎ−１）ビット入力に、前
記第１のｎビット２進カウンタの（ｎ−１）ビット出力
から１ビット出力はそれぞれ（ｎ−２）ビット入力から
０ビット入力にそれぞれ接続されて前記パルスによって
読み込まれ、前記高速クロックをカウントする第２のｎ
ビット２進カウンタから成る再生手段と、前記第２のｎ
ビット２進カウンタのキャリーのタイミングで再生クロ
ックの位相を判定する位相比較器と、該位相比較器の出
力により分周数が制御され前記高速クロックから前記再
生クロックを出力する可変分周回路とから構成されるこ
とを特徴とするクロック再生回路が得られる。
本発明によれば、また、受信データが変化するとパルス
を出力するエッジ検出回路と、前記パルスによりリセッ
トされ前記受信データ伝送速度のＮ倍の高速クロックを
カウントする第１のＮ進カウンタ、該第１のＮ進カウン
タのカウント値ＭからＬ＝0.5N＋0.5M（Ｍ＜0.5N）、Ｌ
＝0.5M（Ｍ＞0.5N）を計算するデコーダ、前記パルスに
より初期値Ｌに設定され前記高速クロックをカウントす
る第２のＮ進カウンタから成る再生手段と、前記第２の
Ｎ進カウンタのキャリーのタイミングで再生クロックの
位相を判定する位相比較器と、該位相比較器の出力によ
り分周数が制御され前記高速クロックから前記再生クロ
ックを出力する可変分周回路とから構成されることを特
徴とするクロック再生回路が得られる。
を出力するエッジ検出回路と、前記パルスによりリセッ
トされ前記受信データ伝送速度のＮ倍の高速クロックを
カウントする第１のＮ進カウンタ、該第１のＮ進カウン
タのカウント値ＭからＬ＝0.5N＋0.5M（Ｍ＜0.5N）、Ｌ
＝0.5M（Ｍ＞0.5N）を計算するデコーダ、前記パルスに
より初期値Ｌに設定され前記高速クロックをカウントす
る第２のＮ進カウンタから成る再生手段と、前記第２の
Ｎ進カウンタのキャリーのタイミングで再生クロックの
位相を判定する位相比較器と、該位相比較器の出力によ
り分周数が制御され前記高速クロックから前記再生クロ
ックを出力する可変分周回路とから構成されることを特
徴とするクロック再生回路が得られる。
次に，本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図である。受
信データ１を入力するエッジ検出回路２と，エッジ検出
回路２に接続した第１のｎビット２進カウンタ４と，第
２のｎビット２進カウンタ７と，第１のｎビット２進カ
ウンタ４に接続したインバータ５と，第２のｎビット２
進カウンタ７に接続した位相比較器９と，位相比較器９
に接続した可変分周器11とから構成されている。
信データ１を入力するエッジ検出回路２と，エッジ検出
回路２に接続した第１のｎビット２進カウンタ４と，第
２のｎビット２進カウンタ７と，第１のｎビット２進カ
ウンタ４に接続したインバータ５と，第２のｎビット２
進カウンタ７に接続した位相比較器９と，位相比較器９
に接続した可変分周器11とから構成されている。
第２図はクロック再生回路の動作を示すタイミングチャ
ート（但し,n＝３の時）であり，以下に動作を説明す
る。受信データ１のハイまたはローのパルス幅をTP,受
信データ１の周期をTO,デューティのずれを−50％以上
＋50％未満とすると， １データ長なら0.5TOTP＜1.5TOなので再生クロックの
タイミングは0.5TP前になり， ２データ長なら1.5TOTP＜2.5TOなので再生クロックの
タイミングは0.5（TP−TO）前になり， ３データ長なら2.5TOTP＜3.5TOなので再生クロックの
タイミングは0.5（TP−2TO）前になり， ｍデータ長なら（ｍ−0.5）TOTP＜（ｍ＋0.5）TOなの
で再生クロックのタイミングは0.5〔TP−（ｍ−１）
TO〕前となる。
ート（但し,n＝３の時）であり，以下に動作を説明す
る。受信データ１のハイまたはローのパルス幅をTP,受
信データ１の周期をTO,デューティのずれを−50％以上
＋50％未満とすると， １データ長なら0.5TOTP＜1.5TOなので再生クロックの
タイミングは0.5TP前になり， ２データ長なら1.5TOTP＜2.5TOなので再生クロックの
タイミングは0.5（TP−TO）前になり， ３データ長なら2.5TOTP＜3.5TOなので再生クロックの
タイミングは0.5（TP−2TO）前になり， ｍデータ長なら（ｍ−0.5）TOTP＜（ｍ＋0.5）TOなの
で再生クロックのタイミングは0.5〔TP−（ｍ−１）
TO〕前となる。
受信データがハイからロー又はローからハイに変化する
と，エッジ検出回路２からパルス３が出力される。第１
のｎビット２進カウンタ４は受信データ伝送速度の2n倍
の高速クロック13をカウントし，パルス３によって毎回
リセットされて周期Ｔごとに同じ値をとるので，リセッ
トされる直前の値ｌは， となる。また， （ｍ−0.5）TOTP＜mTOの時は,2n-1ｌ＜2n−１ mTOTP＜（ｍ＋0.5）TO時は,0ｌ2n-1であるから，
再生クロックのタイミングは となる。
と，エッジ検出回路２からパルス３が出力される。第１
のｎビット２進カウンタ４は受信データ伝送速度の2n倍
の高速クロック13をカウントし，パルス３によって毎回
リセットされて周期Ｔごとに同じ値をとるので，リセッ
トされる直前の値ｌは， となる。また， （ｍ−0.5）TOTP＜mTOの時は,2n-1ｌ＜2n−１ mTOTP＜（ｍ＋0.5）TO時は,0ｌ2n-1であるから，
再生クロックのタイミングは となる。
ところで，第１のｎビット２進カウンタの（ｎ−１）ビ
ット出力から１ビット出力はそれぞれ，第２のｎビット
２進カウンタ７の（ｎ−２）ビット入力から０ビット入
力に接続され，更に第１のｎビット２進カウンタ４の
（ｎ−１）ビット出力はインバータ５で反転されて第２
のｎビット２進カウンタ７の（ｎ−１）ビット入力に接
続されている。パルス３によって読み込まれる値をＫと
すると， となり，第２のｎビット２進カウンタ７には再生クロッ
クの最適タイミングから受信データの変化点までの時間
が記憶される。
ット出力から１ビット出力はそれぞれ，第２のｎビット
２進カウンタ７の（ｎ−２）ビット入力から０ビット入
力に接続され，更に第１のｎビット２進カウンタ４の
（ｎ−１）ビット出力はインバータ５で反転されて第２
のｎビット２進カウンタ７の（ｎ−１）ビット入力に接
続されている。パルス３によって読み込まれる値をＫと
すると， となり，第２のｎビット２進カウンタ７には再生クロッ
クの最適タイミングから受信データの変化点までの時間
が記憶される。
第２のｎビット２進カウンタ７は高速クロック13をカウ
ントしているので，そのキャリー８のタイミングは再生
クロックの最適タイミングと一致する。キャリー８と再
生クロック12は位相比較器９に入力され，再生クロック
12の位相が判定され，位相修正信号10が出力される。可
変分周器11は位相修正信号10によって分周数を変化さ
せ，再生クロック12の位相を修正する。
ントしているので，そのキャリー８のタイミングは再生
クロックの最適タイミングと一致する。キャリー８と再
生クロック12は位相比較器９に入力され，再生クロック
12の位相が判定され，位相修正信号10が出力される。可
変分周器11は位相修正信号10によって分周数を変化さ
せ，再生クロック12の位相を修正する。
第３図は本発明の第２の実施例を示す。この実施例は，
第1,第２のＮ進カウンタ４−1,7−1,デコーダとしての
機能を持つROM5−１を除けば第１図と同じ構成であり，
後述する動作によりＮ＝８で第１の実施例と同様の再生
クロックが得られる。なお,ROM5−１は，第１のＮ進カ
ウンタ４−１のカウント値ＭからＬ＝0.5N＋0.5M（但
し,M＜0.5N）,L＝0.5M（但し,M＞0.5N）を出力する。
第1,第２のＮ進カウンタ４−1,7−1,デコーダとしての
機能を持つROM5−１を除けば第１図と同じ構成であり，
後述する動作によりＮ＝８で第１の実施例と同様の再生
クロックが得られる。なお,ROM5−１は，第１のＮ進カ
ウンタ４−１のカウント値ＭからＬ＝0.5N＋0.5M（但
し,M＜0.5N）,L＝0.5M（但し,M＞0.5N）を出力する。
第２図を参照して，受信データがハイからロー又はロー
からハイに変化すると，エッジ検出回路２からパルス３
が出力され，第１のＮ進カウンタ４−１は受信データ伝
送速度のＮ倍の高速クロック13をカウントし，パルス３
によって毎回リセットされ，周期Ｔごとに同じ値をとる
ので，リセットされる直前の値Ｍは， となる。また,MはＮ進カウンタの値なので，（ｍ−0.
5）TOTP＜mTOならば,M0.5N mTOTP＜（ｍ＋0.5）TOならば,M＜0.5N となり，さらに となるので， 再生クロックのタイミングは， となる。第１のＮ進カウンタ４−１の0,1,…，（ｎ−
１）ビット出力はROM5−１のA0,A1,…An-1に入力され,R
OM5−１でＬ＝0.5M（Ｍ0.5N）,L＝0.5N＋0.5M（Ｍ＜
0.5N）が計算され（Ｎ＝８の時のROM5−１の内容は第４
図に示す）てO0,O1,…On-1に出力され，第２のＮ進カウ
ンタ７−１には再生クロックの最適タイミングから受信
データの変化点までの時間が設定される。
からハイに変化すると，エッジ検出回路２からパルス３
が出力され，第１のＮ進カウンタ４−１は受信データ伝
送速度のＮ倍の高速クロック13をカウントし，パルス３
によって毎回リセットされ，周期Ｔごとに同じ値をとる
ので，リセットされる直前の値Ｍは， となる。また,MはＮ進カウンタの値なので，（ｍ−0.
5）TOTP＜mTOならば,M0.5N mTOTP＜（ｍ＋0.5）TOならば,M＜0.5N となり，さらに となるので， 再生クロックのタイミングは， となる。第１のＮ進カウンタ４−１の0,1,…，（ｎ−
１）ビット出力はROM5−１のA0,A1,…An-1に入力され,R
OM5−１でＬ＝0.5M（Ｍ0.5N）,L＝0.5N＋0.5M（Ｍ＜
0.5N）が計算され（Ｎ＝８の時のROM5−１の内容は第４
図に示す）てO0,O1,…On-1に出力され，第２のＮ進カウ
ンタ７−１には再生クロックの最適タイミングから受信
データの変化点までの時間が設定される。
第２のＮ進カウンタ７−１も周期T0なので，そのキャリ
ー８のタイミングは再生クロックの最適タイミングと一
致する。以下，第１の実施例と同様，キャリー８と再生
クロック12は位相比較器９に入力され，再生クロック12
の位相が判定され，位相修正信号10が出力される。可変
分周期11は位相修正信号10によって分周数を変化させ，
再生クロック12の位相を修正する。
ー８のタイミングは再生クロックの最適タイミングと一
致する。以下，第１の実施例と同様，キャリー８と再生
クロック12は位相比較器９に入力され，再生クロック12
の位相が判定され，位相修正信号10が出力される。可変
分周期11は位相修正信号10によって分周数を変化させ，
再生クロック12の位相を修正する。
〔発明の効果〕 以上説明したように本発明は，受信データのパルス幅か
ら再生クロックの最適タイミングを求めていることによ
り，受信データのデューティ比が±50％以内なら正しく
クロックが再生できる効果がある。
ら再生クロックの最適タイミングを求めていることによ
り，受信データのデューティ比が±50％以内なら正しく
クロックが再生できる効果がある。
第１図は本発明の第１の実施例のクロック再生回路のブ
ロック図，第２図は本発明のクロック再生回路の動作を
示すタイムチャート，第３図は本発明の第２の実施例の
ブロック図，第４図は第３図におけるROM5−１の記憶内
容を示した図，第５図と第６図は従来のクロック再生回
路の動作を示すタイムチャートである。 １……受信データ,2……エッジ検出回路,4,7……ｎビッ
ト２進カウンタ,5……インバータ,9……位相比較器,11
……可変分周器,4−1,4−２……Ｎ進カウンタ,5−１…
…ROM。
ロック図，第２図は本発明のクロック再生回路の動作を
示すタイムチャート，第３図は本発明の第２の実施例の
ブロック図，第４図は第３図におけるROM5−１の記憶内
容を示した図，第５図と第６図は従来のクロック再生回
路の動作を示すタイムチャートである。 １……受信データ,2……エッジ検出回路,4,7……ｎビッ
ト２進カウンタ,5……インバータ,9……位相比較器,11
……可変分周器,4−1,4−２……Ｎ進カウンタ,5−１…
…ROM。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/00 Ｕ
Claims (2)
- 【請求項１】受信データが変化するとパルスを出力する
エッジ検出回路と、 前記パルスによりリセットされ前記受信データ伝送速度
の2n倍の高速クロックをカウントする第１のｎビット２
進カウンタと、該第１のｎビット２進カウンタの（ｎ−
１）ビット出力を反転するインバータと、該インバータ
出力は（ｎ−１）ビット入力に、前記第１のｎビット２
進カウンタの（ｎ−１）ビット出力から１ビット出力は
それぞれ（ｎ−２）ビット入力から０ビット入力にそれ
ぞれ接続されて前記パルスによって読み込まれ、前記高
速クロックをカウントする第２のｎビット２進カウンタ
とから成る再生手段と、 前記第２のｎビット２進カウンタのキャリーのタイミン
グで再生クロックの位相を判定する位相比較器と、 該位相比較器の出力により分周数が制御され前記高速ク
ロックから前記再生クロックを出力する可変分周回路と
から構成される、 ことを特徴とするクロック再生回路。 - 【請求項２】受信データが変化するとパルスを出力する
エッジ検出回路と、 前記パルスによりリセットされ前記受信データ伝送速度
のＮ倍の高速クロックをカウントする第１のＮ進カウン
タと、該第１のＮ進カウンタのカウント値ＭからＬ＝0.
5N＋0.5M（Ｍ＜0.5N）、Ｌ＝0.5M（Ｍ＞0.5N）を計算す
るデコーダと、前記パルスにより初期値Ｌに設定され前
記高速クロックをカウントする第２のＮ進カウンタとか
ら成る再生手段と、 前記第２のＮ進カウンタのキャリーのタイミングで再生
クロックの位相を判定する位相比較器と、 該位相比較器の出力により分周数が制御され前記高速ク
ロックから前記再生クロックを出力する可変分周回路と
から構成される、 ことを特徴とするクロック再生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-199039 | 1986-08-27 | ||
| JP19903986 | 1986-08-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153920A JPS63153920A (ja) | 1988-06-27 |
| JPH0770991B2 true JPH0770991B2 (ja) | 1995-07-31 |
Family
ID=16401102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3255587A Expired - Lifetime JPH0770991B2 (ja) | 1986-08-27 | 1987-02-17 | クロツク再生回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4841167A (ja) |
| EP (1) | EP0261428B1 (ja) |
| JP (1) | JPH0770991B2 (ja) |
| KR (1) | KR910001556B1 (ja) |
| AU (1) | AU600871B2 (ja) |
| CA (1) | CA1274883A (ja) |
| DE (1) | DE3788030D1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB2225198B (en) * | 1988-09-20 | 1993-05-05 | Texas Instruments Ltd | Improvements in or relating to digital signal processors |
| JPH0292021A (ja) * | 1988-09-29 | 1990-03-30 | Mitsubishi Rayon Co Ltd | ディジタルｐｌｌ回路 |
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| JP4297552B2 (ja) * | 1998-07-06 | 2009-07-15 | 富士通マイクロエレクトロニクス株式会社 | セルフ・タイミング制御回路 |
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| JP5515920B2 (ja) * | 2010-03-24 | 2014-06-11 | 株式会社明電舎 | Ｄｐｌｌ回路 |
| JP2017033325A (ja) * | 2015-08-03 | 2017-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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|---|---|---|---|---|
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