JPS648496B2 - - Google Patents
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- Publication number
- JPS648496B2 JPS648496B2 JP24381284A JP24381284A JPS648496B2 JP S648496 B2 JPS648496 B2 JP S648496B2 JP 24381284 A JP24381284 A JP 24381284A JP 24381284 A JP24381284 A JP 24381284A JP S648496 B2 JPS648496 B2 JP S648496B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- bit
- output
- jitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010354 integration Effects 0.000 description 10
- 238000001514 detection method Methods 0.000 description 9
- 238000003708 edge detection Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ伝送方式の、NRZ信号の０
又は１連続によるタイミング情報の消失を防ぐた
めに、1B2B符号の１種であるスプリツトフエー
ズ信号を用い、受信側でNRZ信号に変換するデ
イジタル積分検出復号回路の改良に関する。
又は１連続によるタイミング情報の消失を防ぐた
めに、1B2B符号の１種であるスプリツトフエー
ズ信号を用い、受信側でNRZ信号に変換するデ
イジタル積分検出復号回路の改良に関する。
上記デイジタル積分検出復号回路では、スプリ
ツトフエーズ信号をNRZ信号に復号した場合、
ジツタがあつてもビツト誤り率が小さいことが望
ましい。
ツトフエーズ信号をNRZ信号に復号した場合、
ジツタがあつてもビツト誤り率が小さいことが望
ましい。
尚スプリツトフエーズ信号の波形を示すと、第
３図Ａ，Ｂに示す如くで、NRZ信号の１を示す
には１ビツトの前半が０レベルで後半が１レベル
であり、NRZ信号の０を示すには１ビツトの前
半が１レベルで後半が０レベルとなつている。
３図Ａ，Ｂに示す如くで、NRZ信号の１を示す
には１ビツトの前半が０レベルで後半が１レベル
であり、NRZ信号の０を示すには１ビツトの前
半が１レベルで後半が０レベルとなつている。
第４図は従来例のデイジタル積分検出復号回路
のブロツク図、第５図は第４図の各部の波形のタ
イムチヤートであり、Ａ〜Ｈは第４図のａ〜ｈ点
に対応している。
のブロツク図、第５図は第４図の各部の波形のタ
イムチヤートであり、Ａ〜Ｈは第４図のａ〜ｈ点
に対応している。
図中１は排他的論理和回路、２はアツプダウン
カウンタである積分カウンタ、３はエツヂ検出回
路、４は検出インターバル設定回路、５，６は
FFを示す。
カウンタである積分カウンタ、３はエツヂ検出回
路、４は検出インターバル設定回路、５，６は
FFを示す。
第５図Ａに示す、マスタクロツクより作られス
プリツトフエーズ信号をNRZ信号に再生する為
の１ビツト１サイクルの再生クロツク及び第５図
Ｂに示すスプリツトフエーズ信号（この場合は
１）は排他的論理和回路１に入力し、排他的論理
和がとられ、第５図Ｃに示すこの結果が出力さ
れ、積分カウンタ２に入力する。
プリツトフエーズ信号をNRZ信号に再生する為
の１ビツト１サイクルの再生クロツク及び第５図
Ｂに示すスプリツトフエーズ信号（この場合は
１）は排他的論理和回路１に入力し、排他的論理
和がとられ、第５図Ｃに示すこの結果が出力さ
れ、積分カウンタ２に入力する。
積分カウンタ２には、エツヂ検出回路３より
の、再生クロツクの立ち上がりを検出して発する
第５図Ｄに示すエツヂ検出パルスが入力してお
り、このパルスによりリセツトされる。又積分カ
ウンタ２は入力が１レベルの時はダウンカウント
し出力は＋レベルの方向に増加し、入力が０レベ
ルの時はアツプカウントし出力は−レベルの方向
に増加する。
の、再生クロツクの立ち上がりを検出して発する
第５図Ｄに示すエツヂ検出パルスが入力してお
り、このパルスによりリセツトされる。又積分カ
ウンタ２は入力が１レベルの時はダウンカウント
し出力は＋レベルの方向に増加し、入力が０レベ
ルの時はアツプカウントし出力は−レベルの方向
に増加する。
スプリツトフエーズ信号には、第５図Ｂの矢印
に示す如きジツタが生ずることがあり、このジツ
タの為に、排他的論理和回路１の出力の第５図Ｃ
の斜線に示す所は、０レベルになることがある。
に示す如きジツタが生ずることがあり、このジツ
タの為に、排他的論理和回路１の出力の第５図Ｃ
の斜線に示す所は、０レベルになることがある。
この為、積分カウンタ２はアツプダウンカウン
トし、出力は第５図Ｅに示す如くレベルが変動す
る。この場合スプリツトフエーズ信号のジツタが
大きいと、第５図Ｃに示す排他的論理和回路１の
出力の０レベルの間が長くなり、積分カウンタ２
の出力が、次ビツトとの境界点では＋レベルであ
るべき所が−レベルとなることがあり、この次ビ
ツトとの境界点で、１レベルか０レベルを判定し
NRZ信号に変換したのでは、ビツト誤りが多く
なる。
トし、出力は第５図Ｅに示す如くレベルが変動す
る。この場合スプリツトフエーズ信号のジツタが
大きいと、第５図Ｃに示す排他的論理和回路１の
出力の０レベルの間が長くなり、積分カウンタ２
の出力が、次ビツトとの境界点では＋レベルであ
るべき所が−レベルとなることがあり、この次ビ
ツトとの境界点で、１レベルか０レベルを判定し
NRZ信号に変換したのでは、ビツト誤りが多く
なる。
このビツト誤りを少なくする為に従来は、次ビ
ツトとの境界点より自ビツト方向のジツタの幅を
想定し、この幅の分ずれた第５図Ｆに示すパルス
を、検出インターバル設定回路４より発生し、
FF５に入力し積分カウンタ２よりの出力をたた
き、FF５の出力より第５図Ｇに示す如きパルス
を発生させ、FF６に入力し、この入力したパル
スを再生クロツクの立ち上がり点にてたたき、
FF６の出力より第５図Ｈに示すNRZに変換され
た信号を出力している。
ツトとの境界点より自ビツト方向のジツタの幅を
想定し、この幅の分ずれた第５図Ｆに示すパルス
を、検出インターバル設定回路４より発生し、
FF５に入力し積分カウンタ２よりの出力をたた
き、FF５の出力より第５図Ｇに示す如きパルス
を発生させ、FF６に入力し、この入力したパル
スを再生クロツクの立ち上がり点にてたたき、
FF６の出力より第５図Ｈに示すNRZに変換され
た信号を出力している。
しかしながら、従来の回路では、ジツタが生ず
る自ビツトの前端及び中央部も積分範囲にしてい
る為、この範囲のジツタが大きくなると、第５図
Ｆに示すパルス点における積分カウンタ２の出力
は−レベルになることがあり、ビツト誤り率が劣
化する問題点がある。尚、入力信号が０の時も正
負が逆であるが同様である。
る自ビツトの前端及び中央部も積分範囲にしてい
る為、この範囲のジツタが大きくなると、第５図
Ｆに示すパルス点における積分カウンタ２の出力
は−レベルになることがあり、ビツト誤り率が劣
化する問題点がある。尚、入力信号が０の時も正
負が逆であるが同様である。
上記問題点は、１ビツト内の両端及び中央部の
所定の幅を積分範囲から除外する手段を設けた本
発明のデイジタル積分検出復号回路により解決さ
れる。
所定の幅を積分範囲から除外する手段を設けた本
発明のデイジタル積分検出復号回路により解決さ
れる。
本発明によれば、１ビツト内の両端及び中央部
の通常起こるジツタの幅を想定し、この幅を積分
範囲から除外するようにしているので、ジツタが
大きくとも、積分カウンタの出力のレベルが逆転
することは殆ど無くなりビツト誤り率を非常に小
さくすることが出来る。
の通常起こるジツタの幅を想定し、この幅を積分
範囲から除外するようにしているので、ジツタが
大きくとも、積分カウンタの出力のレベルが逆転
することは殆ど無くなりビツト誤り率を非常に小
さくすることが出来る。
第１図は本発明の実施例のデイジタル積分検出
復号回路のブロツク図、第２図は第１図の各部の
波形のタイムチヤートで、Ａ〜Ｉは第１図のａ〜
ｉ点に対応している。
復号回路のブロツク図、第２図は第１図の各部の
波形のタイムチヤートで、Ａ〜Ｉは第１図のａ〜
ｉ点に対応している。
図中２−１は積分カウンタ、３−１はエツヂ検
出回路、７はカウント開始ビツト設定回路、８は
カウント範囲設定回路、９はFFを示し、尚全図
を通じ同一符号は同一機能のものを示す。
出回路、７はカウント開始ビツト設定回路、８は
カウント範囲設定回路、９はFFを示し、尚全図
を通じ同一符号は同一機能のものを示す。
第１図で第３図と大きく異なる点は、エツヂ検
出回路３−１では第２図Ｄに示す再生クロツクの
立ち上がり点を検出したパルスの他に、中央の立
ち下がり点も共に検出した第２図Ｅに示すパルス
も出力させ、これを、カウント開始ビツト設定回
路７にて、第２図Ｂの矢印の右方向のジツタ幅を
想定し、この分遅延された第２図Ｆに示すパルス
としてカウント範囲設定回路８に入力し、カウン
ト範囲設定回路８では、第２図Ｂの矢印の左方向
のジツタ幅も想定し、第２図Ｇに示す如き、１ビ
ツト内の両端および中央部のジツタの幅の間は積
分範囲から除外する、カウント範囲を設定するパ
ルス（１レベルの間カウントする）を作り、積分
カウンタ２−１に与え、この範囲の間積分カウン
トするようにした点である。
出回路３−１では第２図Ｄに示す再生クロツクの
立ち上がり点を検出したパルスの他に、中央の立
ち下がり点も共に検出した第２図Ｅに示すパルス
も出力させ、これを、カウント開始ビツト設定回
路７にて、第２図Ｂの矢印の右方向のジツタ幅を
想定し、この分遅延された第２図Ｆに示すパルス
としてカウント範囲設定回路８に入力し、カウン
ト範囲設定回路８では、第２図Ｂの矢印の左方向
のジツタ幅も想定し、第２図Ｇに示す如き、１ビ
ツト内の両端および中央部のジツタの幅の間は積
分範囲から除外する、カウント範囲を設定するパ
ルス（１レベルの間カウントする）を作り、積分
カウンタ２−１に与え、この範囲の間積分カウン
トするようにした点である。
従つて、積分カウンタ２−１は第２図Ｇの１レ
ベルの間カウントし、０レベルの間はカウントを
中断し、前の値をホールドしているので、ジツタ
の幅がかなり大きくとも、この出力が逆転して−
レベルになることは殆どなくなる。
ベルの間カウントし、０レベルの間はカウントを
中断し、前の値をホールドしているので、ジツタ
の幅がかなり大きくとも、この出力が逆転して−
レベルになることは殆どなくなる。
このような積分カウンタ２−１の第２図Ｈに示
す出力は、FF９に入力し、エツヂ検出回路３−
１の出力の第２図Ｄに示すエツヂ検出パルスにて
たたかれ、FF９より第２図Ｉに示す如きNRZ信
号を出力する。
す出力は、FF９に入力し、エツヂ検出回路３−
１の出力の第２図Ｄに示すエツヂ検出パルスにて
たたかれ、FF９より第２図Ｉに示す如きNRZ信
号を出力する。
従つて、ビツト誤り率は非常に小さく出来大幅
に改善される。
に改善される。
以上詳細に説明せる如く本発明によれば、スプ
リツトフエーズ信号をNRZ信号に復号する場合、
ジツタの幅が大きくとも、ビツト誤り率を非常に
小さく出来大幅に改善出来る効果がある。
リツトフエーズ信号をNRZ信号に復号する場合、
ジツタの幅が大きくとも、ビツト誤り率を非常に
小さく出来大幅に改善出来る効果がある。
第１図は本発明の実施例のデイジタル積分検出
復号回路のブロツク図、第２図は第１図の各部の
波形のタイムチヤート、第３図はスプリツトフエ
ーズ信号のNRZ信号に対応した波形を示す図、
第４図は従来例のデイジタル積分検出復号回路の
ブロツク図、第５図は第４図の各部の波形のタイ
ムチヤートである。 図において、１は排他的論理和回路、２，２−
１は積分カウンタ、３，３−１はエツヂ検出回
路、４は検出インターバル設定回路、５，６，９
はFF、７はカウント開始ビツト設定回路、８は
カウント範囲設定回路を示す。
復号回路のブロツク図、第２図は第１図の各部の
波形のタイムチヤート、第３図はスプリツトフエ
ーズ信号のNRZ信号に対応した波形を示す図、
第４図は従来例のデイジタル積分検出復号回路の
ブロツク図、第５図は第４図の各部の波形のタイ
ムチヤートである。 図において、１は排他的論理和回路、２，２−
１は積分カウンタ、３，３−１はエツヂ検出回
路、４は検出インターバル設定回路、５，６，９
はFF、７はカウント開始ビツト設定回路、８は
カウント範囲設定回路を示す。
Claims (1)
- １ スプリツトフエーズ信号をNRZ信号に変換
するデイジタル積分検出復号回路において、１ビ
ツト内の両端及び中央部の所定の幅を積分範囲か
ら除外する手段を設けたことを特徴とするデイジ
タル積分検出復号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24381284A JPS61121618A (ja) | 1984-11-19 | 1984-11-19 | デイジタル積分検出復号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24381284A JPS61121618A (ja) | 1984-11-19 | 1984-11-19 | デイジタル積分検出復号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61121618A JPS61121618A (ja) | 1986-06-09 |
| JPS648496B2 true JPS648496B2 (ja) | 1989-02-14 |
Family
ID=17109297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24381284A Granted JPS61121618A (ja) | 1984-11-19 | 1984-11-19 | デイジタル積分検出復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121618A (ja) |
-
1984
- 1984-11-19 JP JP24381284A patent/JPS61121618A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61121618A (ja) | 1986-06-09 |
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