JPH057908B2

JPH057908B2 -

Info

Publication number: JPH057908B2
Application number: JP57047483A
Authority: JP
Inventors: Uein Ebanzu Maikeru
Original assignee: ERIKUSON JII II MOOBIRU KOMYUNIKEESHONZU Inc
Current assignee: ERIKUSON JII II MOOBIRU KOMYUNIKEESHONZU Inc
Priority date: 1981-03-27
Filing date: 1982-03-26
Publication date: 1993-01-29
Also published as: JPS57176859A; US4382298A

Description

【発明の詳細な説明】この発明は信号回復回路、特に歪んだ２進デイ
ジツト又はビツトをもとの形に正確に回復する信
号回復回路に関する。

２進データは信号用及び情報用に広く使われて
いる。２進データは多くの利点があるが、特に無
線システムのような媒体を介して伝送した時、歪
み又は誤りが生ずる。この為、２進デイジツト又
はビツトをもとの形に回復する装置が必要であ
る。

従つて、この発明の主な目的は２進デイジツト
又はビツト回復回路を提供することである。

この発明の別の目的は、伝送媒体によつてビツ
トに著しい歪みがあつても、受信ビツトをもとの
形に正確に回復する新規で改良された回路を提供
することである。

この発明の別の目的は、デイジタル回路を用い
て構成し得る新規で改良されたビツト回復回路を
提供することである。

２進デイジツト又はビツトは、伝送中に歪みを
受ける外に、関連回路がその前縁及び後縁に応答
する時、これらの前縁又は後縁で不適正に解釈又
は検出されがちであるので、この発明の別の目的
は、受信ビツトの論理状態を判定する時、ビツト
の前縁及び後縁の近辺を考慮に入れない新規で改
良されたビツト回復回路を提供することである。

この発明のさらに別の目的は、計数可能な最大
値の小さい計数器を用いて構成することができ、
これによつて安価となるビツト回復回路を提供す
ることである。

簡単に言うと、上記並びにその他の目的が、こ
の発明では、各ビツトの前縁及び後縁から離れ
た、選ばれた中央部分の間、各々の受信ビツトを
複数回サンプリングする為にクロツク・パルスを
使うビツト回復回路によつて達成される。論理１
を表わすサンプルを計数し、カウントが予定の値
に達すると、その計数が固定状態に保たれるとと
もに、フリツプフロツプによつて回復した論理１
が発生される。カウントが予定の値に達しない
と、フリツプフロツプによつて、回復した論理０
が発生される。この為、伝送中にビツトの歪みが
あつても、２進デイジツト又はビツトが比較的正
確に回復される。また、カウントが予定の値に達
すると、前記計数が固定状態に保たれるので、予
定の値を越える計数が阻止され、その結果、計数
可能な最大値の小さい計数器を前記計数のために
用いることができ、したがつて、安価となる。す
なわち、前記計数が予定の値に達してもその計数
が固定状態に保たれずに引き続いて行われるとす
れば、計数可能な最大値が少なくとも前記サンプ
リングの回数より大きくなれば途中でその最大値
を越えてゼロ（リセツト状態）に戻つてしまう場
合が起き適正な計数ができなくなつてしまうの
で、計数可能な最大値が前記サンプリングの回数
より大きい計数器を使用しなければならない。こ
れに対し、本発明では、前述のように予定の値を
越える計数が阻止されるので、計数可能な最大値
が前記予定の値以上である計数器を用いることが
できる。そして、受信ビツトが論理１か論理０か
を判定するためには、前記予定の値を前記サンプ
リング回数より小さく設定しておくことができる
ので、本発明では、計数可能な最大値の小さい計
数器を用いることができるのである。

この発明の要旨は特許請求の範囲に具体的に明
確に記載してあるが、この発明の構成、作用、及
びその他の目的、利点は、以下図面について説明
する所から理解されよう。

２進データ伝送方式では、論理１及び論理０
（これは任意の適正な周波数又は電圧レベルによ
つて表わすことが出来る）が、逐次的に受信器へ
伝送される。典型的には、別個の同期信号を送る
別の回路又は通路がなく、この為、受信器はビツ
トのタイミングを表わす正確な信号を再生する、
又は再び発生するビツト・タイミング回路を持つ
ている。ビツト・タイミングを再生する多数の装
置が提案されており、その１つが1965年にマツク
グロービル・カンパニから出版されたベネツト及
びデービー共著「データ・トランスミツシヨン
（Data Transmission）」の第260頁乃至第261頁
に記載されている。この文献に記載されているこ
とを参照されたい。この文献に記載されているよ
うに、高速クロツク（64×ビツト速度）を設け、
そのクロツク・パルスを局部計数器で計数し、最
上位段又は出力段から出力を取出す。計数される
クロツク・パルスの数が、計数器の出力の変化時
刻並びに受信２進データ・ビツトの変化時刻の関
数として増減する。計数器の出力段の変化が受信
ビツトの変化に対して遅れると、余分のクロツ
ク・パルスが計数器の入力に印加される。計数器
の出力段の変化が受信ビツトの変化より進んでい
ると、計数器の入力に加えられるクロツク・パル
スが減る。こうして正確なビツト・タイミング信
号が発生される。上に述べた様に、ビツト・タイ
ミング回路は２進データ受信器内にあるのが普通
である。この発明では、このビツト・タイミング
回路内に存在する信号をビツト回復回路に利用す
る。特に、この回路を利用して、各ビツトの始め
にクリヤ（clear）パルスを発生すると共に、各
ビツトの終りの直前に読取パルスを発生する。ク
リヤ及び読取パルスは、計数器の出力段と同期し
て、計数器の適正な段に接続された論理ゲートを
用いるなどの任意の便利な方法で、取出すことが
出来る。

第１図はこの発明の好ましい実施例のビツト回
復回路の回路図である。この回路を判り易く説明
する為、受信ビツトは毎秒512ビツトの速度で発
生し、クロツク・パルスは毎秒512×64、即ち、
毎秒32768パルスの速度で発生すると仮定する。
こゝで仮定した数値は前掲引用文献に説明されて
いるビツト・タイミング回路とも合う。然し、当
業者であれば、この発明のビツト回復回路が、任
意の所望の速度を持つビツト及びクロツク・パル
スに使えることが理解されよう。

回復しようとする受信ビツトが排他的オア・ゲ
ート１０の第１の入力に印加される。ゲート１０
の出力がＤ形フリツプフロツプ１２のＤ入力に印
加される。このフリツプフロツプ１２のクロツク
入力Ｃにアンド・ゲート１４を介してクロツク・
パルスが供給される。すなわち、クロツク・パル
スがアンド・ゲート１４の第１の入力に印加さ
れ、アンド・ゲート１４の出力がフリツプフロツ
プ１２のクロツク入力Ｃに供給される。アンド・
ゲート１４は、その第２の入力に入る信号に応じ
て、クロツク入力Ｃに対して前記クロツク・パル
スを通過させ、又は阻止する。フリツプフロツプ
１２のＱ出力が排他的オア・ゲート１０の第２の
入力に印加され、このため受信ビツトが論理１で
ある時は、各々のクロツク・パルスに応答して、
フリツプフロツプ１２がＱ出力に変化を発生し、
受信ビツトが論理０である時は、Ｑ出力に変化を
発生しないようにする回路を形成する。これは、
排他的オア・ゲート１０が、その第１の入力及び
第２の入力の双方に論理１又は論理０が入力され
た場合には論理０を出力するとともに、第１の入
力に論理１が入力されて第２の入力に論理０が入
力された場合及び第１の入力に論理０が入力され
て第２の入力に論理１が入力された場合には論理
１を出力する性質を持つていること、並びに、Ｄ
形フリツプフロツプ１２が、そのＤ入力のデータ
をクロツク入力Ｃに入力されたクロツク・パルス
の１クロツク分だけ遅らせてＱ出力から出する性
質を持つていること、によるのである。すなわ
ち、例えば、受信ビツトが論理１（排他的オア・
ゲート１０の第１の入力が論理１）である場合に
は、最初にＤ形フリツプフロツプ１２のＱ出力
（排他的オア・ゲート１０の第２の入力）が論理
０であるとすると、排他的オア・ゲート１０の動
作によつてその出力Ｄ形フリツプフロツプ１２の
Ｄ入力）には、論理１が得られていることとな
る。そして、この最初の状態において、Ｄ形フリ
ツプフロツプ１２のクロツク入力Ｃに１クロツ
ク・パルスが入力されると、Ｄ形フリツプフロツ
プ１２の動作によつてそのＱ出力が論理１とな
り、排他的オア・ゲート１０の動作によつてその
出力が論理０となる。そして、この状態におい
て、Ｄ形フリツプフロツプ１２のクロツク入力Ｃ
に更に１クロツク・パルスが入力されると、Ｄ形
フリツプフロツプ１２の動作によつてそのＱ出力
が論理０となり、排他的オア・ゲート１０の動作
によつてその出力が論理１となり、最初の状隊に
戻る。そして、受信ビツトが論理１である限り、
Ｄ形フリツプフロツプ１２のＤ入力に１クロツ
ク・パルスが入力される度にこれらの動作を繰り
返す。したがつて、受信ビツトが論理１である時
は、Ｄ形フリツプフロツプ１２のクロツク入力Ｃ
に供給された各々のクロツク・パルスに応答し
て、Ｄ形フリツプフロツプ１２のＱ出力に変化
（パルス）が発生する。他方、受信ビツトが論理
０（排他的オア・ゲート１０の第１の入力が論理
０）である場合には、Ｄ形フリツプフロツプ１２
のＱ出力（排他的オア・ゲート１０の第２の入
力）が論理０であるとすると、排他的オア・ゲー
ト１０の動作によつてその出力（Ｄ形フリツプフ
ロツプ１２のＤ入力）には、論理０が得られてい
ることとなる。そして、この状態において、Ｄ形
フリツプフロツプ１２のクロツク入力Ｃにクロツ
ク・パルスが入力されてＤ形フリツプフロツプ１
２が動作しても、Ｄ形フリツプフロツプ１２のＱ
出力は論理０のままであり、排他的オア・ゲート
１０の出力も論理０のままであり、Ｄ形フリツプ
フロツプ１２のＱ出力に変化（パルス）は発生し
ない。また、受信ビツトが論理０（排他的オア・
ゲート１０の第１の入力が論理０）である場合
に、Ｄ形フリツプフロツプ１２のＱ出力（排他的
オア・ゲート１０の第２の入力）が論理１である
とすると、排他的オア・ゲート１０の動作によつ
てその出力（Ｄ形フリツプフロツプ１２のＤ入
力）には、論理１が得られていることとなる。そ
して、この状態において、Ｄ形フリツプフロツプ
１２のクロツク入力Ｃにクロツク・パルスが入力
されてＤ形フリツプフロツプ１２が動作しても、
Ｄ形フリツプフロツプ１２のＱ出力は論理１のま
まであり、排他的オア・ゲート１０の出力も論理
１のままであり、Ｄ形フリツプフロツプ１２のＱ
出力に変化（パルス）は発生しない。したがつ
て、受信ビツトが論理０である時は、いずれにし
ても、Ｄ形フリツプフロツプ１２のクロツク入力
Ｃにクロツク・パルスが入力されても、Ｄ形フリ
ツプフロツプ１２のＱ出力に変化（パルス）が発
生しない。なお、Ｄ形フリツプフロツプ１２のＱ
出力を排他的オア・ゲート１０の第２の入力に印
加しているのは、前述から明らかなように、受信
ビツトが論理１である場合に４段計数器２０に計
数させるべきパルスが発生するように、排他的オ
ア・ゲート１０の出力を周期的に強制的に論理０
に戻すためである。なお、受信ビツトとＤ形フリ
ツプフロツプ１２との関係は、前述から明らかで
あるが、後述の第２図のａ及びｄからも明らかで
ある。

そして、Ｄ形フリツプフロツプ１２のＱ出力が
４段計数器２０のクロツク入力Ｃに印加される。
これらの４段が２，４，８，16の２進カウントを
表わす。フリツプフロツプ１２及び計数器２０が
クリヤ又はリセツト・パルスに対するクリヤ又は
リセツト入力CLRを持つている。カウント８及
び16の段のＱ出力が、アンド・ゲート２２の２入
力に印加される。アンド・ゲート２２の出力がイ
ンバータ２４を介して、アンド・ゲート１４の第
２の入力に結合されると共に、Ｄ形フリツプフロ
ツプ３０のＤ入力にも結合されている。フリツプ
フロツプ３０のクロツク入力Ｃに読取パルスが供
給される。フリツプフロツプ３０のＱ出力から、
回復データ・ビツトが取出される。

次に、共通の時間軸に対して第２図のａ乃至ｅ
に示す波形を参照して、第１図の回路の動作を説
明する。第２図のａ乃至ｅの波形は、第１図に同
じアルフアベツトで示した点の波形を示す。な
お、第２図のｄは、計数器２０のカウントを示し
ており、したがつて、実質的にはＤ形フリツプフ
ロツプ１２のＱ出力を示していることとなる。

第２図ａは雑音又は歪みを持つ典型的な受信デ
ータ・ビツトを示す。説明の便宜上、ビツトが毎
秒512個の速度で発生し、約0.00195秒の周期Ｔを
持つと仮定した。ビツトのサンプルは毎秒64×
512、即ち、毎秒32768個の速度でとると仮定し
た。更に、丁度論理０が終り、論理１が後に続
き、その後に論理０ビツトが続くと仮定した。時
刻T₀に受信ビツトが論理０から論理１に切換わ
る。時刻T₀からT₁まで、フリツプフロツプ１２
及び計数器２０は、クリヤ入力CLRに印加され
たクリヤ・パルスにより、論理０状態に保たれ
る。時刻T₁に、アンド・ゲート１４がインバー
タ２４から論理１を受取り、この為ゲート１４が
クロツク・パルスをフリツプフロツプ１２のクロ
ツク入力Ｃに通す。受信ビツトが論理１である
と、フリツプフロツプ１２はクロツク・パルスに
より、仮定したクロツク・パルス速度の半分の速
度、即ち、毎秒16384個の速度で、パルスを発生
する。

時刻T₁及びT₇の間、計数器２０及びフリツプ
フロツプ１２が論理１のサンプルを計数する。こ
れらのカウントが第２図ｄに示されている。時刻
T₁及びT₂の間には、３のカウントがある。時刻
T₂の直後、データ・ビツトに雑音擾乱が入り、
論理０である様に見せるので、カウントはしな
い。データ・ビツトは時刻T₃に論理１に回復し、
この為更にカウントが増えて、時刻T₄には15の
カウントになる。この時刻T₄に、別の雑音擾乱
が入り、時刻T₅までカウントはしない。時刻T₅
の後、データ・ビツトはかなり安定な論理１を保
ち、時刻T₆までに更にカウントを増やす。時刻
T₆には、計数器２０の合計カウントは24になつ
ている。この時、カウント８及び16の両方の段の
Ｑ出力が論理１になるので、アンド・ゲート２２
が論理１を発生する。この為インバータ２４が論
理０を発生してアンド・ゲート１４を閉塞するの
で、フリツプフロツプ１２のクロツク入力Ｃにこ
れ以上クロツク・パルスか印加されなくなる。こ
の為、計数器２０は、それをリセツトする32のカ
ウントに達しない。従つて、24すなわち（８＋
16）のカウントを保つ。アンド・ゲート２２によ
つて発生された論理１がフリツプフロツプ３０の
Ｄ入力にも印加される。時刻T₇に計数器読取パ
ルスが第２図ｂに示すように発生される。このパ
ルスにより、フリツプフロツプ３０は、第２図ｅ
に示すように、そのＱ出力に論理１を発生する。
このパルスは局部的に発生され、雑音を持つ伝送
媒体の影響を受けないから、明確で正確である。
読取パルスはビツト周期Ｔの終りよりもＴ／８前
に生じるので、回復データ・ビツトは7/8Ｔの遅
れがあるが、周期Ｔの間（即ち、T₇からT₁₂ま
で）続く。ビツト周期の始めにＴ／８のクリヤ・
パルスがあるから、サンプルに利用し得る時間又
は窓はＴ−Ｔ／８−Ｔ／８、即ち、3/4Ｔである。

ビツト切換え時刻T₈に、計数器クリヤ・パル
スが発生される。これによつてフリツプフロツプ
１２と計数器２０がリセツトされる。このパルス
が時刻T₉に消え、フリツプフロツプ１２及び計
数器２０が作用出来るようになる。時刻T₈から
始まる、仮定した次のビツトは論理０であるか
ら、普通ならカウントはない筈である。然し、図
示の例では時刻T₁₀及びT₁₁の間に雑音擾乱によ
り論理１があるように見えると仮定したので、３
カウントが生じる。然し、これ以上カウントは増
えず、読取パルスの出る時刻T₁₂には、アンド・
ゲート２２の両入力は論理０である。従つて、フ
リツプフロツプ３０のＤ入力に論理０が入るの
で、時刻T₁₂に読取パルスが印加された時、フリ
ツプフロツプ３０の論理０を発生し、これが周期
Ｔの間続く。時刻T₁₃に、クリヤ・パルスが印加
され、計数器２０にカウントがあつても、それが
消滅する。

要約すれば、ビツト周期Ｔの1/8の後、そして
同じビツト周期の最後の1/8より前、受信デー
タ・ビツトをサンプリングする手段を提供したこ
とが理解されよう。即ち、サンプリングが各ビツ
トの中央の3/4Ｔの期間で行なわれ、ビツトが切
換わる時の悪影響が除かれる。この発明の回路が
回復論理１を発生する基準として、起り得る48個
の論理１の内、24のカウントを任意に選んだこと
に注意されたい。カウントが24未満であれば、こ
の発明の回路は回復データ・ビツトとして論理０
を発生する。前記実施例においてアンド・ゲート
１４及びインバータ２４を取り除き前記クロツ
ク・パルスを直接にＤ形フリツプフロツプ１２の
クロツク入力Ｃに印加させたとすれば、計数可能
な最大値が32である前記計数器２０が途中で計数
可能な最大値を越えてゼロに戻つてしまう場合が
起き適性な計数ができなくなつてしまうので、計
数器２０として計数可能な最大値が48以上である
ものを用いる必要がある。しかし、前記実施例で
は、アンド・ゲート１４及びインバータ２４が用
いられているので、前記計数器２０として計数可
能な最大値が32のものを用いることができ、した
がつて、安価となる。なお、以上の説明から明ら
かなように、前述の実施例では、排他的オア・ゲ
ート１０、Ｄ形フリツプフロツプ１２及びアン
ド・ゲート１４は、論理１の受信ビツトが印加さ
れたことに応答して、クロツク・パルスを計数器
２０に印加してこれを計数器２０に計数させてい
る。また、前述の実施例では、アンド・ゲート１
４およびインバータ２４は、計数器２０のカウン
ト段８及び16の両方の段にはカウントがないこと
に応答して、クロツク・パルスを計数器２０の入
力に通過させており、また、計数器２０のカウン
ト段８及び16の両方の段にカウントが存在するこ
とに応答して、クロツク・パルスを計数器２０の
入力に通過させていない。

当業者であれば、この発明を色々変更すること
が出来ることが理解されよう。例えば、計数を禁
止するのに、ビツト周期の内の別の端数の期間を
用いてもよい。例えば、ビツト周期の1/4を両端
に使い、ビツト周期の中央の半分だけをサンプリ
ングに用いてもよい。同様に、異なる数のサンプ
ルをとり、サンプルが論理１又は論理０のどちら
を表わすかを決定又は判定する為に、違う闘値又
はカウント・レベルを使うことが出来る。例え
ば、中央部分で、起り得る48個の内の32のカウン
トが、論理１の発生に必要としてもよい。更にビ
ツト当りのサンプリング速度を変えてもよい。例
えば、ビツト周期中に128個のサンプルをとつて
もよい。然し、これらのことは設計及び選択事項
である。また当業者であれば、回路の説明に使つ
た論理１及び論理０は任意の信号レベルにしても
よい。この為、この発明を特定の実施例について
説明したが、この発明の範囲内で種々の変更が可
能であることを承知されたい。

【図面の簡単な説明】

第１図はこの発明のビツト回復回路の回路図、
第２図ａ乃至第２図ｅは第１図のビツト回復回路
の動作を説明する波形図である。主な符号の説明、１０……排他的オア・ゲー
ト、１２，３０……フリツプフロツプ、１４，２
２……アンド・ゲート、２０……２進計数器、２
４……インバータ。

Claims

【特許請求の範囲】１所定の周期Ｔを持つ受信した歪んだ２レベ
ル・ビツト・パルスから前記周期Ｔを持つ比較的
正確な２レベル・ビツト・パルスを再生するデー
タ受信回路であつて、前記受信した歪んだビツ
ト・パルスと別個の同期信号は受信しないデータ
受信回路において、各々の前記周期Ｔの間、前記歪んだビツト・パ
ルスのレベルを選ばれた複数回サンプリングする
サンプリング手段と、各々の前記周期Ｔの始めよりも第１の期間だけ
遅く計数期間を開始させる手段と、各々の前記周期Ｔの終わりよりも第２の期間だ
け早く前記計数期間を終了させる手段と、前記サンプリング手段及び前記計数期間を開始
させる手段に結合されていて、前記計数期間中、
第１の選ばれたレベルを持つサンプルを計数する
計数手段と、該計数手段に結合されていて、各々の前記計数
期間の前に前記計数手段をリセツトする手段と、いずれの前記計数期間中においても前記計数手
段が所定のカウントに達したことに応答して、そ
の計数期間のうちの残りの期間の間、前記計数手
段を固定された状態に保つ手段と、該固定された状態に保つ手段に結合されてい
て、前記所定のカウントに応答して第１の選ばれ
たレベルを持つ周期Ｔのビツト・パルスを発生
し、前記所定のカウントより小さいカウントしか
計数期間中に達せられなかつたことに応答して第
２の選ばれたレベルを持つ周期Ｔのビツト・パル
スを発生する出力手段と、を有するデータ受信回路。２Ｎを２より大きな数として、前記第１の期間
及び前記第２の期間が共に前記周期１／Ｎである
特許請求の範囲第１項記載の回路。３Ｒを２の倍数として、前記周期Ｔの１／Ｒの
周期を持つクロツク・パルスを発生するクロツク
手段と、該クロツク・パルスを前記サンプリング
手段に印加する手段とを有する特許請求の範囲第
１項又は第２項記載の回路。４相対的に歪んだ入力２進デイジツト又はビツ
トから相対的に歪んでいない２進デイジツト又は
ビツトを発生する回路において、Ｎを整数として、Ｎ段を持つとともに、クロツ
ク・パルスのための入力とクリヤ・パルス入力と
を持つ２進計数器と、前記相対的に歪んだ入力ビツトの速度の少なく
とも2^N+1倍の速度を持つクロツク・パルスの源
と、前記入力ビツトに応答する第１の手段であつ
て、当該第１の手段に論理１の相対的に歪んだ入
力ビツトが印加されたことに応答して、前記クロ
ツク・パルスの源を前記計数器の入力に結合し
て、前記計数器の入力に印加されたクロツク・パ
ルスを前記計数器に計数させる、第１の手段と、各々の相対的に歪んだ入力２進ビツトの始めか
ら、Ｃを２よりも大きな数として、最初の
（2^N+1／Ｃ）個のクロツク・パルスの間、クリ
ヤ・パルスを前記計数器のクリヤ・パルス入力に
印加する第２の手段と、前記計数器の少なくとも最上位のカウント段の
出力に結合されて、そのカウントを感知する第３
の手段と、前記第３の手段を前記第１の手段に結合してい
て、前記少なくとも最上位のカウント段にカウン
トがないことに応答して、前記クロツク・パルス
を前記計数器の入力に通過させ、そして前記少な
くとも最上位のカウント段にカウントが存在する
ことに応答して、前記計数器の入力に前記クロツ
ク・パルスを通過させない第４の手段と、前記第３の手段に結合されていて、前記少なく
とも最上位のカウント段にカウントが存在するこ
とに応答して論理１の相対的に歪んでいないビツ
トを発生し、そして前記少なくとも最上位のカウ
ント段にカウントがないことに応答して論理０の
相対的に歪んでいないビツトを発生する第５の手
段と、を有する回路。５前記第５の手段が、Ｄを２より大きい数とし
て、各々の相対的に歪んだ入力ビツトの終わりよ
り（2^N+1／Ｄ）個のクロツク・パルスの期間の分
だけ早い時点に、前記相対的に歪んでいないビツ
トの発生を開始する特許請求の範囲第４項記載の
回路。