KR880003238A - 클럭 재생 장치 - Google Patents

클럭 재생 장치 Download PDF

Info

Publication number
KR880003238A
KR880003238A KR870009332A KR870009332A KR880003238A KR 880003238 A KR880003238 A KR 880003238A KR 870009332 A KR870009332 A KR 870009332A KR 870009332 A KR870009332 A KR 870009332A KR 880003238 A KR880003238 A KR 880003238A
Authority
KR
South Korea
Prior art keywords
counter
clock
bit
output
pulse
Prior art date
Application number
KR870009332A
Other languages
English (en)
Other versions
KR910001556B1 (en
Inventor
노보루 시에구사
Original Assignee
세끼모또 타다히로
닛본 덴기 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼모또 타다히로, 닛본 덴기 가부시기가이샤 filed Critical 세끼모또 타다히로
Publication of KR880003238A publication Critical patent/KR880003238A/ko
Application granted granted Critical
Publication of KR910001556B1 publication Critical patent/KR910001556B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

내용 없음

Description

클럭 재생 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명을 실시하는 클럭 재생 장치를 도시한 블럭 계통도.
제4도는 본 발명에 따른 클럭 재생 장치의 동작을 도시한 타이밍도.
제5도는 본 발명의 다른 실시예를 도시한 블럭 계통도.

Claims (7)

  1. 수신 데이타가 변할때 펄스를 발생시키기 위한 에지 검출기 장치, 수신 데이타의 전송 속도보다 정수배 높은 고속 클럭을 계수하고, 에지 검출기 장치에 의한 펄스 출력에 의해 리셋트되는 제1 계수기 장치, 제1 계수기 장치의 출력을 프로세싱하기 위한 논리 장치, 논리 장치의 출력을 수신하고 고속 클럭을 계수하기 위해 펄스에 의해 리셋트되는 제2 계수기 장치, 제2 계수기 장치에 의해 출력되는 캐리에 타이밍된 재생 클럭의 위상을 결정하기 위한 위상 비교기 장치, 및 고속 클럭으로부터 재생 클럭을 발생시키기 위해 위상비교기 장치의 출력에 의해 주파수 분할수로 제어된 가변 주파수 분할기 장치로 구성되는 것을 특징으로 하는 클럭 재생 장치.
  2. 제1항에 있어서, 제1 계수기 장치가 수신 데이타의 전송 속도보다 2n배 높은 고속 클럭을 계수하고, 펄스에 의해 리셋트되는 제 1n-비트 2진 계수기로 구성되는 것을 특징으로 하는 클럭 재생 장치.
  3. 제2항에 있어서, 논리 장치가 제1 n-비트 2진계수기의 "n-1"비트 출력을 인버터하기 위한 인버터로 구성되는 것을 특징으로 하는 클럭 재생 장치.
  4. 제3항에 있어서, 제2 계수기 장치가 펄스에 응답하여 데이타를 해독하기 위해 인버터의 출력이 접속되는 "n-1"비트 입력 및 제 1n-비트 2진 계수기의 "n-1" 내지 "1"비트 출력이 각각 접속되는 "n-2" 내지 "0"비트 입력을 갖고 있고, 고속 클럭을 계수하는 제2n-비트 2진 계수기로 구성되는 것을 특징으로 하는 클럭 재생 장치.
  5. 제1항에 있어서, 제1 계수기 장치가 수신 데이타의 전송 속도보다 N배 높은 고속 클럭을 계수하고, 펄스에 의해 리셋트되는 제1N-비트 계수기로 구성되는 것을 특징으로 하는 클럭 재생 장치.
  6. 제5항에 있어서, 논리 장치가 제1N-비트 계수시의 계수값 M을 사용함으로써 L=0.5N+0.5M(M〈0.5N) 및 L=0.5M(M〉0.5N)을 계산하기 위한 디코더로 구성되는 것을 특징으로 하는 클럭 회복 장치.
  7. 제6항에 있어서, 제2 계수기 장치가 고속 클럭을 계수하고 펄스에 의해 초기값 L로 세트시키기 위한 제2N-비트 계수기로 구성되는 것을 특징으로 하는 클럭 재생장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8709332A 1986-08-27 1987-08-26 Clock recovering device KR910001556B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP199039 1986-08-27
JP19903986 1986-08-27

Publications (2)

Publication Number Publication Date
KR880003238A true KR880003238A (ko) 1988-05-14
KR910001556B1 KR910001556B1 (en) 1991-03-15

Family

ID=16401102

Family Applications (1)

Application Number Title Priority Date Filing Date
KR8709332A KR910001556B1 (en) 1986-08-27 1987-08-26 Clock recovering device

Country Status (7)

Country Link
US (1) US4841167A (ko)
EP (1) EP0261428B1 (ko)
JP (1) JPH0770991B2 (ko)
KR (1) KR910001556B1 (ko)
AU (1) AU600871B2 (ko)
CA (1) CA1274883A (ko)
DE (1) DE3788030D1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4845575A (en) * 1987-10-06 1989-07-04 Standard Microsystems Corporation Analog floppy disk data separator
GB2225198B (en) * 1988-09-20 1993-05-05 Texas Instruments Ltd Improvements in or relating to digital signal processors
JPH0292021A (ja) * 1988-09-29 1990-03-30 Mitsubishi Rayon Co Ltd ディジタルｐｌｌ回路
GB8924202D0 (en) * 1989-10-27 1989-12-13 Ncr Co Digital phase lock loop decoder
US5138633A (en) * 1990-11-19 1992-08-11 At&T Bell Laboratories Method and apparatus for adaptively retiming and regenerating digital pulse signals
US5134637A (en) * 1991-03-22 1992-07-28 Motorola, Inc. Clock recovery enhancement circuit
FR2680058B1 (fr) * 1991-07-30 1994-01-28 Sgs Thomson Microelectronics Sa Procede et dispositif de synchronisation d'un signal.
DE4202016C1 (en) * 1992-01-25 1993-01-21 Ant Nachrichtentechnik Gmbh, 7150 Backnang, De Channel clock generation for data transmission - setting data w.r.t. rising edge, and using pulse from counter to generate channel clock in second counter under control of evaluation unit
DE4442506A1 (de) * 1994-11-30 1996-06-05 Sel Alcatel Ag Synchronisierungsüberachung in einem Netzwerk
US5793821A (en) * 1995-06-07 1998-08-11 3Com Corporation Timing Recovery using group delay compensation
US5694066A (en) * 1995-11-28 1997-12-02 Industrial Research Institute Low-jitter, non-slip clock generator
US5784332A (en) * 1996-12-12 1998-07-21 Micron Technology Corporation Clock frequency detector for a synchronous memory device
US6172935B1 (en) 1997-04-25 2001-01-09 Micron Technology, Inc. Synchronous dynamic random access memory device
JP4297552B2 (ja) * 1998-07-06 2009-07-15 富士通マイクロエレクトロニクス株式会社 セルフ・タイミング制御回路
CN1269332C (zh) * 2001-02-27 2006-08-09 Toa株式会社 时钟再生电路
US7079615B2 (en) * 2001-11-20 2006-07-18 Hewlett-Packard Development Company, L.P. Expanded comparator for control of digital delay lines in a delay locked loop or phase locked loop
US7729427B2 (en) * 2004-02-24 2010-06-01 Intersil Americas Inc. Pseudo-synchronous one wire bidirectional bus interface
US7573948B2 (en) * 2004-11-18 2009-08-11 Broadcom Corporation Radio transmitter incorporating digital modulator and circuitry to accommodate baseband processor with analog interface
EP1986070B1 (en) 2007-04-27 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Clock signal generation circuit and semiconductor device
JP5515920B2 (ja) * 2010-03-24 2014-06-11 株式会社明電舎 Ｄｐｌｌ回路
JP2017033325A (ja) * 2015-08-03 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3988696A (en) * 1975-11-28 1976-10-26 The Bendix Corporation Phase lock detector for digital frequency synthesizer
FR2336833A1 (fr) * 1975-12-24 1977-07-22 Sp K Bjur Dispositif de mise en phase des impulsions de rythme du recepteur et de l'emetteur d'un systeme emetteur-recepteur
US4231114A (en) * 1978-02-27 1980-10-28 Motorola, Inc. Synchronizing means for a two-way communication system
JPS56160157A (en) * 1980-04-22 1981-12-09 Sony Corp Bit clock reproducing circuit
JPS5768946A (en) * 1980-10-17 1982-04-27 Oki Electric Ind Co Ltd Relay device
JPS57173230A (en) * 1981-04-17 1982-10-25 Hitachi Ltd Phase synchronizing circuit
JPS5819056A (ja) * 1981-07-28 1983-02-03 Nec Corp クロツク再生回路
US4546486A (en) * 1983-08-29 1985-10-08 General Electric Company Clock recovery arrangement
JPS60113367A (ja) * 1983-11-23 1985-06-19 Sony Corp デイスク・プレ−ヤのクロツク再生回路
JPS6146642A (ja) * 1984-08-10 1986-03-06 Toyo Commun Equip Co Ltd 直列デ−タ伝送装置用受信デ−タサンプリングパルス発生回路
US4680780A (en) * 1986-05-01 1987-07-14 Tektronix, Inc. Clock recovery digital phase-locked loop

Also Published As

Publication number Publication date
DE3788030D1 (de) 1993-12-09
CA1274883A (en) 1990-10-02
KR910001556B1 (en) 1991-03-15
AU7745787A (en) 1988-03-03
EP0261428A2 (en) 1988-03-30
JPS63153920A (ja) 1988-06-27
EP0261428B1 (en) 1993-11-03
US4841167A (en) 1989-06-20
JPH0770991B2 (ja) 1995-07-31
AU600871B2 (en) 1990-08-23
EP0261428A3 (en) 1990-03-28

Similar Documents

Publication Publication Date Title
KR880003238A (ko) 클럭 재생 장치
KR840004332A (ko) 펄스폭 변조회로
KR930003595A (ko) 위상 오차 처리기
US4292626A (en) Manchester decoder
US4160154A (en) High speed multiple event timer
KR870010688A (ko) 잡음펄스 억제회로
KR930005335A (ko) 복조기 및 복조 방법
KR19980019220A (ko) 디스크 회전 속도 제어 회로(Disk rotational velocity controlling circuit)
JPH0738630B2 (ja) デジタルパターンデコーダおよびデコード方法
SU1711169A1 (ru) Устройство дл сопр жени электронной вычислительной машины с магнитофоном
ES475088A1 (es) Dispositivo para la restitucion de informaciones
KR940004997Y1 (ko) 디지틀 데이터 신호의 에러검출 장치
KR930015379A (ko) 데이타 검출회로
SU1277387A2 (ru) Делитель частоты следовани импульсов
JPH10135838A (ja) Ｃｍｉ／ｎｒｚ変換回路
SU672642A1 (ru) Устройство дл самосинхронизируемой цифровой магнитной записи
JPH0273724A (ja) Ｃｍｉ復号化回路
KR960019241A (ko) 디지탈 자기기록재생시스템의 데이타 추출회로
JP2970241B2 (ja) サンプリングクロック情報生成回路
SU678512A1 (ru) Устройство дл воспроизведени цифровой информации
SU1640826A1 (ru) Адаптивное устройство декодировани кода Манчестер
KR100333717B1 (ko) 입력신호의에지검출을이용한클럭발생장치
JPS61199348A (ja) 非同期検出回路
JPS6160623B2 (ko)
KR970019598A (ko) 비디오엔코더의 비정상 상태판별 및 자동 복구회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee