JPS63153920A - クロツク再生回路 - Google Patents
クロツク再生回路Info
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- JPS63153920A JPS63153920A JP62032555A JP3255587A JPS63153920A JP S63153920 A JPS63153920 A JP S63153920A JP 62032555 A JP62032555 A JP 62032555A JP 3255587 A JP3255587 A JP 3255587A JP S63153920 A JPS63153920 A JP S63153920A
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- 230000008929 regeneration Effects 0.000 title claims abstract description 8
- 238000011069 regeneration method Methods 0.000 title claims abstract description 8
- 238000003708 edge detection Methods 0.000 claims abstract description 9
- 230000005540 biological transmission Effects 0.000 claims abstract description 7
- 238000011084 recovery Methods 0.000 claims description 9
- 230000001172 regenerating effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック再生回路て関し、特に１．０のデユー
ティ比の異なる受信データから正しくクロックを再生す
る回路に関する。
ティ比の異なる受信データから正しくクロックを再生す
る回路に関する。
従来、受信データからクロックを再生するには、第５図
に示すように、受信データの変化点を検出し、検出した
タイミングで再生クロックがローレベル（ハイレベル）
ならばｍ［ｌ（遅れ）と判定して再生クロックの位相
を遅らす（進める）ことＫより、受信データからクロッ
クを再生していた。
に示すように、受信データの変化点を検出し、検出した
タイミングで再生クロックがローレベル（ハイレベル）
ならばｍ［ｌ（遅れ）と判定して再生クロックの位相
を遅らす（進める）ことＫより、受信データからクロッ
クを再生していた。
上述した従来のクロック再生回路は、受信データの変化
点のタイミングで再生クロックの位相を修正している。
点のタイミングで再生クロックの位相を修正している。
このため、受信データのｌ。
Ｏのデユーティ比が異なる場合には、第６図に示すよう
に、再生クロックの位相が大きくずれていても、受信デ
ータの変化点のタイミングごとに位相が進み、遅れと交
互に判定され、いつまでたっても正しくクロックが再生
されないという欠点があった。
に、再生クロックの位相が大きくずれていても、受信デ
ータの変化点のタイミングごとに位相が進み、遅れと交
互に判定され、いつまでたっても正しくクロックが再生
されないという欠点があった。
本発明のクロック再生回路は、受信データが変化すると
パルスを出力するエツジ検出回路と。
パルスを出力するエツジ検出回路と。
前記パルスによりリセットされ前記受信データ伝送速度
の整数倍の高速クロックをカウントする第１のカウンタ
、該第１のカウンタ出力を処理する論理回路、該論理回
路の出力を受け、前記パルスによりセットされて前記高
速クロックをカウントする第２のカウンタとを含む再生
手段と、前記第２のカウンタのキャリーのタイミングで
再生クロックの位相を判定する位相比較器と、該位相比
較器の出力により分周数が制御され前記高速クロックか
ら前記再生クロックを出力する可変分周回路とから構成
されることを特徴とする。
の整数倍の高速クロックをカウントする第１のカウンタ
、該第１のカウンタ出力を処理する論理回路、該論理回
路の出力を受け、前記パルスによりセットされて前記高
速クロックをカウントする第２のカウンタとを含む再生
手段と、前記第２のカウンタのキャリーのタイミングで
再生クロックの位相を判定する位相比較器と、該位相比
較器の出力により分周数が制御され前記高速クロックか
ら前記再生クロックを出力する可変分周回路とから構成
されることを特徴とする。
次に９本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図である。受
信データ１を入力するエツジ検出回路２と、エツジ検出
回路２に接続した第１のｎピット２進カウンタ４と、第
２のｎピット２進カウンタ７と、第１のｎピット２進カ
ウンタ４に接続したインバータ５と、第２のｎピット２
進カウンタ７に接続した位相比較器９と１位相比較器９
に接続した可変分周器１１とから構成されている。
信データ１を入力するエツジ検出回路２と、エツジ検出
回路２に接続した第１のｎピット２進カウンタ４と、第
２のｎピット２進カウンタ７と、第１のｎピット２進カ
ウンタ４に接続したインバータ５と、第２のｎピット２
進カウンタ７に接続した位相比較器９と１位相比較器９
に接続した可変分周器１１とから構成されている。
第２図はクロック再生回路の動作を示すタイミングチャ
ート（但し、ｎ＝３の時）であり、以下に動作を説明す
る。受信データ１のノ１イまたはローのパルス幅をＴＰ
、受信データ１の周期をＴｏ、デユーティのずれを−５
０チ以上＋５０％未満とすると。
ート（但し、ｎ＝３の時）であり、以下に動作を説明す
る。受信データ１のノ１イまたはローのパルス幅をＴＰ
、受信データ１の周期をＴｏ、デユーティのずれを−５
０チ以上＋５０％未満とすると。
１データ長なら０．５ Ｔ□ ＜ Ｔｐ ＜ １．５
Ｔ□なので再生クロックのタイミングは０．５Ｔｐ前に
なり。
Ｔ□なので再生クロックのタイミングは０．５Ｔｐ前に
なり。
２データ長なら１．５ Ｔｏ＜Ｔｐ ＜ ２．５ Ｔ、
なので再生クロックのタイミングはｏ、ｓ （Ｔｐ−’
ｒｏ）前になり。
なので再生クロックのタイミングはｏ、ｓ （Ｔｐ−’
ｒｏ）前になり。
３データ長なら２．５ Ｔｏ＜Ｔｐ ＜ ３．５ Ｔｏ
なので再生クロックのタイミングは０．５ （Ｔｐ −
２ＴＯ）前になり。
なので再生クロックのタイミングは０．５ （Ｔｐ −
２ＴＯ）前になり。
ｍデータ長なら（ｍ −０，５） Ｔ□ ＜Ｔｐ ＜
（ｍ ＋０．５） Ｔ□なので再生クロックのタイミン
グは０．５ （Ｔｐ （ｍ−１）’ｒｏ）前となる。
（ｍ ＋０．５） Ｔ□なので再生クロックのタイミン
グは０．５ （Ｔｐ （ｍ−１）’ｒｏ）前となる。
受君データがハイからロー又はローからハイに変化する
と、エツジ検出回路２からパルス３が出力される。第１
のｎピット２進カウンタ４は受信データ伝送速度の２倍
の高速クロック１３をカウントシカパルス３によって毎
回リセットされて周期Ｔごとに同じ値をとるので、リセ
ットされる直前の値ｔは。
と、エツジ検出回路２からパルス３が出力される。第１
のｎピット２進カウンタ４は受信データ伝送速度の２倍
の高速クロック１３をカウントシカパルス３によって毎
回リセットされて周期Ｔごとに同じ値をとるので、リセ
ットされる直前の値ｔは。
＜Ｔｐ ＜ｍＴｏの時）
＜Ｔ、 ＜ （ｍ＋ ０５） Ｔ６の時）となる。また
。
。
価−０，５） Ｔ□ ＜Ｔｐ ＜ ｍＴ６の時は、２＜
ｔ＜２−１ ｍＴ□ ＜Ｔｐ ＜ （ｍ＋０５） Ｔ６の時は、 ０
＜ｔ＜２”−’であるから、再生クロックのタイミング
はとなる。
ｔ＜２−１ ｍＴ□ ＜Ｔｐ ＜ （ｍ＋０５） Ｔ６の時は、 ０
＜ｔ＜２”−’であるから、再生クロックのタイミング
はとなる。
ところで、第１のｎビット２進カウンタの（ｎ−１）ビ
ット出力から１ビツト出力はそれぞれ。
ット出力から１ビツト出力はそれぞれ。
第２のｎビット２進カウンタ７の（ｎ−２）ビット入力
からＯビット入力に接続され、更に第１のｎビット２進
カウンタ４の（ｎ−１）ピント出力はインバータ５で反
転されて第２のｎピット２進カウンタ７の（ｎ−１）ビ
ット入力に接続されている。パルス３によって読み込ま
れる値をＫとすると。
からＯビット入力に接続され、更に第１のｎビット２進
カウンタ４の（ｎ−１）ピント出力はインバータ５で反
転されて第２のｎピット２進カウンタ７の（ｎ−１）ビ
ット入力に接続されている。パルス３によって読み込ま
れる値をＫとすると。
となり、第２のｎビット２進カウンタ７には再生クロッ
クの最適タイミングから受信データの変化点までの時間
が記憶される。
クの最適タイミングから受信データの変化点までの時間
が記憶される。
第２のｎビット２進カウンタ７は高速クロック１３をカ
ウントしているので、そのキャリー８のタイミングは再
生クロックの最適タイばングと一致する。キャリー８と
再生クロック１２は位相比較３９に入力され、再生クロ
ック１２の位相が判定され１位相修正信号１０が出力さ
れる。可変分周器１１は位相修正信号１０によって分周
数を変化させ、再生クロック１２の位相を修正する。
ウントしているので、そのキャリー８のタイミングは再
生クロックの最適タイばングと一致する。キャリー８と
再生クロック１２は位相比較３９に入力され、再生クロ
ック１２の位相が判定され１位相修正信号１０が出力さ
れる。可変分周器１１は位相修正信号１０によって分周
数を変化させ、再生クロック１２の位相を修正する。
第３図は本発明の第２の実施例を示す。この実施例は、
第１．第２のＮ進カウンタ４−１．７−１、デコーダと
しての機能を持つＲＯＭ５−１を除けば第１図と同じ構
成であり、後述する動作によりＮ＝８で第１の実施例と
同様の再生クロック０．５ Ｍ （但し、 Ｍ＜ ０．
５Ｎ） 、 Ｌ＝ ０．５Ｍ （但し、Ｍ＞０．５Ｎ
）を出力する。
第１．第２のＮ進カウンタ４−１．７−１、デコーダと
しての機能を持つＲＯＭ５−１を除けば第１図と同じ構
成であり、後述する動作によりＮ＝８で第１の実施例と
同様の再生クロック０．５ Ｍ （但し、 Ｍ＜ ０．
５Ｎ） 、 Ｌ＝ ０．５Ｍ （但し、Ｍ＞０．５Ｎ
）を出力する。
第２図を参照して、受信データがハイからロー又はロー
からハイに変化すると、エツジ検出回路２からパルス３
が出力され、第１のＮ進カウンタ４−１は受信データ伝
送速度のＮ倍の高速クロック１３をカウ／トシ、パルス
３によって毎回リセットされ１周１１Ｔととに同じ値を
とるので、リセットされる直前の値Ｍは。
からハイに変化すると、エツジ検出回路２からパルス３
が出力され、第１のＮ進カウンタ４−１は受信データ伝
送速度のＮ倍の高速クロック１３をカウ／トシ、パルス
３によって毎回リセットされ１周１１Ｔととに同じ値を
とるので、リセットされる直前の値Ｍは。
（ただしＨ（ｍ ０．５ ） Ｔ□ ＜ Ｔｐ ＜
ｍ Ｔｏの時）（ただし、 ｍＴ（１＜Ｔｐ＜（ｍ＋０
．５）ＴＯの時）となる。また、ＭＶｉＮ進カウンタの
値なので。
ｍ Ｔｏの時）（ただし、 ｍＴ（１＜Ｔｐ＜（ｍ＋０
．５）ＴＯの時）となる。また、ＭＶｉＮ進カウンタの
値なので。
（ｍ ０．５）ＴＯ＜Ｔｐ＜ｍＴ。ならば、Ｍ〉０．
５Ｎｍ Ｔｏ ＜： Ｔｐ ＜ （ｍ ＋ ０．５ ）
ＴＯなら’ｄ、 Ｍ＜ｏ、５Ｎとなり、さらに となるので。
５Ｎｍ Ｔｏ ＜： Ｔｐ ＜ （ｍ ＋ ０．５ ）
ＴＯなら’ｄ、 Ｍ＜ｏ、５Ｎとなり、さらに となるので。
再生クロックのタイミングは。
（但し、Ｍ＜Ｑ、５Ｎ）
となる。第１のＮ進カウンタ４−１のｏ、１．・・・。
（ｎ−１）ビット出力はＲＯＭ５−１のＡ。、Ａ１．・
・・Ａ に入力され、ＲＯＭ５−１でＬ＝０．５Ｍ（Ｍ
〉０，５Ｎ）、 Ｌ＝０．５Ｎ＋０．５Ｍ（Ｍ＜０．５
Ｎ）が計算され（Ｎ＝８の時のＲＯＭ５−１の内容は第
４図に示す）テＯ６，Ｏ１，・・・０ｎ−１に出力され
、第２のＮ進カウンタ７−１には再生クロックのゑ適タ
イミングから受信データの変化点までの時間が設定され
る。
・・Ａ に入力され、ＲＯＭ５−１でＬ＝０．５Ｍ（Ｍ
〉０，５Ｎ）、 Ｌ＝０．５Ｎ＋０．５Ｍ（Ｍ＜０．５
Ｎ）が計算され（Ｎ＝８の時のＲＯＭ５−１の内容は第
４図に示す）テＯ６，Ｏ１，・・・０ｎ−１に出力され
、第２のＮ進カウンタ７−１には再生クロックのゑ適タ
イミングから受信データの変化点までの時間が設定され
る。
第２のＮ進カウンタ７−１も周期Ｔ。なので。
そのキャリー８のタイミングは再生クロックの最適タイ
ミングと一致する。以下、第１の実施例と同様、キャリ
ー８と再生クロック１２は位相比較器９に入力され、再
生クロック１２の位相が判定され１位相修正信号１０が
出力される。可変分周期ｔｉは位相修正信号１０によっ
て分周数を変化させ、再生クロック１２０位相を修正す
る。
ミングと一致する。以下、第１の実施例と同様、キャリ
ー８と再生クロック１２は位相比較器９に入力され、再
生クロック１２の位相が判定され１位相修正信号１０が
出力される。可変分周期ｔｉは位相修正信号１０によっ
て分周数を変化させ、再生クロック１２０位相を修正す
る。
以上説明したように本発明は、受信データのパルス幅か
ら再生クロックの最適タイミングを求めていることによ
り、受信データのデユーティ比が±５０チ以内なら正し
くクロックが再生できる効果がある。
ら再生クロックの最適タイミングを求めていることによ
り、受信データのデユーティ比が±５０チ以内なら正し
くクロックが再生できる効果がある。
第１図は本発明の第１の実施例のクロック再生回路のブ
ロック図、第２図は本発明のクロック再生回路の動作を
示すタイムチャーと、第３図は本発明の第２の実施例の
ブロック図、第４図は第３図におけるＲＯＭ５−１の記
憶内容を示した図、第５図と第６図は従゛来のクロック
再生回路の動作を示すタイムチャートである。 ｌ・・・受信データ、２・・・エツジ検出回路。 ４．７・・・ｎピット２進カウンタ、５・・・インバー
タ。 ９・・・位相比較器、１１・・・可変分周器、 ４−１
．４−２・・・Ｎ進カウンタ、５−１・・・ＲＯＭ。 −一／′ 歇 １− 第３図
ロック図、第２図は本発明のクロック再生回路の動作を
示すタイムチャーと、第３図は本発明の第２の実施例の
ブロック図、第４図は第３図におけるＲＯＭ５−１の記
憶内容を示した図、第５図と第６図は従゛来のクロック
再生回路の動作を示すタイムチャートである。 ｌ・・・受信データ、２・・・エツジ検出回路。 ４．７・・・ｎピット２進カウンタ、５・・・インバー
タ。 ９・・・位相比較器、１１・・・可変分周器、 ４−１
．４−２・・・Ｎ進カウンタ、５−１・・・ＲＯＭ。 −一／′ 歇 １− 第３図
Claims (1)
- 【特許請求の範囲】 １、受信データが変化するとパルスを出力するエッジ検
出回路と、前記パルスによりリセットされ前記受信デー
タ伝送速度の整数倍の高速クロックをカウントする第１
のカウンタ、該第１のカウンタ出力を処理する論理回路
、該論理回路の出力を受け、前記パルスによりセットさ
れて前記高速クロックをカウントする第２のカウンタと
を含む再生手段と、前記第２のカウンタのキャリーのタ
イミングで再生クロックの位相を判定する位相比較器と
、該位相比較器の出力により分周数が制御され前記高速
クロックから前記再生クロックを出力する可変分周回路
とから構成されることを特徴とするクロック再生回路。 ２、特許請求の範囲第１項記載のクロック再生回路にお
いて、前記再生手段は、前記パルスによりリセットされ
前記受信データ伝送速度の２＾ｎ倍の高速クロックをカ
ウントする第１のｎビット２進カウンタと、該第１のｎ
ビット２進カウンタの（ｎ−１）ビット出力を反転する
インバータと、該インバータ出力は（ｎ−１）ビット入
力に、前記第１のｎビット２進カウンタの（ｎ−１）ビ
ット出力から１ビット出力はそれぞれ（ｎ−２）ビット
入力から０ビット入力にそれぞれ接続されて前記パルス
によって読み込まれ、前記高速クロックをカウントする
第２のｎビット２進カウンタとから成ることを特徴とす
るクロック再生回路。 ３、特許請求の範囲第１項記載のクロック再生回路にお
いて、前記再生手段は、前記パルスによりリセットされ
前記受信データ伝送速度のＮ倍の高速クロックをカウン
トする第１のＮ進カウンタと、該第１のＮ進カウンタの
カウント値ＭからＬ＝０．５Ｎ＋０．５Ｍ（Ｍ＜０．５
Ｎ）、Ｌ＝０．５Ｍ（Ｍ＞０．５Ｎ）を計算するデコー
ダと、前記パルスにより初期値Ｌに設定され前記高速ク
ロックをカウントする第２のＮ進カウンタとから成るこ
とを特徴とするクロック再生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-199039 | 1986-08-27 | ||
| JP19903986 | 1986-08-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153920A true JPS63153920A (ja) | 1988-06-27 |
| JPH0770991B2 JPH0770991B2 (ja) | 1995-07-31 |
Family
ID=16401102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3255587A Expired - Lifetime JPH0770991B2 (ja) | 1986-08-27 | 1987-02-17 | クロツク再生回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4841167A (ja) |
| EP (1) | EP0261428B1 (ja) |
| JP (1) | JPH0770991B2 (ja) |
| KR (1) | KR910001556B1 (ja) |
| AU (1) | AU600871B2 (ja) |
| CA (1) | CA1274883A (ja) |
| DE (1) | DE3788030D1 (ja) |
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| JPH0292021A (ja) * | 1988-09-29 | 1990-03-30 | Mitsubishi Rayon Co Ltd | ディジタルｐｌｌ回路 |
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