JPH07147546A - ビタビ復号器 - Google Patents
ビタビ復号器Info
- Publication number
- JPH07147546A JPH07147546A JP29211093A JP29211093A JPH07147546A JP H07147546 A JPH07147546 A JP H07147546A JP 29211093 A JP29211093 A JP 29211093A JP 29211093 A JP29211093 A JP 29211093A JP H07147546 A JPH07147546 A JP H07147546A
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- JP
- Japan
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- comparison
- addition
- calculation
- path metric
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- Pending
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- Error Detection And Correction (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 生成多項式の次数が増加しても高速な復号が
できる。 【構成】 ブランチメトリック計算手段２および加算比
較選択手段４の加算手段５で２n 回演算をして一のパス
の合流点のパスメトリックを求め比較手段６および選択
手段７で相関の大きいパスメトリックを選択しトレリス
接続信号１１をパスメモリ１３に格納する。減算手段８
は、この処理を２m 回繰り返して求められたすべてのパ
スの合流点の選択されたパスメトリックから最大のパス
メトリックを検出し各選択されたパスメトリックを正規
化して新しいパスメトリックとしてレジスタ１０に格納
し、最尤状態信号１２をパスメモリ１３に与えて最尤復
号信号１４を出力させる。
できる。 【構成】 ブランチメトリック計算手段２および加算比
較選択手段４の加算手段５で２n 回演算をして一のパス
の合流点のパスメトリックを求め比較手段６および選択
手段７で相関の大きいパスメトリックを選択しトレリス
接続信号１１をパスメモリ１３に格納する。減算手段８
は、この処理を２m 回繰り返して求められたすべてのパ
スの合流点の選択されたパスメトリックから最大のパス
メトリックを検出し各選択されたパスメトリックを正規
化して新しいパスメトリックとしてレジスタ１０に格納
し、最尤状態信号１２をパスメモリ１３に与えて最尤復
号信号１４を出力させる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信のビタ
ビ復号器に利用する。特に、ビタビ復号器のメトリック
の加算、比較および経路選択の処理に関するものであ
る。
ビ復号器に利用する。特に、ビタビ復号器のメトリック
の加算、比較および経路選択の処理に関するものであ
る。
【０００２】
【従来の技術】図４は従来例のビタビ復号器の動作を示
すフローチャートである。図５は従来例のビタビ復号器
のトレリス線図である。
すフローチャートである。図５は従来例のビタビ復号器
のトレリス線図である。
【０００３】従来、ビタビ復号器は、畳み込み符号のも
つ繰り返し構造を利用して最尤復号を効率的に実行する
もので、畳み込み符号の復号器として主に使用されてい
る。ビタビ復号器では、図４に示すようにまず受信信号
からブランチメトリックを計算によって求める。そし
て、前段階の計算により求められたパスメトリックにこ
れを加算し、パスの合流点では、パスメトリックの比較
を行い、より大きなパスメトリックを選択し、そのパス
を経路として選択して、新たなパスメモリに複写する。
１段階分の計算が全て終わると、全てのパスメモリの比
較を行い、最大のパスメトリックを持つパスメモリの一
部を出力し、さらにパスメトリックの減算処理を行う。
つ繰り返し構造を利用して最尤復号を効率的に実行する
もので、畳み込み符号の復号器として主に使用されてい
る。ビタビ復号器では、図４に示すようにまず受信信号
からブランチメトリックを計算によって求める。そし
て、前段階の計算により求められたパスメトリックにこ
れを加算し、パスの合流点では、パスメトリックの比較
を行い、より大きなパスメトリックを選択し、そのパス
を経路として選択して、新たなパスメモリに複写する。
１段階分の計算が全て終わると、全てのパスメモリの比
較を行い、最大のパスメトリックを持つパスメモリの一
部を出力し、さらにパスメトリックの減算処理を行う。
【０００４】図５は従来のビタビ復号器において、生成
多項式の次数が３のときに、３段の処理を行った場合の
トレリス線図である。
多項式の次数が３のときに、３段の処理を行った場合の
トレリス線図である。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来例のビタビ復号器では、生成多項式の次数が１増える
に従って、加算、比較および経路選択の処理を２倍の回
数行わねばならず、処理速度は１／２となる。この処理
速度の大幅な低下は、高速な復号を必要とする分野にお
いては大きな障壁となる問題点があった。
来例のビタビ復号器では、生成多項式の次数が１増える
に従って、加算、比較および経路選択の処理を２倍の回
数行わねばならず、処理速度は１／２となる。この処理
速度の大幅な低下は、高速な復号を必要とする分野にお
いては大きな障壁となる問題点があった。
【０００６】ここで、パスメトリックを求める演算式の
演算量を減らして処理のスピード化を計る提案（特開昭
５９−１９４５３号公報）、また一定の法則でパスメト
リックを変換し、その出力信号から減数を発生させるこ
とにより、簡単な構成で高速動作を計る提案（特開平１
−２２５２２７号公報）があるが、いずれも各段階毎に
加算、比較および経路選択の処理を行うものである。
演算量を減らして処理のスピード化を計る提案（特開昭
５９−１９４５３号公報）、また一定の法則でパスメト
リックを変換し、その出力信号から減数を発生させるこ
とにより、簡単な構成で高速動作を計る提案（特開平１
−２２５２２７号公報）があるが、いずれも各段階毎に
加算、比較および経路選択の処理を行うものである。
【０００７】本発明は前記の問題点を解決するもので、
生成多項式の次数が増加しても高速な復号を実行できる
ビタビ復号器を提供することを目的とする。
生成多項式の次数が増加しても高速な復号を実行できる
ビタビ復号器を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、受信信号に基
づきブランチメトリックを計算する計算手段と、この計
算手段の計算結果および前段階で求められたパスメトリ
ックに基づきｎ段分（ｎは複数）の加算、比較および経
路選択処理を行い新しいパスメトリックを求める加算比
較選択手段と、この加算比較選択手段からのトレリス接
続信号を記憶しこの加算比較選択手段からの最尤状態信
号に基づきｎ段分の最尤復号信号を出力するパスメモリ
とを備えたビタビ復号器において、前記計算手段および
前記加算比較選択手段は、ｎ段分について一つの統合的
な演算手段により構成され、ｎ段分の演算処理はこの演
算手段により各段階の結果を無視して１回の処理により
実行されることを特徴とする。
づきブランチメトリックを計算する計算手段と、この計
算手段の計算結果および前段階で求められたパスメトリ
ックに基づきｎ段分（ｎは複数）の加算、比較および経
路選択処理を行い新しいパスメトリックを求める加算比
較選択手段と、この加算比較選択手段からのトレリス接
続信号を記憶しこの加算比較選択手段からの最尤状態信
号に基づきｎ段分の最尤復号信号を出力するパスメモリ
とを備えたビタビ復号器において、前記計算手段および
前記加算比較選択手段は、ｎ段分について一つの統合的
な演算手段により構成され、ｎ段分の演算処理はこの演
算手段により各段階の結果を無視して１回の処理により
実行されることを特徴とする。
【０００９】また、本発明は、前記計算手段は、前記受
信信号に基づきｎ段分のブランチメトリックを一回で計
算する手段を含み、前記加算比較選択手段は、ｎ段前の
パスメトリックを記憶するレジスタと、前記計算する手
段の計算結果とこのレジスタに記憶されているｎ段前の
パスメトリックとを加算する加算手段と、この加算手段
の加算結果を比較して比較結果を前記トレリス接続信号
として出力する比較手段と、この比較手段の比較結果に
基づき前記加算手段の加算結果から相関の大きいパスメ
トリックを選択する選択手段と、この選択手段からの選
択されたパスメトリックから最大のパスメトリックを検
出してこの選択されたパスメトリックを正規化して前記
新しいパスメトリックとして前記レジスタに与え前記パ
スメモリに前記最尤状態信号を与える減算手段とを含む
ことができる。
信信号に基づきｎ段分のブランチメトリックを一回で計
算する手段を含み、前記加算比較選択手段は、ｎ段前の
パスメトリックを記憶するレジスタと、前記計算する手
段の計算結果とこのレジスタに記憶されているｎ段前の
パスメトリックとを加算する加算手段と、この加算手段
の加算結果を比較して比較結果を前記トレリス接続信号
として出力する比較手段と、この比較手段の比較結果に
基づき前記加算手段の加算結果から相関の大きいパスメ
トリックを選択する選択手段と、この選択手段からの選
択されたパスメトリックから最大のパスメトリックを検
出してこの選択されたパスメトリックを正規化して前記
新しいパスメトリックとして前記レジスタに与え前記パ
スメモリに前記最尤状態信号を与える減算手段とを含む
ことができる。
【００１０】
【作用】受信信号に基づきブランチメトリックを求める
計算、加算、比較および経路選択の処理を各ｎ段毎では
なくｎ段分について一つの統合的な演算処理により各段
階の結果を無視して一回で行うことにより、ブランチメ
トリックを求める計算、加算および比較の演算回数は殆
ど変わらないが、中間段階でのパスメモリの複写、出力
およびパスメトリックの減算処理が発生しないためによ
り高速の処理ができる。
計算、加算、比較および経路選択の処理を各ｎ段毎では
なくｎ段分について一つの統合的な演算処理により各段
階の結果を無視して一回で行うことにより、ブランチメ
トリックを求める計算、加算および比較の演算回数は殆
ど変わらないが、中間段階でのパスメモリの複写、出力
およびパスメトリックの減算処理が発生しないためによ
り高速の処理ができる。
【００１１】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１２】図１は本発明一実施例ビタビ復号器のブロ
ック構成図である。図１において、ビタビ復号器は、受
信信号１に基づきブランチメトリックを計算する計算手
段としてブランチメトリック計算手段２と、ブランチメ
トリック計算手段２の計算結果としてブランチメトリッ
ク３および前段階で求められたパスメトリックに基づき
ｎ段分（ｎは複数）の加算、比較および経路選択処理を
行い新しいパスメトリックを求める加算比較選択手段４
と、加算比較選択手段４からのトレリス接続信号１１を
記憶し加算比較選択手段４からの最尤状態信号１２に基
づきｎ段分の最尤復号信号１４を出力するパスメモリ１
３とを備える。
ック構成図である。図１において、ビタビ復号器は、受
信信号１に基づきブランチメトリックを計算する計算手
段としてブランチメトリック計算手段２と、ブランチメ
トリック計算手段２の計算結果としてブランチメトリッ
ク３および前段階で求められたパスメトリックに基づき
ｎ段分（ｎは複数）の加算、比較および経路選択処理を
行い新しいパスメトリックを求める加算比較選択手段４
と、加算比較選択手段４からのトレリス接続信号１１を
記憶し加算比較選択手段４からの最尤状態信号１２に基
づきｎ段分の最尤復号信号１４を出力するパスメモリ１
３とを備える。
【００１３】ここで本発明の特徴とするところは、ブラ
ンチメトリック計算手段２および加算比較選択手段４
は、ｎ段分について一つの統合的な演算手段により構成
され、ｎ段分の演算処理はこの演算手段により各段階の
結果を無視して１回の処理により実行されることにあ
る。
ンチメトリック計算手段２および加算比較選択手段４
は、ｎ段分について一つの統合的な演算手段により構成
され、ｎ段分の演算処理はこの演算手段により各段階の
結果を無視して１回の処理により実行されることにあ
る。
【００１４】また、ブランチメトリック計算手段２は、
受信信号１に基づきｎ段分のブランチメトリックを一回
で計算する手段を含み、加算比較選択手段４は、ｎ段前
のパスメトリックを記憶するレジスタ１０と、ブランチ
メトリック計算手段２の計算結果（ブランチメトリック
３）とレジスタ１０に記憶されているｎ段前のパスメト
リックとを加算する加算手段５と、加算手段５の加算結
果を比較して比較結果をトレリス接続信号１１として出
力する比較手段６と、比較手段６の比較結果に基づき加
算手段５の加算結果から相関の大きいパスメトリックを
選択する選択手段７と、選択手段７からの選択されたパ
スメトリックから最大のパスメトリックを検出してこの
選択されたパスメトリックを正規化して新しいパスメト
リック９としてレジスタ１０に与えパスメモリ１３に最
尤状態信号１２を与える減算手段８とを含む。
受信信号１に基づきｎ段分のブランチメトリックを一回
で計算する手段を含み、加算比較選択手段４は、ｎ段前
のパスメトリックを記憶するレジスタ１０と、ブランチ
メトリック計算手段２の計算結果（ブランチメトリック
３）とレジスタ１０に記憶されているｎ段前のパスメト
リックとを加算する加算手段５と、加算手段５の加算結
果を比較して比較結果をトレリス接続信号１１として出
力する比較手段６と、比較手段６の比較結果に基づき加
算手段５の加算結果から相関の大きいパスメトリックを
選択する選択手段７と、選択手段７からの選択されたパ
スメトリックから最大のパスメトリックを検出してこの
選択されたパスメトリックを正規化して新しいパスメト
リック９としてレジスタ１０に与えパスメモリ１３に最
尤状態信号１２を与える減算手段８とを含む。
【００１５】このような構成のビタビ復号器の動作につ
いて説明する。
いて説明する。
【００１６】図２は本発明のビタビ復号器の動作を示す
フローチャートである。図３は本発明のビタビ復号器の
トレリス線図である。図３は生成多項式の次数が３のと
きに、３段同時に加算、比較および経路選択の処理を行
っている場合のトレリス線図であり、図５と全く同じ処
理を行っている。図５の従来の方法では、それぞれ受信
信号が「０」と「１」のときのブランチメトリックを求
め、それをもととなるパスメトリックに加算した後に合
流する点で比較を行い、パスの選択を行っている。
フローチャートである。図３は本発明のビタビ復号器の
トレリス線図である。図３は生成多項式の次数が３のと
きに、３段同時に加算、比較および経路選択の処理を行
っている場合のトレリス線図であり、図５と全く同じ処
理を行っている。図５の従来の方法では、それぞれ受信
信号が「０」と「１」のときのブランチメトリックを求
め、それをもととなるパスメトリックに加算した後に合
流する点で比較を行い、パスの選択を行っている。
【００１７】それに対して、図３の本発明によりビタビ
復号器では、受信信号からブランチメトリックを求め、
それをもととなるパスメトリックに加算した後に、合流
する点で八つのパスメトリックの比較を行い、パスの選
択を行っている。この１回の処理が従来のビタビ復号器
の３回の処理に対応している。
復号器では、受信信号からブランチメトリックを求め、
それをもととなるパスメトリックに加算した後に、合流
する点で八つのパスメトリックの比較を行い、パスの選
択を行っている。この１回の処理が従来のビタビ復号器
の３回の処理に対応している。
【００１８】このように、ｍ次の生成多項式が与えられ
たときに、ｎ段のビタビ復号処理を一回で行い、処理を
高速化する。
たときに、ｎ段のビタビ復号処理を一回で行い、処理を
高速化する。
【００１９】いま、図４に示すように、生成多項式の次
数がｍのときｎ段ビタビ復号を従来の方法で行うと、 ２m+1 ・ｎ 回の加算処理 ２m ・ｎ 回の２数の比較、パスメモリの複写の処理 ｎ 回の出力の処理、パスメトリックの減算処理 が必要となる。一方、図２に示すようにこれと同じ処理
を本発明の手法で行うと、 ２m+1 回の加算処理 ２m 回の２n 個の数の比較、パスメモリの複写の処理 １ 回の出力の処理、パスメトリックの減算処理 が必要なる。
数がｍのときｎ段ビタビ復号を従来の方法で行うと、 ２m+1 ・ｎ 回の加算処理 ２m ・ｎ 回の２数の比較、パスメモリの複写の処理 ｎ 回の出力の処理、パスメトリックの減算処理 が必要となる。一方、図２に示すようにこれと同じ処理
を本発明の手法で行うと、 ２m+1 回の加算処理 ２m 回の２n 個の数の比較、パスメモリの複写の処理 １ 回の出力の処理、パスメトリックの減算処理 が必要なる。
【００２０】例えば、それぞれの一回の処理について、
加算処理には１５ステップ、２数の比較には５ステッ
プ、２n の比較には５×２n ステップ、パスメモリの複
写処理には１５ステップ、出力処理には１０×２m ＋１
０ステップ、ブランチメモリの減算処理には１０×２m
ステップの時間がかかるとする。
加算処理には１５ステップ、２数の比較には５ステッ
プ、２n の比較には５×２n ステップ、パスメモリの複
写処理には１５ステップ、出力処理には１０×２m ＋１
０ステップ、ブランチメモリの減算処理には１０×２m
ステップの時間がかかるとする。
【００２１】これらの値から、全ての処理に要する時間
を求めてみると、従来の方法によると、７０×２m ・ｎ
＋１０・ｎステップを必要とし、本発明の方法による
と、２m ×（２０×２n ＋３５）＋１０ステップ必要と
なる。
を求めてみると、従来の方法によると、７０×２m ・ｎ
＋１０・ｎステップを必要とし、本発明の方法による
と、２m ×（２０×２n ＋３５）＋１０ステップ必要と
なる。
【００２２】すなわち、生成多項式の次数が７の場合に
は、従来の方法による処理時間は、８９７０ｎステップ
であり、本発明の方法による処理時間は、２５６０・２
n ＋４４９０であって、ｎ＝２で約１８％の速度改善と
なり、ｎ＝３で約７％の速度改善となる。
は、従来の方法による処理時間は、８９７０ｎステップ
であり、本発明の方法による処理時間は、２５６０・２
n ＋４４９０であって、ｎ＝２で約１８％の速度改善と
なり、ｎ＝３で約７％の速度改善となる。
【００２３】ここで、図１はハードウェア概念図である
が、このブロックに相当する機能をソフトウェアにより
実現することができる。
が、このブロックに相当する機能をソフトウェアにより
実現することができる。
【００２４】
【発明の効果】以上説明したように、本発明は、生成多
項式の次数が増加しても高速な復号を実行できる優れた
効果がある。
項式の次数が増加しても高速な復号を実行できる優れた
効果がある。
【図１】本発明一実施例ビタビ復号器のブロック構成
図。
図。
【図２】本発明のビタビ復号器の動作を示すフローチャ
ート。
ート。
【図３】本発明のビタビ復号器のトレリス線図。
【図４】従来例のビタビ復号器の動作を示すフローチャ
ート。
ート。
【図５】従来例のビタビ復号器のトレリス線図。
１ 受信信号 ２ ブランチメトリック計算手段 ３ ブランチメトリック ４ 加算比較選択手段 ５ 加算手段 ６ 比較手段 ７ 選択手段 ８ 減算手段 ９ パスメトリック １０ レジスタ １１ トレリス接続信号 １２ 最尤状態信号 １３ パスメモリ １４ 最尤復号信号
Claims (2)
- 【請求項１】 受信信号に基づきブランチメトリックを
計算する計算手段と、この計算手段の計算結果および前
段階で求められたパスメトリックに基づきｎ段分（ｎは
複数）の加算、比較および経路選択処理を行い新しいパ
スメトリックを求める加算比較選択手段と、この加算比
較選択手段からのトレリス接続信号を記憶しこの加算比
較選択手段からの最尤状態信号に基づきｎ段分の最尤復
号信号を出力するパスメモリとを備えたビタビ復号器に
おいて、 前記計算手段および前記加算比較選択手段は、ｎ段分に
ついて一つの統合的な演算手段により構成され、ｎ段分
の演算処理はこの演算手段により各段階の結果を無視し
て１回の処理により実行されることを特徴とするビタビ
復号器。 - 【請求項２】 前記計算手段は、前記受信信号に基づき
ｎ段分のブランチメトリックを一回で計算する手段を含
み、 前記加算比較選択手段は、ｎ段前のパスメトリックを記
憶するレジスタと、前記計算する手段の計算結果とこの
レジスタに記憶されているｎ段前のパスメトリックとを
加算する加算手段と、この加算手段の加算結果を比較し
て比較結果を前記トレリス接続信号として出力する比較
手段と、この比較手段の比較結果に基づき前記加算手段
の加算結果から相関の大きいパスメトリックを選択する
選択手段と、この選択手段からの選択されたパスメトリ
ックから最大のパスメトリックを検出してこの選択され
たパスメトリックを正規化して前記新しいパスメトリッ
クとして前記レジスタに与え前記パスメモリに前記最尤
状態信号を与える減算手段とを含む請求項１記載のビタ
ビ復号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29211093A JPH07147546A (ja) | 1993-11-22 | 1993-11-22 | ビタビ復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29211093A JPH07147546A (ja) | 1993-11-22 | 1993-11-22 | ビタビ復号器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147546A true JPH07147546A (ja) | 1995-06-06 |
Family
ID=17777680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29211093A Pending JPH07147546A (ja) | 1993-11-22 | 1993-11-22 | ビタビ復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07147546A (ja) |
Cited By (3)
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| US6467064B1 (en) | 1999-03-19 | 2002-10-15 | Fujitsu Limited | Viterbi decoder |
| CN106533453A (zh) * | 2015-09-15 | 2017-03-22 | 中兴通讯股份有限公司 | 一种译码方法及译码器 |
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| JPS6433673A (en) * | 1987-07-02 | 1989-02-03 | Hainritsuhi Maia | Execution of viterbi algorithm by parallel computation processing structure |
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-
1993
- 1993-11-22 JP JP29211093A patent/JPH07147546A/ja active Pending
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