JPS6081925A - 誤り訂正装置 - Google Patents
誤り訂正装置Info
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- JPS6081925A JPS6081925A JP58190511A JP19051183A JPS6081925A JP S6081925 A JPS6081925 A JP S6081925A JP 58190511 A JP58190511 A JP 58190511A JP 19051183 A JP19051183 A JP 19051183A JP S6081925 A JPS6081925 A JP S6081925A
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- Japan
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/395—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using a collapsed trellis, e.g. M-step algorithm, radix-n architectures with n>2
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル通信回線に使用される誤シ訂正装置
、特に高速で動作し、畳込み符号化して伝送されたディ
ジタル情報をビタビ（Ｖ目ｅｒｂｉ）復号法により復元
するｗ４シ訂正装置ｔＫ関する。
、特に高速で動作し、畳込み符号化して伝送されたディ
ジタル情報をビタビ（Ｖ目ｅｒｂｉ）復号法により復元
するｗ４シ訂正装置ｔＫ関する。
ディジタル通信の発達に伴い、伝送路で発生する符号誤
シを訂正できる各種の誤シ訂正号式が提案・使用されて
いるが、畳込み符号化された符号語をビタビアルゴリズ
ムによって復号するビタビ復号法は、実用性の高い復号
技術として評価されている。ビタビ復号法の復号手順は
、符号の格子構造における一つの状態節点に再結合する
二つの遷移パスのうち、累積計量の大きいものを逐次選
択する操作を繰返し行うことによって、最も確からしい
残存パスを選び出し復号を行うものである。
シを訂正できる各種の誤シ訂正号式が提案・使用されて
いるが、畳込み符号化された符号語をビタビアルゴリズ
ムによって復号するビタビ復号法は、実用性の高い復号
技術として評価されている。ビタビ復号法の復号手順は
、符号の格子構造における一つの状態節点に再結合する
二つの遷移パスのうち、累積計量の大きいものを逐次選
択する操作を繰返し行うことによって、最も確からしい
残存パスを選び出し復号を行うものである。
ビタビ復号法による従来の誤シ訂正装置では、各タイム
スロット（情報信号の１ビツト又は１符号語に相当する
時間）毎に計量の加算・比較・選択の処理を繰返して行
っているため、この処理、特に加算処理に必要な演算時
間によって処理速度が制約され、高速データには適用で
きない（現在の０ＭＯ８ＩＣの演算速度では十数Ｍ ｂ
／ ｓが限度）という欠点がある・ 本発明の目的は、加算処理回数を減少させることによっ
て上述の従来装置の欠点を除去し、よシ高速なデータに
適用できる誤シ訂正装置を提供することである。
スロット（情報信号の１ビツト又は１符号語に相当する
時間）毎に計量の加算・比較・選択の処理を繰返して行
っているため、この処理、特に加算処理に必要な演算時
間によって処理速度が制約され、高速データには適用で
きない（現在の０ＭＯ８ＩＣの演算速度では十数Ｍ ｂ
／ ｓが限度）という欠点がある・ 本発明の目的は、加算処理回数を減少させることによっ
て上述の従来装置の欠点を除去し、よシ高速なデータに
適用できる誤シ訂正装置を提供することである。
本発明の［、Ｄ訂正装置は、畳込み符号化して伝送され
たディジタル情報をビタビ復号法によシ復元する誤シ訂
正装置において、符号の格子構造の一つの状態節点に再
結合する複数の遷移パスの一つを各遷移パスの符号語と
受信符号語との同異度を表わす量子化値を加算して比較
・選択するＡＣ８回路が、複数のタイムスロット前の各
状態節点のる遷移パスの前記量子化値の和を一括して加
算する複数個の加算器と、これら加算器の出力を２個づ
つ比較し−１を選択する複数個の第１の選択回路と、こ
れら第１の選択回路の出力からそれぞれ２個づつを比較
して−１を選択する操作を繰返し最終の１個を選択する
第２の選択回路と、この第２の選択回路の出力によシ更
新され状態節点の累積量子化値を記憶する状態メモリと
、前記第１及び第２の選択回路の状態から残存パスを記
憶するパスメモリの制御信号を発生するパスメモリ制御
回路とを備えることによって構成される。
たディジタル情報をビタビ復号法によシ復元する誤シ訂
正装置において、符号の格子構造の一つの状態節点に再
結合する複数の遷移パスの一つを各遷移パスの符号語と
受信符号語との同異度を表わす量子化値を加算して比較
・選択するＡＣ８回路が、複数のタイムスロット前の各
状態節点のる遷移パスの前記量子化値の和を一括して加
算する複数個の加算器と、これら加算器の出力を２個づ
つ比較し−１を選択する複数個の第１の選択回路と、こ
れら第１の選択回路の出力からそれぞれ２個づつを比較
して−１を選択する操作を繰返し最終の１個を選択する
第２の選択回路と、この第２の選択回路の出力によシ更
新され状態節点の累積量子化値を記憶する状態メモリと
、前記第１及び第２の選択回路の状態から残存パスを記
憶するパスメモリの制御信号を発生するパスメモリ制御
回路とを備えることによって構成される。
次に図面を参照して本発明の詳細な説明する。
まず、ピタビ復号法について１拘束長１（＝３ 、符号
語のシンボル数ｖ二２ ＋符号化率ｒ＝＝ｌ／２の場合
を例として説明する・第１図はシフトレジスタに、、に
２．に３ と排他論理器Ｖｌ 、 ｖ２ とがらなり、
１系列の２値情報入力１０１から２シンボルの符号語系
列１０２を出力する畳込み符号化器である。第２図はこ
の符号化器の状態の遷移を表わり） す格子構造図で、各状態節点Ｓ１ の円内の数字はタイ
ムスロットｔ（ｊ）の終多におけるシフトレジスロット
ｔｅｌに矢印付き実線で示す遷移パスＰｌｊ）の■ 上側に示す情報入力ビット（１）又は（０）が入力され
ると、遷移パスの下側の符号語００，１０，０１，１１
（ｊ−１） リ） を送出して状態節点Ｓ ｐ から状態節点Ｓｉに移るこ
とを示している。ピタビ腹号法は受信側でこの格子構造
の各状態節点に再結合するそれぞれ２ベルの量子化の場
合、例えば両符号語の同じシンボルの数で表わされる）
をめ、これまでの累積計量に加算し、その値が大きい万
をもっともらしい残存パスとして選択し他方を消去する
加算・比較・選択を繰返して最も確からしい残存パスを
選び出し、これに対応する情報ビットを復号信号として
出力する。従って、ビタビ模号を行う誤シ訂正装置は、
受信符号語と各遷移パスの符号語との計量をめる計量回
路と、上述の加算・比較・選択を行うＡＣ８回路と、選
択された残存パスを記憶するパスメモリと、このパスメ
モリがら復号信号を出力する出力回路とから構成される
。
語のシンボル数ｖ二２ ＋符号化率ｒ＝＝ｌ／２の場合
を例として説明する・第１図はシフトレジスタに、、に
２．に３ と排他論理器Ｖｌ 、 ｖ２ とがらなり、
１系列の２値情報入力１０１から２シンボルの符号語系
列１０２を出力する畳込み符号化器である。第２図はこ
の符号化器の状態の遷移を表わり） す格子構造図で、各状態節点Ｓ１ の円内の数字はタイ
ムスロットｔ（ｊ）の終多におけるシフトレジスロット
ｔｅｌに矢印付き実線で示す遷移パスＰｌｊ）の■ 上側に示す情報入力ビット（１）又は（０）が入力され
ると、遷移パスの下側の符号語００，１０，０１，１１
（ｊ−１） リ） を送出して状態節点Ｓ ｐ から状態節点Ｓｉに移るこ
とを示している。ピタビ腹号法は受信側でこの格子構造
の各状態節点に再結合するそれぞれ２ベルの量子化の場
合、例えば両符号語の同じシンボルの数で表わされる）
をめ、これまでの累積計量に加算し、その値が大きい万
をもっともらしい残存パスとして選択し他方を消去する
加算・比較・選択を繰返して最も確からしい残存パスを
選び出し、これに対応する情報ビットを復号信号として
出力する。従って、ビタビ模号を行う誤シ訂正装置は、
受信符号語と各遷移パスの符号語との計量をめる計量回
路と、上述の加算・比較・選択を行うＡＣ８回路と、選
択された残存パスを記憶するパスメモリと、このパスメ
モリがら復号信号を出力する出力回路とから構成される
。
第３図は従来の誤り訂正装置に用いられているＡＣ８回
路のブロック図であシ、加算器１及び２゜比較器３２選
択器４．計量メモリ５とがら構成さ５をＷ新する。制御
信号１０３は同時にバスメモリ） す６を制御し、Ｓ２ に至る過去の残存パスが記憶され
る。以上第３図によって状態Ｓ２に対するＡＣ８回路の
動作を説明したが、他の状態Ｓｉに対しても同様なＡＣ
８回路が設けられ同時処理が行われ、各状態の累積計量
を記憶する各計量メモ（ｊ−ｎ リ） りの内容はＭ、 からＭｉに更新される。第３図におい
て参照番号７及び８はそれぞれ状態ｓ１及びＳ３の１１
蓋メモリである。なお、二つの累積計量が等しい場合に
は、いずれか−万がランダムに選択されるよう構成され
ている。このようにして順次選択された残存パスは、拘
束長にの４〜５倍頃前のタイムスロット分をみるとただ
′１個となシ、この遷移パスに対応する情報信号（１）
又は（０１が後刃信号として出力される。以上説明した
ＡＣ８回路の動作は１タイムスロツト内に行われる必要
があり、計量メモリの読み出し時間τ□、加算時間τ。
路のブロック図であシ、加算器１及び２゜比較器３２選
択器４．計量メモリ５とがら構成さ５をＷ新する。制御
信号１０３は同時にバスメモリ） す６を制御し、Ｓ２ に至る過去の残存パスが記憶され
る。以上第３図によって状態Ｓ２に対するＡＣ８回路の
動作を説明したが、他の状態Ｓｉに対しても同様なＡＣ
８回路が設けられ同時処理が行われ、各状態の累積計量
を記憶する各計量メモ（ｊ−ｎ リ） りの内容はＭ、 からＭｉに更新される。第３図におい
て参照番号７及び８はそれぞれ状態ｓ１及びＳ３の１１
蓋メモリである。なお、二つの累積計量が等しい場合に
は、いずれか−万がランダムに選択されるよう構成され
ている。このようにして順次選択された残存パスは、拘
束長にの４〜５倍頃前のタイムスロット分をみるとただ
′１個となシ、この遷移パスに対応する情報信号（１）
又は（０１が後刃信号として出力される。以上説明した
ＡＣ８回路の動作は１タイムスロツト内に行われる必要
があり、計量メモリの読み出し時間τ□、加算時間τ。
、比較時間τ。７選択時間τ８劃量メモリへの書き込み
時間τ７とすると、ＡＣ８回路の動作時間τは τ＝τ□十τ３＋τ。十τ５＋τ、・・ （１）となシ
、処理できる情報信号の上限速度Ｖは１／τビット／秒
に制限される。上述のτを決める５要素のうち加算時間
τ８が最も長く、全体の約半分を占めることから、加算
回数を減らすことができればビタビ復号の高速化が可能
となる。
時間τ７とすると、ＡＣ８回路の動作時間τは τ＝τ□十τ３＋τ。十τ５＋τ、・・ （１）となシ
、処理できる情報信号の上限速度Ｖは１／τビット／秒
に制限される。上述のτを決める５要素のうち加算時間
τ８が最も長く、全体の約半分を占めることから、加算
回数を減らすことができればビタビ復号の高速化が可能
となる。
第４図は本発明におけるＡＣ８回路の一実施例のブロッ
ク図であシ、加舞゛器１１，１２，１３．１４と、比較
器と選択器とから成る第１の選択回路１５．１６と、第
１の選択回路の出力の一万を選択する第２の選択回路１
７と、計量メモリ１８と、パスメモリ制御回路１９とか
ら構成されている。
ク図であシ、加舞゛器１１，１２，１３．１４と、比較
器と選択器とから成る第１の選択回路１５．１６と、第
１の選択回路の出力の一万を選択する第２の選択回路１
７と、計量メモリ１８と、パスメモリ制御回路１９とか
ら構成されている。
この回路はタイムスロットにわたる遷移パスの計量を１
回で加算することによシ加算回数を減らして高速化を計
ったものであり、以下第２図を参照して本実施例の動作
を説明する。第４図は第２図（ｊａｌ） において状態節点Ｓ１ に再結合する太い実線で、 ０
１ （ＩＩＩ） ｌｊｌ （ｊａｌ）示す４本の遷移ハ
スＰｕ ＋Ｐｉ ＋ Ｐａｔ ＋ Ｐｏ ＋（ｊｌ （
ｊａｌ） （Ｊｌ （ｊ十＋）１２ｍ ＋ ”ＩＩＩ
＋ Ｐ４３＋ Ｐｌｌｌ のうち１本を１回の加算処理
で選択するＡＣ８回路を示す。加算器１１は状態Ｓ１の
計量メモリから読み出されたｔ（ｊ−］）（ｊ−１） タイムスロットの累積計ｊｔＭｔ に、遷移パス（ｊｌ
（ｊａｌ ） リｌ （ｊ＋ｖ）ｐＨ及びｐＨの計量
の和Ｚｌｌ ＋Ｚ１１ を１回で（ｊａｌ） リ） （
ｊ＋Ｄ 加算しＭｌ−１を算出する。Ｚｌ、 ＋ Ｚ、、は２タ
イムスロツトの受信符号語から針鼠回路において、例え
はＲＯＭから読み出されて加算器に与えられる。加算器
１２，１３．１４は同様にして各状態のｔ（ｊ−１）タ
イムスロットの累積計蓋Ｍ、”−１）。
回で加算することによシ加算回数を減らして高速化を計
ったものであり、以下第２図を参照して本実施例の動作
を説明する。第４図は第２図（ｊａｌ） において状態節点Ｓ１ に再結合する太い実線で、 ０
１ （ＩＩＩ） ｌｊｌ （ｊａｌ）示す４本の遷移ハ
スＰｕ ＋Ｐｉ ＋ Ｐａｔ ＋ Ｐｏ ＋（ｊｌ （
ｊａｌ） （Ｊｌ （ｊ十＋）１２ｍ ＋ ”ＩＩＩ
＋ Ｐ４３＋ Ｐｌｌｌ のうち１本を１回の加算処理
で選択するＡＣ８回路を示す。加算器１１は状態Ｓ１の
計量メモリから読み出されたｔ（ｊ−］）（ｊ−１） タイムスロットの累積計ｊｔＭｔ に、遷移パス（ｊｌ
（ｊａｌ ） リｌ （ｊ＋ｖ）ｐＨ及びｐＨの計量
の和Ｚｌｌ ＋Ｚ１１ を１回で（ｊａｌ） リ） （
ｊ＋Ｄ 加算しＭｌ−１を算出する。Ｚｌ、 ＋ Ｚ、、は２タ
イムスロツトの受信符号語から針鼠回路において、例え
はＲＯＭから読み出されて加算器に与えられる。加算器
１２，１３．１４は同様にして各状態のｔ（ｊ−１）タ
イムスロットの累積計蓋Ｍ、”−１）。
（ｊ−１） （ｊ−１）ｆｊｌ （ｊａｌ）Ｍ２．Ｍ、
に各遷移パスの計量和Ｚ３１＋Ｚ１１ ＋（ｊｌ （
ｊ＋Ｄ （ｊｌ （ｊａｌ）Ｚ２！＋Ｚ３１ ｒ ’１
４ｓ ＋Ｚｓ＋ ｆ：加算して各遷移パス（ｊａｌ）
（ｊ＋ｓ） （ｊａｌ） によるＳ、 までの累積計量Ｍ、３．Ｍ、−２゜Ｍ（□
ｊ＋Ｌ＋）を算出する。選択回路１５及び１６は加算器
１１．１２及び１３．１４の出力をそれぞれ比（ｊａｌ
） 較して累積計量Ｍ１イの大きい万を選択する第１の選択
回路、選択回路１７は選択回路１５及び１６の出力を比
較して最終の１個を選択する第２の選（ｊａｌ） 択回路であり、その出力はＳｌ の累積４量として状態
Ｓｌの針鼠メモリ１８に書き込まれる。パスメモリ制御
回路１９は各選択回路の比較器出力から第３図と同じパ
スメモリ６の制御信号を発生する回路であって、選択回
路１５の比較器出力１０４と選択回路１６の比較器出力
１０５はｔ （ｊｌタイムスロットのＳｌ及びＳ３のパ
スメモリ制御信号として、又、選択回路１７の比較器出
力１０６はｔ（ｊａｌ） タイムスロットの８１のパス
メモリ制御として比較器出力１０４に続いて送り出され
る。以上説明したと同様な回路が８２ ＋ ８３＋ ｓ
４の各状態に対応して設けられており、これらがすべて
２タイムスロツトの時間内に並列に処理される。
に各遷移パスの計量和Ｚ３１＋Ｚ１１ ＋（ｊｌ （
ｊ＋Ｄ （ｊｌ （ｊａｌ）Ｚ２！＋Ｚ３１ ｒ ’１
４ｓ ＋Ｚｓ＋ ｆ：加算して各遷移パス（ｊａｌ）
（ｊ＋ｓ） （ｊａｌ） によるＳ、 までの累積計量Ｍ、３．Ｍ、−２゜Ｍ（□
ｊ＋Ｌ＋）を算出する。選択回路１５及び１６は加算器
１１．１２及び１３．１４の出力をそれぞれ比（ｊａｌ
） 較して累積計量Ｍ１イの大きい万を選択する第１の選択
回路、選択回路１７は選択回路１５及び１６の出力を比
較して最終の１個を選択する第２の選（ｊａｌ） 択回路であり、その出力はＳｌ の累積４量として状態
Ｓｌの針鼠メモリ１８に書き込まれる。パスメモリ制御
回路１９は各選択回路の比較器出力から第３図と同じパ
スメモリ６の制御信号を発生する回路であって、選択回
路１５の比較器出力１０４と選択回路１６の比較器出力
１０５はｔ （ｊｌタイムスロットのＳｌ及びＳ３のパ
スメモリ制御信号として、又、選択回路１７の比較器出
力１０６はｔ（ｊａｌ） タイムスロットの８１のパス
メモリ制御として比較器出力１０４に続いて送り出され
る。以上説明したと同様な回路が８２ ＋ ８３＋ ｓ
４の各状態に対応して設けられており、これらがすべて
２タイムスロツトの時間内に並列に処理される。
この処理時間τ′は各要素時間を（１）式の場合と同様
とすると τ′＝τ□＋τ３＋２τ。＋２τ８＋τ１ ・・・・・
・（２）となり、処理できる上限速度Ｖ′は２／τ′ビ
ット／秒となる。すなわち、τ□十τ８＋τ□〉２（τ
。十τ８）とすればｖ’）１，５ｖとなシ１．５倍以上
に高速化されることとなる。
とすると τ′＝τ□＋τ３＋２τ。＋２τ８＋τ１ ・・・・・
・（２）となり、処理できる上限速度Ｖ′は２／τ′ビ
ット／秒となる。すなわち、τ□十τ８＋τ□〉２（τ
。十τ８）とすればｖ’）１，５ｖとなシ１．５倍以上
に高速化されることとなる。
上述の実施例の説明では各加算器は２タイムスロツトに
わたる計量を一括加算する構成について述べたが、３以
上のタイムスロットに対して計量を一括加算するように
構成することもでき更に上限速度を上げることができる
。又、拘束長に＝３゜符号語のシンボル数ｖ＝２．入力
軸報信号１系列の畳込み符号化器による符号化率１／２
の場合について説明したが、本発明は任意の拘束長およ
び符号化率の場合にも適用できることは言うまでもない
。更に、各加算器は各遷移パスの計量を加算し累積計蓋
の大きいものを選択するよう説明したが、訃音の代りに
符号間距１１Ｍ（ハミング距離）を用い累積距離の小さ
いものを選択するようにしても同じ結果が得られること
は良く知られている通りである。第４図の実施例の回路
は最初にタイムとＰ（ｊｅｔ）を通るパスとを比較する
よう構成されているが、この順序はこれに限定されるも
のでなく任意の組合わせをとることが可能である。ただ
し、その場合パスメモリ制御回路は従来と同様のパスメ
モリを使用する場合には構成が複雑となる。パスメモリ
の構成＝ｉＡ０８回路の構成に合わせて変更し、パルス
メモリ制御回路を簡略化することも可能である。なお、
第１図において符号化されたシンボルは時分割で伝送さ
れるよう示しであるが、直交変調例えば４相ＰＳＫ変調
で伝送されてもよく、通信路が２レベル童子化でなく、
例えば８レベル量子化の場合でも本発明は適用すること
が可能である。
わたる計量を一括加算する構成について述べたが、３以
上のタイムスロットに対して計量を一括加算するように
構成することもでき更に上限速度を上げることができる
。又、拘束長に＝３゜符号語のシンボル数ｖ＝２．入力
軸報信号１系列の畳込み符号化器による符号化率１／２
の場合について説明したが、本発明は任意の拘束長およ
び符号化率の場合にも適用できることは言うまでもない
。更に、各加算器は各遷移パスの計量を加算し累積計蓋
の大きいものを選択するよう説明したが、訃音の代りに
符号間距１１Ｍ（ハミング距離）を用い累積距離の小さ
いものを選択するようにしても同じ結果が得られること
は良く知られている通りである。第４図の実施例の回路
は最初にタイムとＰ（ｊｅｔ）を通るパスとを比較する
よう構成されているが、この順序はこれに限定されるも
のでなく任意の組合わせをとることが可能である。ただ
し、その場合パスメモリ制御回路は従来と同様のパスメ
モリを使用する場合には構成が複雑となる。パスメモリ
の構成＝ｉＡ０８回路の構成に合わせて変更し、パルス
メモリ制御回路を簡略化することも可能である。なお、
第１図において符号化されたシンボルは時分割で伝送さ
れるよう示しであるが、直交変調例えば４相ＰＳＫ変調
で伝送されてもよく、通信路が２レベル童子化でなく、
例えば８レベル量子化の場合でも本発明は適用すること
が可能である。
以上詳細に説明したように、本発明の誤シ訂正装置によ
れば、複数タイムスロットにわたる加算・比較・選択処
理を一度に行うことによって、ビタビ復号を高速化でき
る効果がある０
れば、複数タイムスロットにわたる加算・比較・選択処
理を一度に行うことによって、ビタビ復号を高速化でき
る効果がある０
第１図は畳込み符号化器の一構成例を示すブロック図、
第２図は第１図の畳込み符号化器の格子構造図、第３図
１ｉＡｃ８回路の従来例のブロック図、第４図は本発明
に用いられるＡＣ８回路の一実施例のブロック図である
。 １．２，１１，１２，１３．１４・・・・・・加算器、
３・・ 比較器、４・・・・・選択器、５．７．８１１
８・・・・・・計量メモリ、６・・・・・・パスメモリ
、１５．１６．１７・・・・・選択回路、１９・・・・
・・パスメモリ制御回路・＃ｌ ｌ 図 撫 Ｚ 図
第２図は第１図の畳込み符号化器の格子構造図、第３図
１ｉＡｃ８回路の従来例のブロック図、第４図は本発明
に用いられるＡＣ８回路の一実施例のブロック図である
。 １．２，１１，１２，１３．１４・・・・・・加算器、
３・・ 比較器、４・・・・・選択器、５．７．８１１
８・・・・・・計量メモリ、６・・・・・・パスメモリ
、１５．１６．１７・・・・・選択回路、１９・・・・
・・パスメモリ制御回路・＃ｌ ｌ 図 撫 Ｚ 図
Claims (1)
- 畳込み符号化して伝送されたディジタル情報をビタビ復
号法によシ復元する１ｔａｃ訂正装置において、符号の
格子構造の一つの状態節点に再結合する複数の遷移パス
の一つを各遷移パスの符号語と受信符号語との同異度を
表わす量子化値を加算して比較・選択するＡＣ８回路が
、複数のタイムスロット前の各状態節点の累積量子化値
に前記複数のタイムスロットにわたる遷移パスの前記量
子化値の和を一括して加算する複数個の加算器と、これ
ら加算器の出力を２個づつ比較し−１を選択する複数個
の第１の選択回路と、これら第１の選択回路の出力から
それぞれ２個づつを比較して−１を選択する操作を繰返
し最終の１個を選択する第如更新され状態節点の８積量
子化値管記憶する状態メモリと、前記第１及び第２の選
択回路の状態から残存バスを記憶するバスメモリの制御
信号を発生するパスメモリ制御回路とを備えて構成され
ることを特徴とする誤シ訂正装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190511A JPS6081925A (ja) | 1983-10-12 | 1983-10-12 | 誤り訂正装置 |
| US06/659,533 US4606027A (en) | 1983-10-12 | 1984-10-10 | Error correction apparatus using a Viterbi decoder |
| CA000465126A CA1219374A (en) | 1983-10-12 | 1984-10-11 | Error correction apparatus using a viterbi decoder |
| EP84307011A EP0138598B1 (en) | 1983-10-12 | 1984-10-12 | Error correction apparatus using a viterbi decoder |
| DE8484307011T DE3485383D1 (de) | 1983-10-12 | 1984-10-12 | Fehlerkorrekturanordnung unter verwendung eines viterbi-dekodierers. |
Applications Claiming Priority (1)
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