JPS60144026A - ビタビ復号器 - Google Patents
ビタビ復号器Info
- Publication number
- JPS60144026A JPS60144026A JP65184A JP65184A JPS60144026A JP S60144026 A JPS60144026 A JP S60144026A JP 65184 A JP65184 A JP 65184A JP 65184 A JP65184 A JP 65184A JP S60144026 A JPS60144026 A JP S60144026A
- Authority
- JP
- Japan
- Prior art keywords
- code
- dummy
- bits
- bit
- metric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、パンクチャド（Ｐｕｎｃｔｕｒｅｄ ）方式
による高符号化率誤り訂正方式に使用するビタビ（Ｖｉ
−ｔｅｒ、ｂｉ ）復号器に関し、特にブランチメトリ
ック′の計算時にダミービットに対する符号の変換を行
なうことにより、実質的にメトリック計算を禁止したの
と同じ効果が得られるようにしたものである。
による高符号化率誤り訂正方式に使用するビタビ（Ｖｉ
−ｔｅｒ、ｂｉ ）復号器に関し、特にブランチメトリ
ック′の計算時にダミービットに対する符号の変換を行
なうことにより、実質的にメトリック計算を禁止したの
と同じ効果が得られるようにしたものである。
従来技術と問題点
通信では雑音により伝送誤りを生じるが、これに対して
は冗長ビット（誤り訂正符号）を加えζ誤、り訂正機能
を持たせる゛ことが行なわれている。一般には、付加す
る冗長ビットが多いほど誤り訂正能力が大になるが、伝
送すべき情報としては余分なビットを付加するの肩ある
から伝送効率は下る。
は冗長ビット（誤り訂正符号）を加えζ誤、り訂正機能
を持たせる゛ことが行なわれている。一般には、付加す
る冗長ビットが多いほど誤り訂正能力が大になるが、伝
送すべき情報としては余分なビットを付加するの肩ある
から伝送効率は下る。
そこで用途によっては、誤り訂正符号を使用する場合、
伝送効率の減少を少なくするために、符号化率（誤り訂
正符号化前のデータのビットレートと符号化後のビット
レートとの比で、ｍビットのデータが符号化によりｎビ
ットになったとするとその符号化率はｍ ／ ｎである
）の大きな符号化方式が必要となる。例えば、帯域幅は
せまいが比較的Ｅｂ／Ｎｏを高くとれる伝送路を使用す
る場合などである（Ｅｂは信号１ピッ１−当りのエネル
ギ、Ｎｏは片側雑音電力密度）。しかも、最も訂正能力
の高い誤り訂正方式として知られる、たたみ込み符号−
ビタビ復号方式においては、符号化率を高くするとビタ
ビ復号器の回路が大規模かつ複雑になりミ実現が困難に
なる難点がある。例えば、内部状態数が同じ場合、符号
化率（ｎ−１）／ｎのビタビ復号器は符号化率１／２の
ものに比べほぼ２ 倍の回路規模になる。実際上ビタビ
復号器は符号化率１／２のもの以外は作りにくいという
特徴がある。この点を解決するのが、比較的容易に高符
号化率符号の得られるパンクチャド方式パンクチャド方
式とは、低符号化率の符号化器によって符号化された出
力から一定の規則に従って一部の符号ビットを消去し、
これによって符号化率を上げるものである。この場合受
信側では同じ規則に従って、消去された符号ビットの位
置にダミーピントを挿入してもとの符号化率の符号系列
を復元し、それを低符号化率の復号器で復号する。第１
図はこの一例で、■は低符号化率のたたみ込み符号化器
、２はビット消去並びに速度変換を行う回路ブロック、
３はビット消去に使用する消去パターンを記憶したメモ
リ、４はビ、７ト消去で高符号化率にした符号を高速伝
送する伝送路、５は受信側のダミービット挿入並びに速
度変換用の回路ブロック、６はダミービット挿入用の挿
入パターンを記憶したメモリ、７は低符号化率のビタビ
復号器である。
伝送効率の減少を少なくするために、符号化率（誤り訂
正符号化前のデータのビットレートと符号化後のビット
レートとの比で、ｍビットのデータが符号化によりｎビ
ットになったとするとその符号化率はｍ ／ ｎである
）の大きな符号化方式が必要となる。例えば、帯域幅は
せまいが比較的Ｅｂ／Ｎｏを高くとれる伝送路を使用す
る場合などである（Ｅｂは信号１ピッ１−当りのエネル
ギ、Ｎｏは片側雑音電力密度）。しかも、最も訂正能力
の高い誤り訂正方式として知られる、たたみ込み符号−
ビタビ復号方式においては、符号化率を高くするとビタ
ビ復号器の回路が大規模かつ複雑になりミ実現が困難に
なる難点がある。例えば、内部状態数が同じ場合、符号
化率（ｎ−１）／ｎのビタビ復号器は符号化率１／２の
ものに比べほぼ２ 倍の回路規模になる。実際上ビタビ
復号器は符号化率１／２のもの以外は作りにくいという
特徴がある。この点を解決するのが、比較的容易に高符
号化率符号の得られるパンクチャド方式パンクチャド方
式とは、低符号化率の符号化器によって符号化された出
力から一定の規則に従って一部の符号ビットを消去し、
これによって符号化率を上げるものである。この場合受
信側では同じ規則に従って、消去された符号ビットの位
置にダミーピントを挿入してもとの符号化率の符号系列
を復元し、それを低符号化率の復号器で復号する。第１
図はこの一例で、■は低符号化率のたたみ込み符号化器
、２はビット消去並びに速度変換を行う回路ブロック、
３はビット消去に使用する消去パターンを記憶したメモ
リ、４はビ、７ト消去で高符号化率にした符号を高速伝
送する伝送路、５は受信側のダミービット挿入並びに速
度変換用の回路ブロック、６はダミービット挿入用の挿
入パターンを記憶したメモリ、７は低符号化率のビタビ
復号器である。
第２図は拘束長に＝３、符号化率１／２のたたみ込み符
号化器１の概略構成で、１１は送信データの各ビットを
順次シリアルに取り込む３ビツトのシフトレジスタ、１
２ばその３ビツトの排他的論理和（ＥＯＲ）をとるゲー
ト、１３は該３ビツト中の先端１ビツトと後端１ビツト
のＥＯＲをとるゲートである。ＥＯＲゲーグー１２．１
３の出力Ｉ、Ｑは送信データが１ビツト入力する毎に同
時に生ずるので、符号化器１としては、１ビツトの入力
に対し２ビツトの出力が生ずるごとになる（符号化率１
／２）。この出力ピントの増分が誤り訂正符号の付加に
よるものであるが、拘束長に＝３の符号化器ではビン）
Ａｏは今入力したものとして除いて、レジスタ１１に既
に入っていた２ビットＡＩ、Ａ２の符号の状態を符号化
器の内部状態という。
号化器１の概略構成で、１１は送信データの各ビットを
順次シリアルに取り込む３ビツトのシフトレジスタ、１
２ばその３ビツトの排他的論理和（ＥＯＲ）をとるゲー
ト、１３は該３ビツト中の先端１ビツトと後端１ビツト
のＥＯＲをとるゲートである。ＥＯＲゲーグー１２．１
３の出力Ｉ、Ｑは送信データが１ビツト入力する毎に同
時に生ずるので、符号化器１としては、１ビツトの入力
に対し２ビツトの出力が生ずるごとになる（符号化率１
／２）。この出力ピントの増分が誤り訂正符号の付加に
よるものであるが、拘束長に＝３の符号化器ではビン）
Ａｏは今入力したものとして除いて、レジスタ１１に既
に入っていた２ビットＡＩ、Ａ２の符号の状態を符号化
器の内部状態という。
第３図はこの内部状態の遷移を示ずトレリス（ｔｒｅｌ
ｌｉｓ ）で、○印肉はレジスタ１１のＡ２．ＡＩビッ
トの値、破線矢印は入力データＡｏが０のときの遷移先
、また実線矢印は該Ａｏが１のときの遷移先である。例
えばＡ２Ａｌが００のときＡｎ−〇が入力すると次のＡ
２ Ａ ＋は再びＯＯになるが、Ａ ｏ ＝ １が入
力すると次のＡ２Ａ１は０１になる、ということである
。符号化率１／２で拘束長にのときの内部状態数は２
であるので、Ｋ−３であれば内部状態は図示の通り００
，０１゜１０．１１の４通りである。Ｋ＝４．８．・・
・・・・なら内口）１状態数は８，１６．・・・・・・
となり、飛Ｉ的に増大してゆく。各内部状態は矢印で示
されるように関連性を持っており、例えば今００であっ
たとすると次ば００か０１であり、１０や１１になるこ
とはない。同様に今０１なら次はＩＯか１１であり、０
０や０１になるごとはない。以下同様であり、か−る事
実が誤り訂正に利用される。なお符号化率を上げるべく
、例えば３ビットを４ビット符号にして符号化率３／４
を（ｑると、内部状態は多数になり、遷移可能な状態の
数（上記の例では００は００かＯｌになるので、この数
は２）が増加し、誤り訂正回路が複雑になる。このよう
な点が、前記の高符号化率化を妨げる原因である。
ｌｉｓ ）で、○印肉はレジスタ１１のＡ２．ＡＩビッ
トの値、破線矢印は入力データＡｏが０のときの遷移先
、また実線矢印は該Ａｏが１のときの遷移先である。例
えばＡ２Ａｌが００のときＡｎ−〇が入力すると次のＡ
２ Ａ ＋は再びＯＯになるが、Ａ ｏ ＝ １が入
力すると次のＡ２Ａ１は０１になる、ということである
。符号化率１／２で拘束長にのときの内部状態数は２
であるので、Ｋ−３であれば内部状態は図示の通り００
，０１゜１０．１１の４通りである。Ｋ＝４．８．・・
・・・・なら内口）１状態数は８，１６．・・・・・・
となり、飛Ｉ的に増大してゆく。各内部状態は矢印で示
されるように関連性を持っており、例えば今００であっ
たとすると次ば００か０１であり、１０や１１になるこ
とはない。同様に今０１なら次はＩＯか１１であり、０
０や０１になるごとはない。以下同様であり、か−る事
実が誤り訂正に利用される。なお符号化率を上げるべく
、例えば３ビットを４ビット符号にして符号化率３／４
を（ｑると、内部状態は多数になり、遷移可能な状態の
数（上記の例では００は００かＯｌになるので、この数
は２）が増加し、誤り訂正回路が複雑になる。このよう
な点が、前記の高符号化率化を妨げる原因である。
ビタビ復号器はたたみ込み符号に対する最適な最尤復号
方式であり、高い誤り訂正能力を持つ。
方式であり、高い誤り訂正能力を持つ。
また、受信信号を多値レベルに量子化して扱う軟判定を
行なうことにより、訂正能力を更に上げることが簡単に
できる。符号化率１／２のビタビ復号器を第４図に示す
。図示のようにこの復号器は、上記の内部状態００〜１
１の各々に対応した演算回路（＾ｄｄ−Ｃｏｍｐａｒｅ
−３ｅｌｅｃｔ ：へＣＳ、添字００−１１ば自己が関
与する上記内部状態を示す）７１〜７４を持ち、その内
部状態において合流する２本の状態遷移系列（バス）に
より生成される符号系列と、実際に受信された受信符号
系列との符号距離を比較し、符号距離の小さい方を生き
残りパスと判定してパスメモリ７５へ記憶する。このパ
スから、送４ｔｓデータを１！；Ｊすることができる。
行なうことにより、訂正能力を更に上げることが簡単に
できる。符号化率１／２のビタビ復号器を第４図に示す
。図示のようにこの復号器は、上記の内部状態００〜１
１の各々に対応した演算回路（＾ｄｄ−Ｃｏｍｐａｒｅ
−３ｅｌｅｃｔ ：へＣＳ、添字００−１１ば自己が関
与する上記内部状態を示す）７１〜７４を持ち、その内
部状態において合流する２本の状態遷移系列（バス）に
より生成される符号系列と、実際に受信された受信符号
系列との符号距離を比較し、符号距離の小さい方を生き
残りパスと判定してパスメモリ７５へ記憶する。このパ
スから、送４ｔｓデータを１！；Ｊすることができる。
即ちノぐス選択部７７はＡｃ３ｏｏ−ＡＣ８ＩＩが次々
と書込んで行くパスメモリ００〜パスメモリＩＩの内容
をみて最尤パスを選択してゆき、復号データを出力する
。
と書込んで行くパスメモリ００〜パスメモリＩＩの内容
をみて最尤パスを選択してゆき、復号データを出力する
。
パスと受信符号系列の符号距離は次のようにし゛ζ計算
する。例えば第３図を例とすると、Ａ ＣＳ ｏ、。
する。例えば第３図を例とすると、Ａ ＣＳ ｏ、。
（ＡＣ３７１）にはＡＣ３９ｏ（ＡＣ３７，１）とＡＣ
３１゜（ＡＣ８７３）を経由した２本のパスが合流する
。そこでＡｃ５ｏｏからＡｃ５ｏｏへの状態遷移で生成
される符号（０，０）と、Ａ ＣＳ、ｏがらＡｃ８ｏｏ
への状態遷移で生成される符号（１，１）と、受信符号
（ＩＲＩＱＲ）との符号距離を計算する。これをブラン
チメトリンクと呼び、Ａｃ５ｏ。
３１゜（ＡＣ８７３）を経由した２本のパスが合流する
。そこでＡｃ５ｏｏからＡｃ５ｏｏへの状態遷移で生成
される符号（０，０）と、Ａ ＣＳ、ｏがらＡｃ８ｏｏ
への状態遷移で生成される符号（１，１）と、受信符号
（ＩＲＩＱＲ）との符号距離を計算する。これをブラン
チメトリンクと呼び、Ａｃ５ｏ。
からの遷移のブランチメＩ・リックをＢｍｌ、ＡＣ３１
０からのブランチメトリックを８ｍ２とすると、Ｂｍｌ
＝ＩＲ＋ＱＲ ８ｍ２ ＝Ｉ Ｒ＋ＱＲ となる。ここでＩ、ＱはそれぞれＩ、Ｑの反転を意味す
る。そしてＴ３ ｍ ４ とＡ ＣＳｕｎが記憶してい
た過去のパスに対するゾランチメ；・リンクの総和（パ
スメトリックという）との和が、Ａｃ３ｏｏを経由して
Ａｃ８ｏｏで合流するパスの符号距離となり、また８ｍ
２とＡＣ３，ｏのパスメトリックとの和がＡＣ３，ｏを
経由してＡＣ３゜、、で合流するパスの符号距離となる
。それゆえにこの２つを比較し、小さい方を生き残りパ
スとしてその符号距離の稙を新しいパスメトリンクとし
てメモリ７５に記憶する。なお第４図ではブランチメト
リック計算をブランチメトリック計算部７６でまとめて
行なう構成としているが、各ＡＣ３７１〜７４で個々に
行なう構成にすることもできる。
０からのブランチメトリックを８ｍ２とすると、Ｂｍｌ
＝ＩＲ＋ＱＲ ８ｍ２ ＝Ｉ Ｒ＋ＱＲ となる。ここでＩ、ＱはそれぞれＩ、Ｑの反転を意味す
る。そしてＴ３ ｍ ４ とＡ ＣＳｕｎが記憶してい
た過去のパスに対するゾランチメ；・リンクの総和（パ
スメトリックという）との和が、Ａｃ３ｏｏを経由して
Ａｃ８ｏｏで合流するパスの符号距離となり、また８ｍ
２とＡＣ３，ｏのパスメトリックとの和がＡＣ３，ｏを
経由してＡＣ３゜、、で合流するパスの符号距離となる
。それゆえにこの２つを比較し、小さい方を生き残りパ
スとしてその符号距離の稙を新しいパスメトリンクとし
てメモリ７５に記憶する。なお第４図ではブランチメト
リック計算をブランチメトリック計算部７６でまとめて
行なう構成としているが、各ＡＣ３７１〜７４で個々に
行なう構成にすることもできる。
第５図はブランチメトリック計算部７６の詳細で、７６
１，７６２は雑音の加わった受ｆｔ１符５ノー１゜０（
ここでは軟判定用に各３ビツトとして復調されているも
のとする）の各ビットを反転するインバータ、７６３〜
７６６はＩ、ＩとＱ、 Ｑから４通りのブランチメトリ
ックＢｍｏｏ”Ｂｍｌｌを計算する加算器である（この
部分は後述する）。
１，７６２は雑音の加わった受ｆｔ１符５ノー１゜０（
ここでは軟判定用に各３ビツトとして復調されているも
のとする）の各ビットを反転するインバータ、７６３〜
７６６はＩ、ＩとＱ、 Ｑから４通りのブランチメトリ
ックＢｍｏｏ”Ｂｍｌｌを計算する加算器である（この
部分は後述する）。
ところで、上述したパンクチャド方式による高符号化率
符号の復号をｆｊなう場合に、受信側は消去されたビッ
トが“Ｏ″であったか“ｌ”であったかを知らないので
、受信側で挿入したダミービットを生き残りパス選択の
ためのメトリック計算に使用すると符号誤り率を著しく
劣化させる。そのため、ダミービットについてのメトリ
ンク計算を禁止する必要がある。
符号の復号をｆｊなう場合に、受信側は消去されたビッ
トが“Ｏ″であったか“ｌ”であったかを知らないので
、受信側で挿入したダミービットを生き残りパス選択の
ためのメトリック計算に使用すると符号誤り率を著しく
劣化させる。そのため、ダミービットについてのメトリ
ンク計算を禁止する必要がある。
これを実現する方法として従来、メトリンク計算のオフ
１面を１ビット増し、パ０”と“′ｌ”の中間の値を作
ってこれをダミービットとする考えがある。例えば安田
、樫木、平田の「符号化率可変軟判定ヴイタビ復号装置
の開発とその緒特性ｊＣ３８２−８６には、８レベル軟
判定復号を行なう場合に、本来３ビツトでずむところを
４ピッ；・にし、てメトリック１１１算を行なう例が示
され′ζいる。、つまりこの方式では０１１，０１０，
００１，０００．１（１０，１０１，１１０，１１１な
る８値を考え、これらの左端０１１に近りれば一刊ＨＯ
らしい０、右端１１１に近ければ−Ｊｆｉｌらしい１と
しくここで、第１ビツトは符号の極性を示し、第２゜第
３ピツＩ・の２ビットでその振幅の絶対値を表わしてい
る。）、これらの中間レベル（０００と１００の間）を
考え、これを００００としてダミービットはこのｏｏｏ
ｏとする。８レヘルなら３ビツトでよいが、上記中間レ
ベルを考えると４ビツト必要になり、符号範囲０１１１
〜０００１ならデ、−夕０、符号範囲１１１０〜１００
０ならデータｌとし、これらのいずれにも属さない中間
値００００をダミーデータとする１５値軟判定とする。
１面を１ビット増し、パ０”と“′ｌ”の中間の値を作
ってこれをダミービットとする考えがある。例えば安田
、樫木、平田の「符号化率可変軟判定ヴイタビ復号装置
の開発とその緒特性ｊＣ３８２−８６には、８レベル軟
判定復号を行なう場合に、本来３ビツトでずむところを
４ピッ；・にし、てメトリック１１１算を行なう例が示
され′ζいる。、つまりこの方式では０１１，０１０，
００１，０００．１（１０，１０１，１１０，１１１な
る８値を考え、これらの左端０１１に近りれば一刊ＨＯ
らしい０、右端１１１に近ければ−Ｊｆｉｌらしい１と
しくここで、第１ビツトは符号の極性を示し、第２゜第
３ピツＩ・の２ビットでその振幅の絶対値を表わしてい
る。）、これらの中間レベル（０００と１００の間）を
考え、これを００００としてダミービットはこのｏｏｏ
ｏとする。８レヘルなら３ビツトでよいが、上記中間レ
ベルを考えると４ビツト必要になり、符号範囲０１１１
〜０００１ならデ、−夕０、符号範囲１１１０〜１００
０ならデータｌとし、これらのいずれにも属さない中間
値００００をダミーデータとする１５値軟判定とする。
このようにすると、距離計算は逆のデータに対する（０
なら１．１なら０）のそれであるので、中間レベル００
００では１，０どちらからも同じ距離になり、距ｌｌｌ
δ１算しなかったのと同じになる。
なら１．１なら０）のそれであるので、中間レベル００
００では１，０どちらからも同じ距離になり、距ｌｌｌ
δ１算しなかったのと同じになる。
・こうし°Ｃダミーピッｌ−を００００にすることでメ
トリックａＩＷの実行、禁止を、認識・υずに済む、自
動的に排除されている、ということになる。しかし、こ
のような方式では、メトリンクｎｌ算回路の加算器、比
較器、メトリックメモリ等の所要ビット数が増加し、回
路規模が大きくなる欠点がある。
トリックａＩＷの実行、禁止を、認識・υずに済む、自
動的に排除されている、ということになる。しかし、こ
のような方式では、メトリンクｎｌ算回路の加算器、比
較器、メトリックメモリ等の所要ビット数が増加し、回
路規模が大きくなる欠点がある。
発明の目的
本発明は、パンクヂャド方式による高符号化率誤り訂正
方式に使用するビタビ復号器の何路規模をさほど増大さ
せずに、ダミービットに対するメトリック計算を禁止で
きるようにしようとするものである。
方式に使用するビタビ復号器の何路規模をさほど増大さ
せずに、ダミービットに対するメトリック計算を禁止で
きるようにしようとするものである。
発明の構成
本発明は、たため込み符号器による誤り訂正符号を付し
た送信デニタから所定の消去パターンに従い一部の符号
ビットを消去して送信し、受信側では該消去パターンに
対応するビット位置にダミービットを挿入してから復号
するパンクチャド高符号化率誤り訂正通信方式のビタビ
復号器において、ダミービットが挿入された受信符号を
入力としてブランチメトリック計算を行う回路の入力段
に、ダミービット位置を示ずメトリック割算禁止信号を
受けて該受信符号の反転と非反転を同じビットパターン
に変換する符号変換部を設けてなることを特徴とするが
、以下図示の実施例を参照しながらこれを詳細に説明す
る。
た送信デニタから所定の消去パターンに従い一部の符号
ビットを消去して送信し、受信側では該消去パターンに
対応するビット位置にダミービットを挿入してから復号
するパンクチャド高符号化率誤り訂正通信方式のビタビ
復号器において、ダミービットが挿入された受信符号を
入力としてブランチメトリック計算を行う回路の入力段
に、ダミービット位置を示ずメトリック割算禁止信号を
受けて該受信符号の反転と非反転を同じビットパターン
に変換する符号変換部を設けてなることを特徴とするが
、以下図示の実施例を参照しながらこれを詳細に説明す
る。
発明の実施例
第４図で述べたように、ビタビ１夏号器７の基本動作は
、各ＡＣ３回路７１〜７４がその内部状態で合流する２
本のパスと受信符号系列との符号距離を比較し、その小
さい方を生き残りパスとして選択することである。この
符号距離は、そのパスについてのブランチメトリックの
総和であるが、このブランチメトリンクは、ある状！３
遷移において生成されるべき符号と実際に受信された１
シンボルの受信符号（ＩＲ，ＱＲ）との距離としてめら
れる。この場合、１回の状態遷移において生成される符
号は（０，０）（０，１）（１，０）（１，１）の４通
りあるので、第５図の回路７６では次の４通りのブラン
チメトリンクが計算されなりればならない。
、各ＡＣ３回路７１〜７４がその内部状態で合流する２
本のパスと受信符号系列との符号距離を比較し、その小
さい方を生き残りパスとして選択することである。この
符号距離は、そのパスについてのブランチメトリックの
総和であるが、このブランチメトリンクは、ある状！３
遷移において生成されるべき符号と実際に受信された１
シンボルの受信符号（ＩＲ，ＱＲ）との距離としてめら
れる。この場合、１回の状態遷移において生成される符
号は（０，０）（０，１）（１，０）（１，１）の４通
りあるので、第５図の回路７６では次の４通りのブラン
チメトリンクが計算されなりればならない。
Ｂｍ ｏ ｏ ＝ ＩＲ＋ＱＲ
Ｂｍ ｏ ＋ ＝ ＩＲ＋ＱＲ
Ｂｍ ＋ ａ ＝ ＩＲ＋ＱＲ
Ｂｍ ＋ ＋ ＝ ＩＲ＋ＱＲ
この場合に、ダミーピッ１−に対するメトリック計算を
禁止するということは、この４つのブランチメトリンク
Ｂ 、ｍ ｏｏ −Ｂ ｍ目の値に影響を与えない、−
ような値を持った符号をダミービットとじて入力させれ
ばよいことを意味する。例えば、ＱＲを挿入されるべき
ダミービットとすると、Ｑ Ｒ” Ｑ Ｒとなるような
イ１へを持つ符号を選べばよいことになる。前述の従来
方式ではこのような値として中間値ｏｏｏｏを入力して
いる。即ち、３ビット軟判定力式の場合、各符号は０〜
７の値を持ら、ＱＲ＝（７’ＱＲ）である。それゆえＱ
Ｒ−互Ｒとなるのは０と７の中間の値：３．５であるの
で、ダミービットとしてＱＲ＝３．５を入力させねばな
らなくなり、精度を１ビソト−ヒげる必要があったわけ
である。
禁止するということは、この４つのブランチメトリンク
Ｂ 、ｍ ｏｏ −Ｂ ｍ目の値に影響を与えない、−
ような値を持った符号をダミービットとじて入力させれ
ばよいことを意味する。例えば、ＱＲを挿入されるべき
ダミービットとすると、Ｑ Ｒ” Ｑ Ｒとなるような
イ１へを持つ符号を選べばよいことになる。前述の従来
方式ではこのような値として中間値ｏｏｏｏを入力して
いる。即ち、３ビット軟判定力式の場合、各符号は０〜
７の値を持ら、ＱＲ＝（７’ＱＲ）である。それゆえＱ
Ｒ−互Ｒとなるのは０と７の中間の値：３．５であるの
で、ダミービットとしてＱＲ＝３．５を入力させねばな
らなくなり、精度を１ビソト−ヒげる必要があったわけ
である。
ところで第４図に示したビタビ復号器７ではパス選択は
符号距離の相対的な大小のみに基づいて行なわれるので
（７７はパス選択部）、挿入されるダミービットの値ば
ＱＲ＝ＱＲの関係にあれば ・何であっても構わない。
符号距離の相対的な大小のみに基づいて行なわれるので
（７７はパス選択部）、挿入されるダミービットの値ば
ＱＲ＝ＱＲの関係にあれば ・何であっても構わない。
それゆえ本発明ではブランチメトリンクを計算する時に
、符号の加算を行なう直前で符号変換を行ない、ＱＲと
ＱＲを同じ値にしζしまうことによりメＩ・リンク計算
を禁止したと同等の効果を持たせようとするものである
。
、符号の加算を行なう直前で符号変換を行ない、ＱＲと
ＱＲを同じ値にしζしまうことによりメＩ・リンク計算
を禁止したと同等の効果を持たせようとするものである
。
第６図は本発明の概要を示すブロック図で、ビタビ復＋
；１−器７におけるブランチメトリックｎｔＭ部７６の
構成を示すものである。同図におい°ζ７６７．７６８
が本発明により追加された符号変換部で、他の構成は第
５図と同様である。符号変換部７６７ば、ダミーピッ１
−挿入部から与えられるメトリック計算禁止信号ＩＮＨ
がアクティブのときだげＩ＝Ｉとなるように符号変換し
て出力し、その他のときは■、〒をそのままで出力する
。符号変換部７６８も同様であり、これらは簡単なゲー
ト回路で構成できる。ダミーピント挿入部はダミービッ
トの挿入位置を知っているから、これより符号変換部７
６７、ｊ６８へ入力する禁止信号■ＮＨを作ることば容
易にできる。
；１−器７におけるブランチメトリックｎｔＭ部７６の
構成を示すものである。同図におい°ζ７６７．７６８
が本発明により追加された符号変換部で、他の構成は第
５図と同様である。符号変換部７６７ば、ダミーピッ１
−挿入部から与えられるメトリック計算禁止信号ＩＮＨ
がアクティブのときだげＩ＝Ｉとなるように符号変換し
て出力し、その他のときは■、〒をそのままで出力する
。符号変換部７６８も同様であり、これらは簡単なゲー
ト回路で構成できる。ダミーピント挿入部はダミービッ
トの挿入位置を知っているから、これより符号変換部７
６７、ｊ６８へ入力する禁止信号■ＮＨを作ることば容
易にできる。
第７図〜第９図は符号変換部７６７．７６８を具体化し
た本発明の各実施例で、３ピツＩ・軟判定方式を例とし
である。第７図はアンドゲートＡＮＤを入力Ｉに対して
ピッＩ・対応に計３個、また同様にＩに対して３個設け
ることで符号変換部７６７を構成し、また同様にアンド
ゲートＡＮＤを３＋ ３ ＝ ６’１ｌＪｉｌを用いて
Ｑ、 Ｑに対する符号変換部７６８を構成している。本
例ではＩ Ｎ Ｆｌ ＝ ０で全てのアントゲ−１−Ａ
ＮＤの出力は０になるので、ダミービットＤＲ（ＩＲ又
はＱＲ）は強制的にＤＲ−ＤＲ＝０となり、これにより
メトリック引算が禁止される。尚、ＩＮＨ＝１であれば
アントゲストＡＮＤばスルーになるので、通雷のメトリ
ック計算が行なわれる。本例の符号変換部７６７．７６
８をオアゲート等を用いて構成し、該オアゲートの一方
の入力にはダミービットＤＲを入力すると、Ｉ）Ｒ＝Ｄ
Ｒ＝７となり、これでもメトリック゛Ｒ１算禁１にの効
果は変わらない。しかし第７図には次の利点がある。
た本発明の各実施例で、３ピツＩ・軟判定方式を例とし
である。第７図はアンドゲートＡＮＤを入力Ｉに対して
ピッＩ・対応に計３個、また同様にＩに対して３個設け
ることで符号変換部７６７を構成し、また同様にアンド
ゲートＡＮＤを３＋ ３ ＝ ６’１ｌＪｉｌを用いて
Ｑ、 Ｑに対する符号変換部７６８を構成している。本
例ではＩ Ｎ Ｆｌ ＝ ０で全てのアントゲ−１−Ａ
ＮＤの出力は０になるので、ダミービットＤＲ（ＩＲ又
はＱＲ）は強制的にＤＲ−ＤＲ＝０となり、これにより
メトリック引算が禁止される。尚、ＩＮＨ＝１であれば
アントゲストＡＮＤばスルーになるので、通雷のメトリ
ック計算が行なわれる。本例の符号変換部７６７．７６
８をオアゲート等を用いて構成し、該オアゲートの一方
の入力にはダミービットＤＲを入力すると、Ｉ）Ｒ＝Ｄ
Ｒ＝７となり、これでもメトリック゛Ｒ１算禁１にの効
果は変わらない。しかし第７図には次の利点がある。
１）ダミービットＩ）Ｒとし゛（特に符号−を作って人
力さ−ｌる必要がない。そのためビタビ復号器の前のダ
ミービット挿入回路の構成が筒中になる。
力さ−ｌる必要がない。そのためビタビ復号器の前のダ
ミービット挿入回路の構成が筒中になる。
ｉｉ）ダミービットになるメトリンク増分がＯであるの
で、メトリック計算回路の構成−１−有利である。
で、メトリック計算回路の構成−１−有利である。
第８図の例はＩ Ｎ Ｈ＝ ０で入力を反転しつまりイ
ンバータとなり一１ＩＮＨ＝１では該入力をそのまま出
力する排他的論理和否定グー１− Ｅ Ｎ ＯＲを用い
て符号変換部７６７．７６８を構成しである。
ンバータとなり一１ＩＮＨ＝１では該入力をそのまま出
力する排他的論理和否定グー１− Ｅ Ｎ ＯＲを用い
て符号変換部７６７．７６８を構成しである。
ダミービットに対してはＩＮＨ＝Ｏとして、計算禁止す
る。この場合には計算禁止時にＤＲ＝ＤＲ＝０とはなら
ないが、ダミービット用の符号を特に生成することなく
ＤＲ＝ＤＲの関係にすることができる。また第７図に比
し若干素子数が少くて済む。
る。この場合には計算禁止時にＤＲ＝ＤＲ＝０とはなら
ないが、ダミービット用の符号を特に生成することなく
ＤＲ＝ＤＲの関係にすることができる。また第７図に比
し若干素子数が少くて済む。
第９図の例はインバータ７６１，７６２に代えてノアゲ
ートＮＯＲを設けることで、符号変換部７６７．７６８
を構成したものである。これまでの中で本例が最も簡単
な回路構成であるが、入力１、Ｑば符号変換されないの
で、ｌＮ１１−１で１〕Ｒ＝０になるときメトリンク増
分 は予めダミービット挿入部側でＤ ｐ、 −〇に設定し
ておく必要がある。Ｉ Ｎ ＩＩ ＝ ０のときは、ノ
アゲ−）ＮＯＲは入力を反転するインバータ７６１．
。
ートＮＯＲを設けることで、符号変換部７６７．７６８
を構成したものである。これまでの中で本例が最も簡単
な回路構成であるが、入力１、Ｑば符号変換されないの
で、ｌＮ１１−１で１〕Ｒ＝０になるときメトリンク増
分 は予めダミービット挿入部側でＤ ｐ、 −〇に設定し
ておく必要がある。Ｉ Ｎ ＩＩ ＝ ０のときは、ノ
アゲ−）ＮＯＲは入力を反転するインバータ７６１．
。
７６２の機能に切換わる。
発明の効果
以上述べたように本発明によれば、バンクヂャド方式に
よる高符号化率誤り訂正通信方式において、受信側で挿
入するダミービットに対しメトリック引算を禁止する機
能を、ビタビ復号器に簡単な符号変換用のゲート回路を
追加するだけで実現で麩る利点がある。
よる高符号化率誤り訂正通信方式において、受信側で挿
入するダミービットに対しメトリック引算を禁止する機
能を、ビタビ復号器に簡単な符号変換用のゲート回路を
追加するだけで実現で麩る利点がある。
第１図はパンクチャド高符号化率誤り訂正通信方式の説
明図、第２図はたたみ込み符号化器の一例を示す構成図
、第３図はその内部状態遷移図、第４図ばビタビ復号器
のブロック図、第５図はそのブランチメトリック計算部
の詳細ブロック図、第６図は本発明の概要を示すブロッ
ク図、第７図〜第９図は本発明の各実施例を示すブロッ
ク図である。 図中、■はたたみ込め符号化器、２はピント消去部、４
は伝送路、５はダミービット挿入部、７はビタビ復号器
、７１〜７４ばＡＣ３回路、７５はパスメモリ、７６は
ブランチメトリック計算部、？（ｉｆ、？（ｉ２はイン
バータ、７Ｃ；３〜７に６は加算器、７６７．７６８は
符号変換部である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第５１’７１ ．６３ 第６図 第７図 第８図
明図、第２図はたたみ込み符号化器の一例を示す構成図
、第３図はその内部状態遷移図、第４図ばビタビ復号器
のブロック図、第５図はそのブランチメトリック計算部
の詳細ブロック図、第６図は本発明の概要を示すブロッ
ク図、第７図〜第９図は本発明の各実施例を示すブロッ
ク図である。 図中、■はたたみ込め符号化器、２はピント消去部、４
は伝送路、５はダミービット挿入部、７はビタビ復号器
、７１〜７４ばＡＣ３回路、７５はパスメモリ、７６は
ブランチメトリック計算部、？（ｉｆ、？（ｉ２はイン
バータ、７Ｃ；３〜７に６は加算器、７６７．７６８は
符号変換部である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第５１’７１ ．６３ 第６図 第７図 第８図
Claims (1)
- たたみ込み符号器による誤り訂正符号を付した送信デー
タから所定の消去パ、ターンに従い一部の符号ビットを
消去して送信し、受信側では該消去パターンに対応する
ビット位置にダミービットを挿入してから復号するパン
クチャド高符号化率誤り訂正通信方式のビタビ復号器に
おいて、グミーーットが挿入された受信符号を入力とし
てブランチメトリック計算を行う内路の入力段に、ダミ
ービット位置を示すメ斗リック計算禁止信号を受けて該
受信符号の反転と非反転を同じくットパターンに変換す
る符号変換部を設けてなることを特徴とする、ビタビ復
号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP65184A JPS60144026A (ja) | 1984-01-06 | 1984-01-06 | ビタビ復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP65184A JPS60144026A (ja) | 1984-01-06 | 1984-01-06 | ビタビ復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60144026A true JPS60144026A (ja) | 1985-07-30 |
| JPH0144057B2 JPH0144057B2 (ja) | 1989-09-25 |
Family
ID=11479610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP65184A Granted JPS60144026A (ja) | 1984-01-06 | 1984-01-06 | ビタビ復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144026A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03196732A (ja) * | 1989-12-26 | 1991-08-28 | Matsushita Electric Ind Co Ltd | データ受信装置 |
| US6564343B1 (en) | 1999-02-19 | 2003-05-13 | Fujitsu Limited | Bit interleave circuit and bit deinterleave circuit |
| US7590182B2 (en) | 2001-03-23 | 2009-09-15 | Qualcomm Incorporated | Method and apparatus for utilizing channel state information in a wireless communication system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155857A (en) * | 1981-03-23 | 1982-09-27 | Kokusai Denshin Denwa Co Ltd <Kdd> | Maximum likelihood method and apparatus for error |
-
1984
- 1984-01-06 JP JP65184A patent/JPS60144026A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155857A (en) * | 1981-03-23 | 1982-09-27 | Kokusai Denshin Denwa Co Ltd <Kdd> | Maximum likelihood method and apparatus for error |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03196732A (ja) * | 1989-12-26 | 1991-08-28 | Matsushita Electric Ind Co Ltd | データ受信装置 |
| US6564343B1 (en) | 1999-02-19 | 2003-05-13 | Fujitsu Limited | Bit interleave circuit and bit deinterleave circuit |
| US7590182B2 (en) | 2001-03-23 | 2009-09-15 | Qualcomm Incorporated | Method and apparatus for utilizing channel state information in a wireless communication system |
| US7949060B2 (en) | 2001-03-23 | 2011-05-24 | Qualcomm Incorporated | Method and apparatus for utilizing channel state information in a wireless communication system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0144057B2 (ja) | 1989-09-25 |
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