JPH05327524A - ビット・シリアル・ヴィタービ（ｖｉｔｅｒｂｉ）デコーダの加算／比較／選択アレイ - Google Patents

ビット・シリアル・ヴィタービ（ｖｉｔｅｒｂｉ）デコーダの加算／比較／選択アレイ

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JPH05327524A
JPH05327524A JP3084370A JP8437091A JPH05327524A JP H05327524 A JPH05327524 A JP H05327524A JP 3084370 A JP3084370 A JP 3084370A JP 8437091 A JP8437091 A JP 8437091A JP H05327524 A JPH05327524 A JP H05327524A
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JP3084370A
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Mark W Rossman
マ−ク・ダブリュ−・ロスマン
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's

Abstract

(57)【要約】 【目的】各ユニットが加算／比較／選択（ＡＣＳ）機能
を実行する回路ユニットのアレイを有するデジタル通信
システム、ヴィタービ復号機能を実行する改良さた方法
および高い効率と高いデータ処理量を有するＡＣＳ回路
が開示される。 【構成】アレイ１８は、ＡＣＳ回路（２０ないし２３）
によって構成され、これらの回路は並列に動作しデジタ
ル通信システムのエラー訂正用のコンボルーションコー
ド化を実行することに必要な動作を実行する。このＡＣ
Ｓ回路（２０ないし２３）は通常ヴィタービ・デコーダ
に使用される。アレイの各ＡＣＳ回路は、単一ビット幅
の加算器によってシリアルに動作し、これらの加算器は
分岐距離の加算、累算距離の比較、ステート・マシン中
の各状態に対する最小累算距離の選択および各状態に対
する経路履歴の保持を実行するために機能し、その結
果、ＡＣＳ回路（２０ないし２３）間の相互接続は最小
となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタル通信に関し、
さらに詳しくは、エラー訂正技術に関する。
【従来の技術および解決しようとする課題】デジタル通
信の主要な目的は、エラーのない形態でデータを送信す
ることである。送信中に、データは雑音を受け易く、こ
のことによって受信されたデータにエラーを生じる可能
性がある。データ送信の信頼性を改善するために、通常
種々のエラー訂正技術の１つが使用される。周知のエラ
ー訂正技術は、コンボルーション・コード法（ ｃｏｎ
ｖｏｌｕｔｉｏｎａｌ ｃｏｄｉｎｇ） である。この
技術は、効果的なエラー訂正能力を提供するが、複雑な
復号技術を必要とする。
【０００２】コンボルーション・コードを復号するため
の最適の解決法はアンドリュー・ヴィタービの功績であ
り、これはヴィタービ・アルゴリズム（ＶＡ）としてよ
く知られている。このヴィタービ・アルゴリズムは、メ
モリ・レス雑音（ｍｅｍｏｒｙ−ｌｅｓｓ ｎｏｉｓ
ｅ） 中で観察される、時間がディスクリートの有限状
態でのマルコフ決定過程の状態シーケンスを評価する問
題に対する帰納的解法である。ヴィタービ・デコード
は、コンボルーション・コードに限定されるものではな
く、チャンネル等化器のような他のシーケンス評価問題
にも適用できる。コンボルーション・コードの復号は、
個々のビット対ビット基準に基づくのではなく、受信し
たビットのシーケンスに基づいて確立的決定を行う必要
がある。ヴィタービ・デコードの基本動作は、雑音が存
在する状態で、格子配列を通過する経路を選択すること
であり、これはコンボルーション・エンコーダによって
発生された最も可能性の高いシーケンスを表わす。ヴィ
タービ・アルゴリズムは、コンボルーション・コードの
循環特性を使用してこの問題に対する効果的な解答を提
供するものである。各々のシンボル間隔で、このアルゴ
リズムは、各分岐に対して確率の距離（ｍｅｔｒｉｃ）
、すなわち尺度を発生する。各々の状態に対する最良
の経路は、その状態に入る全ての経路から累算距離を調
べることと最良の距離を有する１つを選択することによ
って決定される。もう１つの経路または複数の経路は廃
棄される。したがって、エラーを有する経路はより小さ
い距離を累算し、したがってエンコーダによって発生さ
れる可能性が最も高いシーケンスを表わす経路のみを残
して廃棄される。このヴィタービ・アルゴリズムを実行
するには、複数の加算／比較／選択（ＡＣＳ）動作を行
ない、各々の状態に対する最良経路を演算しなければな
らない。このヴィタービ・アルゴリズムを実行する今日
の中央処理アーキテクチャは、シーケンシャル処理を使
用してこのＡＣＳ動作を実行する。ＣＰＵ手法では、複
数のシーケンシャルなメモリのフェッチ，加算，記憶お
よび比較動作が実行されなければならない。このシーケ
ンス動作は、シンボルすなわちデータ・ビット当たり必
要な命令の数が多いのでデータの処理量を制限する。こ
の問題に対する代替は、ワード幅が完全並列または半並
列の処理を行うアーキテクチャを使用することである。
例えば、必要な各々の状態に対してハードウエア回路を
実行することによって、ＡＣＳ動作をパラレルに行う。
分岐および経路の距離は複合ビット値として表わされる
ので、各々のＡＣＳ回路は複合ビットの算術演算を行わ
なければならない。このパラレル動作アーキテクチャを
実行するには広い領域のシリコンを必要とするが、その
理由は、（１）ワード幅で処理を実行するには、各状態
に対して加算器、比較器のような多数の複数の部品が必
要であり、（２）複合ビット・データ・バスを使用する
必要があるので、相互接続が膨大になるからである。
【０００３】したがって、本発明の目的は、改良された
ビット・シリアル・ヴィタービ・デコーダ・アレイを提
供することである。
【０００４】本発明の他の目的は、デジタル通信システ
ムでヴィタービ復号機能を実行する改良された方法およ
びＡＣＳ回路を提供することである。
【０００５】
【課題を解決するための手段】本発明の上述の目的およ
び他の目的を実行するために、１つの形態として、各々
のユニットが加算／比較／選択（ＡＣＳ）機能を実行す
る回路ユニットのアレイを有するデジタル通信システム
が提供される。このアレイは、所定のコンボルーション
・アルゴリズムにしたがって所定のコード格子配列図を
実行する。このアレイは、相互に接続された複数の回路
ユニットによって構成され、この複数とは所定のコード
格子配列図に存在する状態の数と等しい数である。これ
らの回路ユニットのそれぞれは、少なくとも２つの入力
および１つの出力を有する。これらユニットは全て１ビ
ット幅の導体によって相互に接続され、これらのユニッ
トおよび同時に動作している全てのユニットの間にデー
タをシリアルに送信する。これらの回路ユニットのそれ
ぞれは、所定のコード格子配列図の状態に対してＡＣＳ
機能を実行すると共にまた経路の履歴を保持する。
【０００６】
【実施例】図１は、デジタル通信システムの２メモリ、
４状態ステート・マシンに対する周知のコンボルーショ
ン・コード格子配列図を示す。各々の状態は縦軸の円す
なわち状態接続点によって表わされ、時間は水平軸で表
わされる。図１の格子配列図は、４状態マシンに対して
存在する可能性のある多くの可能な図の１つにすぎな
い。図示した形態では、分岐はある時点から連続する時
点への遷移を表わす。実線の分岐は、論理ゼロの値を有
するシンボル・ビットの受信を表わし、破線の分岐は論
理１の値を有するシンボル・ビットの受信を表わす。こ
の例では、受信した入力シンボルの値によって、いずれ
かの特定の時点での４つの状態のいずれか１つから、２
つの所定の状態の１つへの遷移が可能となる。例えば、
最初にステート・マシンが状態２であるならば、次の時
点で、もし入力データがそれぞれ論理ゼロまたは論理１
ならば、結果としてそれぞれ状態ゼロまたは状態１のい
ずれかに遷移が行われる。格子配列図の各経路すなわち
分岐は、複合ビット２進数値によって表わされる固有の
値すなわち距離を有する。各々の分岐の距離は、受信し
たシンボルと格子配列図の対応する分岐との間を何等か
の形態で比較することによって決定される距離の尺度と
して定義される。この距離の測定動作は本発明とは関係
がなく、既存の文献で十分紹介されているのでこれ以上
説明は行わない。以下の議論の目的のために、用語「シ
ンボル」は通信システムの送信機のエンコーダと受信機
のデコーダとの間で通信される情報を表すことをよく理
解するべきである。これに対して、用語「データ」は、
ここでは通信システムの受信機のＡＣＳ回路内およびＡ
ＣＳ回路の間で通信される情報を表す。
【０００７】ヴィタービ・アルゴリズム・デコーダの基
本動作は、雑音が存在する状態で、コンボルーション・
エンコーダ（図示せず）によって発生された経路の履歴
の最も可能性の高いシーケンスを表わす格子配列図を通
過する経路を選択することである。このシーケンスは、
デジタル通信受信機で受信されたデータに応答してある
時間間隔に渡って状態遷移を実行するためにとられる経
路を表わす。状態距離が受信されたシンボル・シーケン
スと与えられた状態に導く格子配列図の特定の経路との
間の「距離」の測定を累算したものである場合、ヴィタ
ービ・デコーダは、最も低い状態距離を累算する格子配
列図を通過する経路を選択することによって、最も可能
性の高い経路を選択する。ヴィタービ・デコーダは、格
子配列の各々の状態に対する経路距離を演算し、最低の
距離を有する経路を選択することによってこの決定を行
う。この動作は、受信されたシンボルそれぞれに対して
繰り返される。各々の状態に対する経路距離は、各々の
分岐距離をそのそれぞれのこれまでの状態距離に加算
し、最低の累算距離を有する経路を選択することによっ
て計算される。この動作は、この明細書では通常「加算
−比較−選択」すなわちＡＣＳと呼ぶ。ＡＣＳユニット
の他に、従来のヴィタービ・アルゴリズム・デコーダは
遷移距離を演算するユニットおよびこれまでの経路情報
を記憶するサヴァイバ・メモリ（ｓｕｒｖｉｖｏｒ ｍ
ｅｍｏｒｙ）部によって構成される。
【０００８】図２は、ヴィタービ・アルゴリズムに関連
する加算−比較−選択機能を実行する従来のＡＣＳユニ
ット１０を示す。図示の形態では、ＡＣＳユニット１０
は図示された第２期間中における図１の状態ゼロに対し
て機能している。加算器１２は、状態ゼロからこれまで
累算された距離を受ける第１入力、および状態ゼロの第
１状態接続点と第２状態接続点との間の状態ゼロから状
態ゼロへの分岐の距離値を受ける第２入力を有する。加
算器１２の出力は、比較器１４の第１入力とマルチプレ
クサ１５の第１入力に接続される。加算器１６は、状態
２からこれまで累算された距離を受ける第１入力、およ
び状態２の第１状態接続点と状態ゼロの第２状態接続点
との間の状態２から状態ゼロへの分岐の距離値を受ける
第２入力を有する。加算器１６の出力は、比較器１４の
第２入力およびマルチプレクサ１５の第２入力に接続さ
れる。比較器１４の出力は、マルチプレクサ１５の制御
入力に接続される。マルチプレクサ１５の出力は状態ゼ
ロの第２状態接続点で状態ゼロに対する新しい距離を与
える。加算器１２，１６は、それぞれの加算動作を実行
し、比較器１４はマルチプレクサ１５を制御して生じた
２つの合計のうち最小のものを出力する。
【０００９】ユニット１０によって実行される加算−比
較−選択動作は、受信された全てのシンボルすなわちデ
ータ値に対する各々の状態に適用しなければならない。
ＡＣＳ演算は比較的簡単ではあるが、１つの命令処理装
置に対する命令の数は非常に多く、データの処理量を制
限する。したがって、ＡＣＳ演算を並列で実行すること
によって、最適の復号性能が得られる。
【００１０】図３は、本発明によるＡＣＳアレイ１８を
示す。アレイ１８は複数のＡＣＳ回路２０ないし２３に
よって構成され、ここで各ＡＣＳ回路はマルコフ過程の
所定の状態に対応する。各々のＡＣＳ回路は２つの入力
と１つの出力を有する。ＡＣＳ回路２０は、ＡＣＳ回路
２２の出力に接続された第１入力、およびＡＣＳ回路２
０の出力に接続された第２入力を有する。ＡＣＳ回路２
０の出力は、ＡＣＳ回路２１の第１入力に接続される。
ＡＣＳ回路２１の第２入力は、ＡＣＳ回路２２の出力に
接続される。ＡＣＳ回路２１の出力は、ＡＣＳ回路２
２，２３の両方の第１入力に接続される。ＡＣＳ回路２
３の出力は、ＡＣＳ回路２２，２３の両方の第２入力に
接続される。
【００１１】図示の形態では、ＡＣＳアレイ１８は、ビ
ット・シリアルなＡＣＳ回路のアレイであり、図１の格
子配列図の各々の状態に対するものである。各々の状態
に対してＡＣＳ回路が存在するので、マルコフ過程の全
ての状態に対してＡＣＳ動作が同時に実行される。しか
し、ビット・シリアルの相互接続が存在し、データはア
レイ１８中をシリアルに転送されるので、アレイ１８中
の相互接続は最小である。ＡＣＳ回路２０ないし２３の
相互接続は、図１の格子配列図から得られ、図示の格子
配列図に対して累算された状態距離を実行する。例え
ば、もし図１の格子配列図の第２時間間隔の状態ゼロに
対する状態接続点がＡＣＳ回路２０と比較されるなら
ば、ＡＣＳ回路２０は第２状態（ＡＣＳ回路２２）から
の累算された距離を受け、状態ゼロ（ＡＣＳ回路２０）
からも累算された距離を受けることに留意できる。アレ
イ１８と図１の格子配列図との直接の相関は、さらに容
易に実証できる。
【００１２】アレイ１８のＡＣＳ回路はビット・シリア
ル回路として実行されるので、各々のＡＣＳ回路を実行
するには、比較的少ない回路しか必要としない。コンボ
ルーション・コードの大部分の実行には４状態よりかな
り多い状態を必要とするが、多重ビット幅のＡＣＳ回路
を使用する場合と異なり、並列動作を実行するために必
要な回路全体の領域はかなり低減される。より多くの状
態を実行するにしたがって、従来の周知のシーケンシャ
ル手法と異なり本発明によって実現される速度節約もま
た向上する。
【００１３】図４は、ＡＣＳ回路３０であり、ＡＣＳ回
路２０のような図３のＡＣＳ回路のいずれにも使用する
ことができる。ＡＣＳ回路３０は、一般的に演算部３１
および経路履歴部３２によって構成される。演算部３１
の内部では、１ビット全加算器３６が、図３に示す「入
力」端子のうちの１つと等価な第１状態累算距離値を受
ける第１入力を有する。第１状態分岐距離は全加算器３
６の第２入力に接続される。「ＣＯ」という名称の桁上
げ出力端子は、フリップフロップ３８のデータ入力に接
続される。フリップフロップ３８の出力は、フリップフ
ロップ３６の「ＣＩ」という名称の桁上げ入力端子に接
続される。フリップフロップ３８は、またクロック入力
とリセット入力を有する。全加算器３６の出力はインバ
ータ４０の入力に接続され、このインバータ４０は１ビ
ット全加算器４２の第１入力に接続された出力を有す
る。全加算器４２の桁上げ出力はフリップフロップ４４
のデータ入力に接続される。フリップフロップ４４の出
力は、全加算器４２の桁上げ入力に接続される。フリッ
プフロップ４４は、またプリセット入力とクロック入力
を有する。１ビット全加算器４６は、第２状態累算距離
値を受ける第１入力を有し、これは図３に示す第２「入
力」端子と等価である。第２状態分岐距離は全加算器４
６の第２入力に接続される。全加算器４６の出力は全加
算器４２の第２入力に接続される。全加算器４６の桁上
げ出力はフリップフロップ４８のデータ入力に接続され
る。フリップフロップ４８の出力は、全加算器４６の桁
上げ入力に接続される。クロック信号はフリップフロッ
プ４８のクロック入力に接続される。全加算器４２の出
力は、ラッチ５０の入力に接続される。制御信号Ｃはラ
ッチ５０の起動入力に接続される。ラッチ５０の出力
は、マルチプレクサ５２の制御入力に接続される。マル
チプレクサ５２の出力は、図３に示すＡＣＳ回路のいず
れか１つの「出力」端子と等価である。全加算器３６の
出力は、また１ビット全加算器５４の第１入力に接続さ
れる。正規化信号は全加算器５４の第２入力に接続され
る。全加算器５４の桁上げ出力はフリップフロップ５６
のデータ入力に接続される。フリップフロップ５６の出
力は、全加算器５４の桁上げ入力に接続される。フリッ
プフロップ５６は、またクロック信号を受けるクロック
入力を有する。起動制御信号は距離レジスタ５８の「Ｅ
ｎ」という名称の起動入力に接続される。距離レジスタ
５８の第１出力は、マルチプレクサ５２の第１入力に接
続される。全加算器４６の出力は、また１ビット前加算
器６０の第１入力に接続される。正規化信号は、また全
加算器６０の第２入力に接続される。全加算器６０の桁
上げ出力は、フリップフロップ６２のデータ入力に接続
される。フリップフロップ６２の出力は、全加算器６０
の桁上げ入力に接続される。クリア信号は、フリップフ
ロップ３８，４８，５６，６２のリセット入力並びにフ
リップフロップ４４のプリセット入力に接続される。全
加算器６０の出力は、距離レジスタ６４の第１入力に接
続される。起動制御信号は、また距離レジスタ６４の第
２入力に接続される。それぞれの距離レジスタ５８，６
４および経路履歴レジスタ８４は、シリアル入力／シリ
アル出力のシフト・レジスタである。距離レジスタ６４
の第１出力は、マルチプレクサ５２の第２入力に接続さ
れる。距離レジスタ５８の第２出力は、Ｎチャンネル・
トランジスタ７０のゲートに接続され、距離レジスタ６
４の第２出力は、Ｎチャンネル・トランジスタ７２のゲ
ートに接続される。トランジスタ７０，７２は、それぞ
れ互いに接続されたドレインを有し、オーバーフロー出
力信号を与える。トランジスタ７０，７２は、またそれ
ぞれ互いに接続されると共にＮチャンネル・トランジス
タ７４のドレインに接続されたソースを有する。トラン
ジスタ７４のゲートは、制御信号Ｃに接続され、トラン
ジスタ７４のソースはアース電位に接続される。
【００１４】経路履歴部３２で、マルチプレクサ８０
は、第１状態経路値に接続された第１入力を有する。第
２状態経路値はマルチプレクサ８０の第２入力に接続さ
れる。マルチプレクサ８０の出力は、マルチプレクサ８
２の第１入力に接続される。ラッチ５０の出力は、マル
チプレクサ８０の制御入力に接続される。状態固有デジ
タル値はマルチプレクサ８２の第２入力に接続される。
「Ａ」という名称の制御信号は、マルチプレクサ８２の
制御入力に接続される。マルチプレクサ８２の出力は、
経路履歴レジスタ８４の第１入力に接続される。「Ｂ」
という名称の制御信号は、経路履歴レジスタ８４の第２
入力に接続される。経路履歴レジスタ８４の出力は、所
定のＡＣＳ回路によって表わされる格子配列図の状態の
１つに至るデコードされたシンボルのシリアルな履歴を
与える。
【００１５】動作上、加算器３６はフリップフロップ３
８と共に、および加算器４６はフリップフロップ４８と
共に、ＡＣＳ演算の加算部分を実行するために機能す
る。加算器４２、インバータ４０およびフリップフロッ
プ４４は、ＡＣＳ演算の比較部分を実行するために機能
する。ラッチ５０によって制御されるマルチプレクサ５
２は、ＡＣＳ演算の選択部分を実行するために機能す
る。先ず、クリア信号がフリップフロップ３８，４８，
５６，６２のそれぞれを論理ゼロ出力にリセットし、フ
リップフロップ４４を論理１出力にプリセットする。全
加算器３６，４６は、それぞれ所定の加算するべき距離
値を受ける。図示の形態では、加算器４２はインバータ
４０およびフリップフロップ４４と共に減算回路として
機能する。加算器３６，４６は、各々の分岐の新しい累
算した距離を表わす合計を形成するので、これらの合計
はそれぞれレジスタ５８，６４に記憶されマルチプレク
サ５８に結合される。同時に差が形成され、サイン・ビ
ットがラッチ５０に記憶される。この差は、第１状態か
らの累算した距離と第２状態からの累算した距離との間
の比較を表わす。比較のサイン・ビットの値は、マルチ
プレクサ５２によって使用されどの経路を選択するべき
か（すなわち、いずれの合計を出力するか）決定する。
ＡＣＳ回路３０はクロック信号に応答して同時に動作す
る。
【００１６】距離レジスタ５８，６４は、記憶容量が制
限されているので、正規化を使用して各々の距離レジス
タを所定の範囲内の値に保持する。通常負である所定の
正規化数を全加算器３６の出力に加算することによっ
て、全加算器５４は、定義した範囲内の正規化値を距離
レジスタ５８に与える。図示した形態では、この正規化
機能は距離レジスタ５８，６４のような全てのＡＣＳ回
路のそれぞれの距離レジスタに負の定数を加算すること
によって実行される。この正規化機能は距離レジスタを
範囲内に保持するために機能する。
【００１７】もし距離レジスタ５８または６４のいずれ
かが正方向にオーバーフローを始めたならば、オーバー
フロー信号を発生する目的のために、飽和すなわちオー
バーフロー機能がＡＣＳ回路に組み込まれる。距離レジ
スタ５８の第２出力はトランジスタ７０のゲートに接続
され、距離レジスタ６４の第２出力はトランジスタ７２
のゲートに接続され、これらは各々それぞれのレジスタ
が正にオーバーフローを始めることを表わす飽和信号を
発生する。オーバーフローが正に始まるまたはオーバー
フローした場合、飽和信号が現れトランジスタ７０また
は７２の１つを導通させる。トランジスタ７０，７２
は、論理ＯＲとして機能する。各々の演算周期の所定の
部分の期間中、制御信号Ｃが現れトランジスタ７４を導
通させる。図示の形態では、制御信号Ｃは、ラッチ５０
を負荷し同じ時間間隔の間に距離レことによって、重複
機能を実行する。各々の機能は、また独立して制御でき
ることを理解しなければならない。トランジスタ７０ま
たは７２いずれかが導通し、トランジスタ７４が導通し
た場合、オーバーフロー出力は論理Ｌレベルに引き下げ
られ、距離レジスタがオーバーフローし、希望するなら
手当てが必要であることを表わす。オーバーフロー信号
が現れた場合、一般的に正規化定数が全てのＡＣＳ回路
に分配される。
【００１８】経路履歴部３２に関して、制御信号Ａはス
テート・マシン（図示せず）からの制御信号である。経
路履歴部３２は、マルチプレクサ８０，８２および経路
履歴レジスタ８４によって実行される。第１と第２経路
履歴は、前の状態接続点のデコードされた経路履歴を表
わす。制御信号Ｂは、経路履歴の転送をイネーブルする
ために使用される。制御信号Ａは、このＡＣＳ回路のデ
コードされたビット（単数または複数）を経路履歴に付
加することに使用される。制御信号Ａが論理ゼロ値を有
する場合、マルチプレクサ８０の出力は経路履歴レジス
タ８４に渡される。制御信号Ａが論理１の値を有する場
合、特定のＡＣＳ回路に関連する状態への遷移を生じる
この（これらの）ビットに対応する状態固有の値がマル
チプレクサ８２によって出力され、その後に使用するた
め経路履歴レジスタ８４に付加される。ＡＣＳ回路３０
の出力は、ヴィタービ・デコーダ内で最終出力を発生す
るために使用される。この最終出力は、アレイ１８のＡ
ＣＳ回路２０ないし２３の各々からの一番古いビット
（単数または複数）の多数決機能によって引き出される
か、または最小の累算距離を有するアレイ１８のＡＣＳ
回路の一番古いビット（単数または複数）を使用するこ
とによって引き出されるかのいずれかである。分岐距離
を異なった方法で演算する幾つかの周知の方法が存在す
ることにもまた留意しなければならない。幾つかの方法
では、最大値を有する距離を選択することによって累算
された距離を最大にすることが必要である。この機能
は、マルチプレクサ５２，８２の制御論理の定義を変更
するだけで、本発明によって容易に実行することが可能
である。
【００１９】
【発明の効果】ヴィタービ・デコーダの各々の状態が必
要とする加算／比較／選択機能を実行するアレイに使用
するビット・シリアルＡＣＳ回路が提供されたことが明
らかになった。このアレイは、全ての状態に対する新し
い距離を同時に演算し、したがって高い効率と高いデー
タ処理量を有する。ＡＣＳユニット間の同時並列動作
は、アレイの各々のＡＣＳユニット間の並列相互接続を
必要とすることなく達成される。しかし、並列動作を得
るために必要とされる回路領域を最小にするために、ア
レイの各々のＡＣＳ回路に対して、シリアル単一ビット
幅のＡＣＳ回路が使用される。この並列動作の結果とし
て実現されたアレイのデータ処理量が高いことによっ
て、完全にシーケンシャルな加算／比較／選択の実行と
比較して、遅いクロック速度を使用することができる。
各々のＡＣＳ回路内のシリアル動作によって、全ての状
態距離に対する新しい値の演算に要する時間は、距離レ
ジスタ５８，６４のいずれが最も長いかの正確な関数で
ある。また、状態距離は各々のＡＣＳ回路内に記憶され
るので、外部メモリやアドレス論理を必要としない。本
発明はヴィタービ・デコーダに関して説明したが、本発
明はデジタル通信システムのエラー訂正用のコンボルー
ション・コードを使用しているいずれの用途にも使用す
ることができる。
【００２０】ここで本発明の原理を説明したが、この説
明は例としてのみ行われたものであり発明の範囲を限定
するものではないことを当業者は明らかに理解するべき
である。したがって、添付の請求項によって、本発明の
真の精神と範囲から逸脱することなく本発明の全ての変
形を包含することを意図する。
【図面の簡単な説明】
【図１】４状態ステート・マシンのグラフィック形式の
周知のコンボルーションコード格子配列図を示す。
【図２】図１の格子配列の状態ゼロに対する周知のＡＣ
Ｓ回路のブロック図を示す。
【図３】本発明によるビット・シリアルＡＣＳアレイの
ブロック図を示す。
【図４】図３のアレイで使用するＡＣＳ回路の部分概略
図を示す。
【符号の説明】
１０ 従来のＡＣＳユニット １２，１６ 加算器 １４ 比較器 １５，５２，８０，８２ マルチプレクサ １８ 本発明によるＡＣＳアレイ ２０，２１，２２，２３，３０ ＡＣＳ回路 ３１ 演算部 ３２ 履歴部 ３６，４２，４６，５４，６０ １ビット全加算器 ３８，４４，４８，５６，６２ フリップフロップ ５０ ラッチ ５８，６４ 距離レジスタ ８４ 経路履歴レジスタ ７０，７２，７４ Ｎチャンネル・トランジスタ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 所定のコンボルーション・コードにした
    がってデジタル通信システムの受信器内の所定のコード
    格子配列図を実行するビット・シリアル・ヴィタービ・
    デコーダの加算／比較／選択（ＡＣＳ）アレイにおい
    て、前記アレイは： 所定のコンボルーション・デコー
    ド・アルゴリズムを実行する複数の相互接続された回路
    ユニットによって構成され、前記複数とは所定のコード
    格子配列図に存在する状態の数と等しい数であり、前記
    回路ユニットの各々は少なくとも２つの入力と１つの出
    力を有し、全てのユニットは単一ビット幅の導体によっ
    て相互接続され複数のユニットおよび同時に動作してい
    る全てのユニットの間にデータをシリアルに送信し、前
    記ユニットの各々はコード格子配列図の所定の状態に対
    してＡＣＳ機能を実行することを特徴とするヴィタービ
    ・デコーダ・アレイ。
  2. 【請求項２】 相互に接続された回路ユニットの各々は
    コード格子配列図の状態の所定の１つに対応し、各回路
    ユニットは：受信器によって受信されたシンボルとコー
    ド格子配列図の所定の第１分岐との間を比較し、この第
    １分岐距離をこれまで累算した第１状態距離値に加算し
    て第１合計を得ることによって決定される値を有する第
    １分岐距離を受ける第１手段であって、１ビット幅のデ
    ジタル回路によってシリアルに実行される前記第１手
    段；受信器によって受信されたシンボルとコード格子配
    列図の所定の第２分岐との間を比較し、この第２分岐距
    離をこれまで累算した第２状態距離値に加算して第２合
    計を得ることによって決定される値を有する第２分岐距
    離を受ける第２手段であって、また１ビット幅デジタル
    回路によってシリアルに実行される前記第２手段；第１
    および第２手段に結合され、第１合計と第２合計の大き
    さを比較し、いずれの合計がより大きいかを示す第３手
    段であって、また１ビット幅デジタル回路によってシリ
    アルに実行される前記第３手段；および第１，第２およ
    び第３手段に結合され、所定の状態に対する新しく演算
    された累算距離として第１合計または第２合計の１つを
    出力する第４手段；によって構成されることを特徴とす
    る請求項１記載のデジタル通信システムのヴィタービ・
    デコーダ・アレイ。
  3. 【請求項３】 所定のコンボルーション・デコード・ア
    ルゴリズムはヴィタービ・アルゴリズムであることを特
    徴とする請求項１記載のデジタル通信システムのヴィタ
    ービ・デコーダ・アレイ。
  4. 【請求項４】 各回路ユニットは：第３手段に結合され
    た第５手段であって、所定のこれまでの状態接続点の経
    路履歴を受け、前記第３手段に応答してデコードされた
    経路履歴の１つかまたは固有の状態値のいずれかを使用
    して前記回路ユニットに対応する状態に対する現在の経
    路履歴を発生し、１ビット幅デジタル回路によってシリ
    アルに実行される前記第５手段によってさらに構成され
    ることを特徴とする請求項２記載のデジタル通信システ
    ムのヴィタービ・デコーダ・アレイ。
JP3084370A 1990-03-26 1991-03-26 ビット・シリアル・ヴィタービ（ｖｉｔｅｒｂｉ）デコーダの加算／比較／選択アレイ Pending JPH05327524A (ja)

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