CN101494464B - 一种译码方法、装置及电子设备 - Google Patents

Abstract

本发明实施例提供了一种译码方法、装置及电子设备。其中，一种译码装置，包括至少两个并行相联的加比选单元，用于并行对至少分成两组的待译码数据的状态进行累积度量值更新，其中至少一个加比选单元用于串行对其中一组中的待译码数据的状态进行累积度量值更新。串并联混合的加比选单元，可以降低PLVA译码的资源占用及译码时延，提高译码速率。

Description

一种译码方法、装置及电子设备

技术领域

本发明涉及通信技术领域，尤其涉及一种译码方法、装置及电子设备。

背景技术

以Viterbi译码为基础的PLVA(Parallel List Viterbi Algorithm并行卷积码次优路径算法)译码方法，主要通过加比选计算得到状态的更新累积度量值，从而得到状态转移标志位，再根据状态转移标志位进行回溯译码。

Viterbi译码主要是将接收的信号序列和所有可能的发射码字序列进行相关，然后从中选取似然值最大的序列。

在实际的很多应用中，如果不仅知道似然值最大的序列(全局最优译码路径)，而且还知道似然值第二大的序列(全局次优路径)，甚至似然值第三大的序列(全局第三优路径)等等，那么译码正确的概率会增加。LVA(List Viterbi Algorithm，卷积码次优路径算法)就是通过寻找全局次优路径......全局第L优路径等等，从L组译码结果中选择校验正确的一组译码结果输出，这样可以增大译码正确的概率。而PLVA译码方法就是并行计算得到这L条优选路径进行译码。

目前，实现PLVA译码的一种方法是全并行加比选结构，且每个加比选单元采用的是排序电路：

实现PLVA译码的另一种方法是全串行加比选结构，只需要一个加比选单元，且该加比选单元采用的是排序电路。

与全并行实现加比选功能不同，全串行实现加比选结构，只需要一个加比选单元，该加比选单元依次顺序更新所有状态的累积度量值，若约束长度N为9，则该加比选单元需要依次更新状态0～状态255共256(2的N-1次幂)个状态的累积度量值，也就相当于依次进行256次16选4的类排序操作。

在实现本发明过程中，发明人发现现有技术中至少存在如下问题：

全并行实现PLVA译码功能的硬件资源消耗是很大的，若编码的约束度N比较高，L值的选择比较大，那么全并行实现PLVA译码的资源消耗就非常大了。

全串行实现PLVA译码功能的延时是非常大的，在硬件实现时，要消耗一定数量的时钟周期，若编码的约束度N比较高，状态数比较多时，这样的延时导致译码速率非常低，其应用受到很大的限制。

发明内容

本发明的实施例提供了一种译码方法、装置及电子设备，降低PLVA译码的资源占用及译码时延，提高译码速率。

一种译码装置，包括至少两个并行相联的加比选单元，用于并行对至少分成两组的待译码数据的状态进行累积度量值更新，其中至少一个加比选单元用于串行对其中一组中的待译码数据的状态进行累积度量值更新。

一种电子设备，其包括译码装置，用于对待译码数据的所有状态的累积度量值进行更新以实现译码。

一种译码方法，包括：将待译码数据的状态划分为至少两组；

采用并行的方式对至少分成两组的待译码数据的状态进行累积度量值更新，并且采用串行的方式对其中至少一组中的待译码数据的状态进行累积度量值更新。

由上述本发明的实施例提供的技术方案可以看出，串并联混合的加比选单元，可以降低PLVA译码的资源占用及译码时延，提高译码速率。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例PLVA译码(基为4且4个优选路径)中一个状态的加比选碟形图；

图2为本发明实施例译码装置中加比选单元的结构图；

图3为本发明实施例译码装置中加比选单元与状态划分单元的结构图；

图4为本发明实施例译码装置中最优路径累积度量值比较选择电路结构图；

图5为本发明实施例译码装置中次优路径累积度量值比较选择电路结构图；

图6为本发明实施例译码装置中所有状态的加比选碟形图；

图7为本发明实施例译码装置构成框图；

图8为本发明实施例电子设备构成框图；

图9为本发明实施例译码方法流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例的译码方法及装置可以应用在集成电路或芯片中，包括CPU、或DSP(数字信号处理，Digital Signal Processing)、或通信芯片等，特别可以是使用于任何卷积编码、或循环冗余校验(CRC，cyclicredundancy check)、或其它校验码级联编码的译码场景，例如以下制式的无线通信芯片：全球移动通信系统(Global System for MobileCommunications，GSM)、宽带码分多址(Wideband-Code DivisionMultiple Access，WCDMA)、时分同步码分多址接入(Time Division-Synchronized Code Division Multiple Access，TD-SCDMA)、码分多址(Code-Division Multiple Access，CDMA)、全球微波互联接入(Worldwide Interoperability for Microwave Access，WlMAX)、无线局域网(Wireless Local Area Network，WLAN)、长期演进(Long TermEvolution，LTE)等。

加比选计算是Viterbi译码的核心，每输入1比特的待译编码数据，就要对译码器的所有状态的累积度量值进行更新，如果状态数比较多，那么加比选操作的次数就比较多，进而对于译码器的实现资源以及译码器的译码速率都有很大的影响。状态数由译码器的约束长度N决定，要到达较高的译码正确概率，约束长度N就应该相应的高，若约束长度N为9，那么状态数就有256个(2的N-1次幂)，即每输入一个比特待译码数据，就要对256个状态的累积度量值进行更新，从而得到状态转移标志位，再根据状态转移标志位进行回溯译码。

如图1所示，为一种PLVA译码中一个状态的加比选碟形图，具体是：

在PLVA译码中，算法采用的基n一般取值为2，4，8，对应地每个状态的前导状态数为2，4，8，较佳地图1中n取4，以及图1中选出L＝4个优选路径。

每次输入2比特的待译编码数据，每个状态有4个前导状态，每个前导状态对应有根据待译编码数据得到的一个分支度量值，状态s(m)有4个前导状态s(f)，f＝0，1，2，3。sm0a，sm0b，sm0c，sm0d分别为状态m的第1个前导状态的4个优选路径的累积度量值，其中，sm0a＞＝sm0b＞＝sm0c＞＝sm0d，状态m的其它前导状态的累积度量值大小关系相同，bm0，bm1，bm2，bm3为前导状态对应的分支度量值。则PLVA算法就要从sm0a+bm0，sm0b+bm0，sm0c+bm0，sm0d+bm0，sm1a+bm1，sm1b+bm1sm1c+bm1，sm1d+bm1，sm2a+bm2，sm2b+bm2，sm2c+bm2，sm2d+bm2，sm2a+bm2，sm2b+bm2，sm2c+bm2，sm2d+bm2这16个值中挑选出4个(即n×L选L，n＝4，L＝4，可以知道，如果L取1，则为Viterbi译码)最大的值更新状态m的4个优选路径的累积度量值。

同样，状态m更新的4个优选路径的累积度量值的大小关系为：smma＞＝smmb＞＝smmc＞＝smmd。这相当于一个类排序过程，对4个前导状态的16个累积度量值进行排序，找出4个作为状态m的新的累积度量值，并从选择的结果得出状态m的状态转移标志位，用于后续的回溯译码。

若编码约束长度N为9，就是采用256个加比选单元，这256个加比选单元并行工作，在一个计算单位时间内同时更新256个状态的累积度量值。

本发明实施例提供一种译码装置，包括至少两个并行相联的加比选单元，用于并行对至少分成两组的待译码数据的状态进行累积度量值更新，其中至少一个加比选单元用于串行对其中一组中的待译码数据的状态进行累积度量值更新。

其中，所述加比选单元包括至少两个串联的比较选择电路，用于对所述待译码数据的一个状态的至少两个累积度量值进行更新。

进一步地，所述比较选择电路由加法电路、比较电路及选择电路构成，用于对所述待译码数据的一个状态的一个累积度量值进行更新。

所述译码装置还包括：

状态划分单元，用于将待译码数据的状态划分为至少两组。

其中，所述并行相联的加比选单元的个数由状态的前导状态数和待译码数据的所有状态数确定。

其中，所述并行相联的加比选单元的个数为待译码数据的所有状态数除以状态的前导状态数的整数倍。

本发明实施例提供一种电子设备，其包译码装置，用于对待译码数据的所有状态的累积度量值进行更新以实现译码。

进一步地，所述电子设备的类型包括：

基站、或手机、或数字用户接入复用器、或路由器、或交换机、或视音频处理设备、或计算机、或服务器。

本发明实施例提供一种译码方法，包括：

采用并行的方式对至少分成两组的待译码数据的状态进行累积度量值更新，并且采用串行的方式对其中至少一组中的待译码数据的状态进行累积度量值更新。

所述译码方法，还包括：

将待译码数据的状态划分为至少两组。

进一步地，所述采用并行的方式对至少分成两组的待译码数据的状态进行累积度量值更新包括：至少两个并行相联的加比选单元并行地对至少分成两组的待译码数据的状态进行累积度量值更新。

进一步地，所述采用串行的方式对其中至少一组中的待译码数据的状态进行累积度量值更新包括：至少一个加比选单元串行地对其中一组中的待译码数据的状态进行累积度量值更新。

其中，所述并行相联的加比选单元的个数由状态的前导状态数和待译码数据的所有状态数确定。

其中，所述并行相联的加比选单元的个数为待译码数据的所有状态数除以状态的前导状态数的整数倍。

通过上述描述，可以看出本发明实施例的译码方法、装置及电子设备，以串并联混合的加比选单元可以降低PLVA译码的资源占用及译码时延，提高译码速率。

实施例一

如图2所示，本发明实施例提供一种译码装置，可以是基于PLVA(Parallel List Viterbi Algorithm并行卷积码次优路径算法)译码方法的装置，其并行相联的加比选单元21分别流水串行地对各组中的待译码数据的状态进行累积度量值更新。

可以看出，串并联混合加比选单元，可以降低PLVA译码的资源占用及译码时延，提高译码速率；而且，不同的加比选单元的串并结构，适应不同译码方法及装置对流量和资源的要求。

下面结合参见图1、图2，来进一步说明本发明实施例译码装置，本实施例中示例均以约束长度N＝9(M＝256)，n＝4，L＝4为例：

状态m更新的4个优选路径的累积度量值的大小关系为：smma＞＝smmb＞＝smmc＞＝smmd。

而且每个状态的4个前导状态的16个优选路径的累积度量值存在如下的关系：

sm0a＞＝sm0b＞＝sm0c＞＝sm0d；

sm1a＞＝sm1b＞＝sm1C＞＝sm1d；

sm2a＞＝sm2b＞＝sm2c＞＝sm2d；

sm2a＞＝sm2b＞＝sm2c＞＝sm2d。

所以，如n＝4，L＝4，从16个累积度量值加分支度量值中选出最大的4个累积度量值的过程，可以通过如图4、5所示的级联比较选择电路实现，加比选单元21包括4级级联的4选1的比较选择电路，可以得到一个状态的4个更新累积度量值：

图4为加比选得出状态m的最优路径累积度量值smma的比较选择电路结构图。

图4中，比较选择电路的中加法电路，如加法器33，比较电路及选择电路，如比较并选择加大值34，4个加法器33分别获得sm0a+bm0，sm1a+bm1，sm2a+bm2，sm3a+bm3，2个比较并选择加大值34分别比较两对数据并得到每对中的一个最大值，接着另一个比较并选择加大值34比较得到的最大值即为状态m的最优路径累积度量值smma。

图5为加比选得出状态m的次优路径累积度量值smmb的比较选择电路结构图。

图5中，次优路径累积度量值smmb的比较选择电路与图4最优路径累积度量值smma的比较选择电路的输出端串联，这样，对于状态m的次优路径累积度量值smmb，它受图4中smma选择结果的影响，假若最优路径累积度量值smma＝max{sm0a+bm0，sm1a+bm1，sm2a+bm2，sm3a+bm3}选择的结果为sm0a+bm0，那么图5中经过选择器44送入加法器33的累积度量值为sm0b，分支度量值为bm0。前级优选路径未选中的3个值为：sm1a+bm1，sm2a+bm2，sm3a+bm3，分别对应前级优选路径未选中的值1，前级优选路径未选中的值2，前级优选路径未选中的值3。smma的其它选择情况类推，可以保证smmb的值为次大值。

值得注意的是，对于状态m的第3优路径累积度量值smmc，它受smma，smmb选择结果的影响，若smma＝sm0a+bm0，smmb＝sm0b+bm0，那么，smmc＝max{sm0c+bm0，sm1a+bm1，sm2b+bm2，sm3a+bm3}，若smma＝sm0a+bm0，smmb＝sm3a+bm3，则smmc＝max{sm0b+bm0，sm1a+bm1，sm2a+bm2，sm3b+bm3}，其它情况类推，可以保证smmc的值为第3大值。

对于状态m的第4优路径累积度量值smmd，它受smma，smmb，smmc选择结果的影响，若smma＝sm0a+bm0，smmb＝sm0b+bm0，smmc＝sm0c+bm0，那么，smmd＝max{sm0d+bm0，sm1a+bm1，sm2a+bm2，sm3a+bm3}，若smma＝sm0a+bm0，smmb＝sm0b+bm0，smmc＝sm2a+bm2，那么，smmd＝max{sm0c+bm0，sm1a+bm1，sm2b+bm2，sm3a+bm3}，其它情况类推，可以保证smmd的值为第4大值。

也就是说，其它优选路径累积度量值更新结构与次优路径累积度量值更新结构相同，只不过选择器的大小不同。对于次优路径累积度量值更新结构，选择器为4选1，即指由于最优路径累积度量值smma可能是sm0a+bm0，sm1a+bm1，sm2a+bm2，sm3a+bm3这4个值中任一个，所以选择器为4选1；对于第3优路径累积度量值更新结构，选择器为8选1，即指受最优路径累积度量值smma和次优路径累积度量值smmb的影响；对于第4优路径累积度量值更新结构，选择器为12选1，不做赘述。

从上述状态m的最大的4个累积度量值smma＞＝smmb＞＝smmc＞＝smmd可以知道，若状态m的第h优(h＝1，2，3，4，对应状态m的4个优选路径的累积度量值)的优选路径累积度量值选择了前导状态f(f＝0，1，2，3，分别对应状态m的4个前导状态号)的g优(g＝1，2，3，4，对应状态f的4个优选路径的累积度量值)的优选路径的累积度量值加分支度量值，那么，状态m的第h+1优的优选路径累积度量值将从状态m的第h优累积度量值选择过程中未选中的累积度量值加分支度量值和状态f的第g+1优的优选路径累积度量值加分支度量值中选择最大的一个值。

所以，对于第3优路径累积度量值smmc以及第4优路径累积度量值smmd的比较选择电路结构图，可以类推得到，附图不再示出。

可以知道，级联的比较选择电路，级数根据每个状态的前导状态数n和每个状态的更新累积度量值个数L确定。

而且，级联的比较选择电路的级数还与电路的时钟频率有关，若时钟频率低，则选择器的大小相应可以取大，则级数也可以相应小些。

还可以知道，在计算次优路径累积度量值smmb、第3优路径累积度量值smmc以及第4优路径累积度量值smmd时，需要比较的四个值中，三个值在上一级优选路径的选择中已经计算得到，不需要再进行加操作，这样就会节省加法器。并且，用级联的比较选择电路来代替排序电路，以改善硬件实现排序电路在资源占用和译码延时方面的局限性，简单有效地实现PLVA算法的加比选功能。

通过上述的描述，可以知道，加比选单元21包括4级级联的4选1的比较选择电路，那么，加比选单元21可以流水串行地进行加比选计算得到若干个状态的更新累积度量值，并行相联若干个加比选单元21实现所有状态进行累积度量值更新。

下面，详细说明如何实现串并联混合的加比选单元21，实现对所有状态进行累积度量值更新。

图6所示，由于每个状态有n＝4个前导状态，则每4个状态的前导状态是相同的，如约束长度N＝9，其状态M共有256个，记为状态0～255，图5中括号内的值表示状态号，i＝0～63，代入i正好得到括号内的状态号，依据这样的原则划分状态可以方便的将加比选的计算状态进行合并，以实现串并联混合实现加比选功能。

所以，如图3所示，本发明的实施例的译码装置还包括：

状态划分单元11用于将待译码数据的状态划分为至少两组。

仍如每个状态有n＝4个前导状态，约束长度N＝9，各个加比选单元21为4级级联的4选1的比较选择电路，状态划分单元11将待译码数据的状态划分为16组，即各个加比选单元21流水串行对16个状态进行加比选计算，这样需要并联16个加比选单元21同时并行加比选计算实现对256个状态的累积度量值更新以实现译码功能，即采用16并16串的串并联混合实现加比选结构。

依据图6，一种如图6所示的16并16串结合的加比选单元的状态划分规则为：

加比选单元21：状态0，1，2，3，4，5，6，7，8，9，10，11，12，13，14，15。

对应的前导状态为：0，64，128，192，1，65，129，193，2，66，130，194，3，67，131，195。

加比选单元21：状态16，17，18，19，20，21，22，23，24，25，26，27，28，29，30，31。

对应的前导状态为：4，68，132，196，5，69，133，197，6，70，134，198，7，71，135，199。

加比选单元21：状态240，241，242，243，244，245，246，247，248，249，250，251，252，253，254，255。

对应的前导状态为：60，124，188，252，61，125，189，253，62，126，190，254，63，127，191，255。

可以知道，各个加比选单元21对若干个状态进行流水串行加比选计算的个数由状态的前导状态数n确定，一般为前导状态数n的k倍，k是整数，得以利用图5所示的相同的前导状态原则实现对资源的有效利用；并行相联的加比选单元21的个数由状态的前导状态数n和待译码数据的所有状态数M确定，也就是说，根据所有状态数M除以n和k的乘积，得到并行相联的加比选单元21的个数。

本发明实施例的各个单元可以集成于一体，也可以分离部署。上述单元可以合并为一个单元，也可以进一步拆分成多个子单元。

由上述本发明的实施例提供的技术方案可以看出，串并联混合加比选单元，降低PLVA译码的资源占用及译码时延，提高译码速率高；而且，加比选单元采用级联的比较选择电路代替传统排序电路，可有效的减小硬件资源占用以及译码延时；不同的加比选单元的串并结构，适应不同译码方法及装置对流量和资源的要求。

实施例二

如图7所示，为了便于理解本发明实施例的译码装置，下面对译码装置作进一步的介绍。

一种译码装置，可以基于PLVA的译码方法，包括：加比选模块22，加比选模块22包括如图2所示的至少两个并行相联的加比选单元21，用于并行对至少分成两组的待译码数据的状态进行累积度量值更新，其中至少一个加比选单元21串行对其中一组中的待译码数据的状态进行累积度量值更新；

以及，图3所示，状态划分单元11，用于将待译码数据的状态划分为至少两组。

所述译码装置，还包括：

译码装置内部控制模块55，用于产生译码装置内部各模块的控制信号并协调各模块处理时序；

分支度量计算模块66，用于计算分支度量值用于进行加比选计算；

状态转移标志位存储模块77，用于存储状态转移标志位；

回溯模块88：用于根据状态转移标志位进行回溯译码。

译码数据存储模块99：用于存储译码数据。

校验模块100：用于主要对译码器译出的L种译码结果进行判断，选择一种正确的译码结果作为最终的译码结果进行输出。校验的方式很多，较常采用的校验方式是CRC校验，也可以是其他校验方式。

下面具体以约束长度N＝9，前导状态数n＝4，优选路径个数L＝4为例，较佳地，译码装置可以包括：

加比选模块22：各个加比选单元21为4级级联的4选1的比较选择电路，若采用16并16串串并联混合实现加比选结构，即各个加比选单元21流水串行对16个状态(k是整数，这里k选4)进行加比选计算，这样需要并联16个加比选单元21同时并行加比选计算实现对256个状态的累积度量值更新以实现译码功能；

分支度量模块66：采用查表的方法，一次计算所有可能的分支度量值，直接供加比选模块选择调用。

算法：采用基4算法(前导状态数为4)，以减小时延，对于累积度量值的更新，选择补码归一化算法，以减小定点化算法中累积度量值溢出判断的复杂度。

回溯模块88：采用滑窗算法，计算一部分待译码数据，回溯译码一部分数据，以减小对状态转移标志位存储模块的存储容量要求，节省资源。

校验模块100：采用CRC校验方式，也就是说，编码方式采用卷积编码与CRC编码级联的方式。

下面再以约束长度N＝9，前导状态数n＝2，优选路径个数L＝4为例，较佳地，译码装置，还可以包括：

加比选模块22：各个加比选单元21为4级级联的2选1的比较选择电路，采用8串32并，32串8并等不同的串并联混合方式。

8串32并，指各个加比选单元21流水串行对8个状态(k是整数，这里k选4)进行加比选计算，这样需要并联32个加比选单元21同时并行加比选计算实现对256个状态的累积度量值更新以实现译码功能。

32串8并，指各个加比选单元21流水串行对32个状态(k是整数，这里k选16)进行加比选计算，这样需要并联8个加比选单元21同时并行加比选计算实现对256个状态的累积度量值更新以实现译码功能。

并联的加比选单元21的个数越多，并行度越大，资源消耗越大，延时越小；加比选单元21的串行度越大，资源消耗越小，延时越大。

回溯模块88：不采用滑窗算法，计算完所有的待译码数据，再进行回溯译码。

算法：采用基2算法(前导状态数为2)，累积度量值的更新，不选择补码归一化算法，增加对累积度量值作溢出判断的电路。

校验模块100：采用其它编码方式与卷积编码级联，所以，采用其它的校验方式对PLVA译码器的L种译码结果进行选择。

本发明实施例的各个单元可以集成于一体，也可以分离部署。上述单元可以合并为一个单元，也可以进一步拆分成多个子单元。

本发明实施例的译码装置可以是集成电路或芯片等。

由上述本发明的实施例提供的技术方案可以看出，串并联混合加比选单元，降低PLVA译码的资源占用及译码时延，提高译码速率高；而且，加比选单元采用级联的比较选择电路代替传统排序电路，可有效的减小硬件资源占用以及译码延时；不同的加比选单元的串并结构，适应不同译码方法及装置对流量和资源的要求。

实施例三

如图8所示，本发明实施例提供一种电子设备，其包括编码装置以及上述实施例提供的译码装置：

编码装置，用于对输入数据进行卷积编码处理后产生待译码数据输出；

译码装置，用于接收所述编码装置输出的待译码数据并对所述待译码数据的所有状态的累积度量值进行更新以实现译码。

所述编码装置为本领域技术人员熟知的技术，在此不作赘述。

本实施例提供的译码装置的技术方案可以结合参考实施例一和二提供的技术方案，在此不作赘述。

由上述本发明的实施例提供的技术方案可以看出，译码装置可以降低PLVA译码的资源占用及译码时延，提高译码速率高。

本发明实施例的电子设备可以是基站、手机、数字用户接入复用器DLSAM、光网络设备、路由器、交换机、图像处理设备、视频或音频处理设备、计算机、服务器等。

实施例四

如图9所示，一种译码方法，包括：

步骤1：将待译码数据的状态划分为至少两组；

步骤2：采用并行的方式对至少分成两组的待译码数据的状态进行累积度量值更新，并且采用串行的方式对其中至少一组中的待译码数据的状态进行累积度量值更新。

其中，所述采用并行的方式对至少分成两组的待译码数据的状态进行累积度量值更新包括：至少两个并行相联的加比选单元并行地对至少分成两组的待译码数据的状态进行累积度量值更新。

所述采用串行的方式对其中至少一组中的待译码数据的状态进行累积度量值更新包括：至少一个加比选单元串行地对其中一组中的待译码数据的状态进行累积度量值更新。

具体而言，所述并行相联的加比选单元的个数由状态的前导状态数和待译码数据的所有状态数确定。

所述并行相联的加比选单元的个数为待译码数据的所有状态数除以状态的前导状态数的整数倍。

所述加比选单元包括至少两个串联的比较选择电路，用于对所述待译码数据的一个状态的至少两个累积度量值进行更新。

进一步地，所述比较选择电路由加法电路、比较电路及选择电路构成，用于对所述待译码数据的一个状态的一个累积度量值进行更新。

上述译码方法也同样参照了图5所示，以N＝9(M＝256)，n＝4，L＝4为例，由于每个状态有4个前导状态，则每4个状态的前导状态是相同的，以这样的原则划分状态可以方便的将加比选的计算状态进行合并，以实现串并联混合实现加比选功能。

下面以N＝9(M＝256)，n＝4，k＝4(k是可以选择的整数)，L＝4为例，说明上述译码方法：

输入待译编码数据，根据要达到的译码精度确定约束长度9并得到256个状态；

每输入2比特的待译编码数据，通过由16个并联的4级级联4选1的比较选择电路组成的加比选单元得到16个状态的更新累积度量值；

通过由16个串联的加比选单元组成的加比选模块得到256个状态的更新累积度量值，进而得到256个状态转移标志位进行回溯译码。

本发明实施例的执行主体可以是译码装置，比如集成电路或芯片等。本发明实施例方法可以根据实际需要对各个步骤顺序进行调整。

对于上述译码方法，还可以采用8串32并4级级联4选1的比较选择电路(即M＝256，n＝4，L＝4，k＝2)，或者，32串8并4级级联4选1的比较选择电路(即M＝256，n＝4，L＝4，k＝8)等不同的串并联混合方式，在此不作赘述。

并联的加比选单元越多，资源消耗越大，延时越小；每个加比选单元的串行度越大，资源消耗越小，延时越大。

由上述本发明的实施例提供的技术方案可以看出，串并联混合加比选处理方式可以降低PLVA译码的资源占用及译码时延，提高译码速率；而且，采用级联的比较选择电路代替传统排序电路，可有效的减小硬件资源占用、译码延时；可以方便地改变串并联混合加比选处理的串并实现的结构，适应不同译码方法及装置对流量和资源的要求。

本领域普通技术人员可以知道，本发明实施例的译码方法、装置及电子设备，还可应用于Turbo译码的实现中，因为Turbo的编码方式也为卷积编码，不过中间有交织的过程，在此不作赘述。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，或者二者的结合来实施。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该软件模块或计算机软件产品可以存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。存储介质可以是随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (12)

1.一种译码装置，其特征在于，包括至少两个并行相联的加比选单元，用于并行对至少分成两组的待译码数据的状态进行累积度量值更新，其中至少一个加比选单元用于串行对其中一组中的待译码数据的状态进行累积度量值更新；所述加比选单元包括至少两个串联的比较选择电路，用于对所述待译码数据的一个状态的至少两个累积度量值进行更新，一个比较选择电路对所述待译码数据的一个状态的最优路径累积度量值进行更新，另一个比较选择电路对所述状态的次优路径累积度量值进行更新，所述次优路径累积度量值的比较选择电路与所述最优路径累积度量值的比较选择电路的输出端串联，所述次优路径累积度量值受所述最优路径累积度量值影响。

2.根据权利要求1所述的译码装置，其特征在于，还包括：

状态划分单元，用于将待译码数据的状态划分为至少两组。

3.根据权利要求1所述的译码装置，其特征在于，所述并行相联的加比选单元的个数由状态的前导状态数和待译码数据的所有状态数确定。

4.根据权利要求3所述的译码装置，其特征在于，所述并行相联的加比选单元的个数为待译码数据的所有状态数除以状态的前导状态数的整数倍。

5.一种电子设备，其特征在于，其包括如权利要求1-4中任一所述的译码装置，用于对待译码数据的所有状态的累积度量值进行更新以实现译码。

6.根据权利要求5所述的电子设备，其特征在于，所述电子设备的类型包括：

基站、或手机、或数字用户接入复用器、或路由器、或交换机、或视音频处理设备、或计算机、或服务器。

7.一种译码方法，其特征在于，包括：

采用并行的方式对至少分成两组的待译码数据的状态进行累积度量值更新，并且采用串行的方式对其中至少一组中的待译码数据的状态进行累积度量值更新，其中，通过至少两个串联的比较选择电路对所述待译码数据的一个状态的至少两个累积度量值进行更新，一个比较选择电路对所述待译码数据的一个状态的最优路径累积度量值进行更新，另一个比较选择电路对所述状态的次优路径累积度量值进行更新，所述次优路径累积度量值的比较选择电路与所述最优路径累积度量值的比较选择电路的输出端串联，所述次优路径累积度量值受所述最优路径累积度量值影响。

8.根据权利要求7所述的译码方法，其特征在于，还包括：

将待译码数据的状态划分为至少两组。

9.根据权利要求7所述的译码方法，其特征在于，所述采用并行的方式对至少分成两组的待译码数据的状态进行累积度量值更新包括：至少两个并行相联的加比选单元并行地对至少分成两组的待译码数据的状态进行累积度量值更新。

10.根据权利要求9所述的译码方法，其特征在于，所述采用串行的方式对其中至少一组中的待译码数据的状态进行累积度量值更新包括：至少一个加比选单元串行地对其中一组中的待译码数据的状态进行累积度量值更新。

11.根据权利要求9所述的译码方法，其特征在于，所述并行相联的加比选单元的个数由状态的前导状态数和待译码数据的所有状态数确定。

12.根据权利要求11所述的译码方法，其特征在于，所述并行相联的加比选单元的个数为待译码数据的所有状态数除以状态的前导状态数的整数倍。

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