CN1329411A - 多信道维特比译码装置及方法 - Google Patents
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Abstract
一种多信道维特比译码装置及方法,其装置包括:维特比(viterbi)译码模块,分别连接于维特比译码模块输入、输出端的复用模块和解复用模块,接于复用模块输入端的若干序列信号输入信道,接于解复用模块输出端的若干序列信号输出信道。其采用复用和解复用方式,使同步信道、寻呼信道、快速寻呼信道及业务信道等多个信道共享一个维特比译码模块资源,大大节省了硅面积;其中的分支度量单元、ACS单元、累积状态度量存储单元及累积状态度量比较单元的改进,简化了控制逻辑,降低了能耗,缩短了多路序列信号的处理时间。
Description
本发明属于码分多址(CDMA)通讯系统的信道译码技术领域，特别是用于话音信道和控制信道(同步信道、寻呼信道、快速寻呼信道、业务信道)等多个信道上码率为1/2、1/3的卷积码的译码的一种多信道维特比译码装置及其译码方法。
维特比(viterbi)译码器用于通讯系统的信道译码，其内部功能模块框图如图2所示。它包括ACS模块10、回溯模块20及整体控制模块30。
ACS模块10完成对每一组输入码元的加-比-选运算，它是整个译码器的核心计算单元。它工作效率的高低，影响译码器的译码速度。ACS模块10含分支路径度量单元11，ACS单元12，累积状态度量存储单元13以及累积状态度量比较单元14四个单元。回溯模块20包括幸存路径存储单元21、幸存路径回溯单元22及译码输出单元23。其主要功能是选取最后一级中累积度量最大的节点作为回溯的起点，由各个节点的纪录路径译出符号值。
维特比译码器的实现流程如下：
1、ACS过程
计算前一级的两个状态节点的支路度量；
计算节点的累积误差值：将当前节点的前一级两个状态节点的累积状态度量与其对应的支路度量分别相加，得到前一级两个状态节点支路的累积度量；比较两者的大小，选取较大者为本节点的累积状态度量加以保存并纪录幸存支路来源；
计算当前级的各个状态节点的累积误差值；
计算级数为序列长度的各级状态节点的累积误差值。
2、回溯过程
选取最后一级中累积度量最大的节点作为回溯的起点，由各个节点的纪录路径译出符号值；
译码输出：倒次序地输出回溯过程的输出，作为译码器的输出序列。
CDMA2000-1X系统有同步信道、寻呼信道、快速寻呼信道、业务信道等4个信道需要同时进行维特比译码，且各信道的数据速率均不相同，如果采用现有的维特比译码器译码，每个信道需要一个译码器，共需要4个译码器，这样使硅面积较大。
美国专利US5,027,374《Bit Serial Viterbi decoder add/compare/selectarray》中，采用数目与码格图状态数目相同的ACS单元进行并行处理，其中每个ACS单元内部采用位串行处理方式，在当时的技术背景下，码格图状态数目较少(例如4个)，起到了减少硅面积的作用。但是，对于状态数目非常大的码格图(例如CDMA2000-1X中的卷积码，其状态数目高达256)，如果依旧采用该方案提出的与码格图状态数目相同的ACS单元进行并行处理，显然会占用大量硅面积。
同时，每个接收码元均需要512次分支度量计算和512次累积状态度量计算，计算量巨大。传统的技术采用PING-PONG操作，利用2个累积状态度量存储单元来完成累积状态度量存储任务，即浪费了1个累积状态度量存储单元。
对于累积状态度量比较，一般采用16位对16位的并行比较器，在ACS运算结束后对依次对256个累积状态度量进行比较，求取最大值，累积状态度量比较的计算时间较长，效率低。
本发明的目的在于克服现有技术的上述不足，提供一种用于基带调制解调器的多信道维特比译码装置及其译码方法，使CDMA2000-1X中的同步信道、寻呼信道、快速寻呼信道、业务信道等多个信道共享一个维特比译码器资源，以减少电路的运算时间和节省芯片的硅面积。
本发明的用于基带调制解调器的多信道维特比译码装置，其特征在于包括：
一个维特比译码模块，用于CDMA通讯系统的通过信道传输的序列信号维特比译码；连接于维特比译码模块输入端的复用模块，用于选择序列信号输入信道；连接于复用模块输入端的若干序列信号输入信道；连接于维特比译码模块输出端的解复用模块，用于将维特比译码后的序列信号送入相应的输出信道；连接于解复用模块输出端的若干序列信号输出信道，它们用于传输经过维特比译码后的相应序列信号。
基于上述装置的多信道维特比译码方法，其特征在于采取如下步骤：
a.复用模块依次选择每一个序列信号输入信道，整体控制模块提供码元时序信号，被选择输入信道的码元数据输入分支路径度量单元，分支路径度量单元对码元数据进行处理生成所需的分支度量；
b.ACS单元对分支路径度量单元输出的分支度量和累积状态度量存储单元输出的累积状态度量进行累加-比较-选择处理，得到新的累积状态度量；
ACS单元将所述新的累积状态度量存入累积状态度量存储单元，同时，将所述新的累积状态度量直接输入累积状态度量比较单元；
c.累积状态度量比较单元对输入的信号进行比较处理，生成最大累积状态度量节点；
d.回溯模块对累积状态度量比较单元输出的最大累积状态度量节点及ACS单元输出的幸存路径进行处理得到译码数据；并将所述译码数据送入由解复用模块选择的相应序列信号输出信道。
与现有技术比较本发明的优点如下：
本发明针对状态数目非常大的码格图(例如CDMA2000-1X中的卷积码，其状态数目高达256)，对美国专利US5,027,374《Bit serial Viterbi decoderadd/compare/select array》方案进行了改进，采用数目等于码格图状态数目的1/N(例如1/8、1/16、1/32等)的ACS单元进行并行处理，其中每个ACS单元内部采用位串行处理方式，并对此种结构上的改动所带来的问题进行了相应的处理，起到了减少硅面积的作用。
本发明通过复用模块和解复用模块，使CDMA2000-1X中的同步信道、寻呼信道、快速寻呼信道及业务信道等多个信道共享一个维特比译码器资源，大大节省了硅面积。
本发明对CDMA2000-1X使用的卷积码的内部状态与卷积码输出的逻辑特性进行了抽象，将这种充分简化了的逻辑应用在本发明的多个蝶形单元运算并行运行的结构上，起到了减少分支路径度量计算单元的计算量、减少分支路径度量计算单元的硅面积和降低能耗的作用。
本发明采用金字塔式位串行比较器阵列，在累积状态度量比较单元中完成256次16位对16位的累积度量值的比较运算，起到了减少累积状态度量比较计算的时间开销、减少累积状态度量比较单元的硅面积和降低能耗的作用。
本发明累积状态度量比较单元直接从ACS单元得到其输出的累积状态度量，避免了从累积状态度量存储单元中读出累积状态度量，节省了操作时间。
本发明采用逻辑地址与物理地址动态对应方式对累积状态度量存储单元进行管理，使存储器数目减少到最低，并大大简化了控制逻辑。其逻辑-物理地址转换器适用于所有具有蝶形运算性质的计算单元的输入输出数据存取器。
以下结合实施例附图对本发明进一步说明。
图1是其维特比(viterbi)译码装置原理框图；
图2是其维特比(viterbi)译码模块内部原理框图；
图3是通常的译码模块中的ACS单元内部结构示意图；
图4是本发明的ACS单元的内部结构示意图；
图5是图4所示蝶型单元的原理框图；
图6是译码模块中的分支度量计算单元原理框图；
图7是译码模块中的累积状态度量存储单元原理框图；
图8是译码模块中的累积状态度量比较单元原理框图。
如维特比(viterbi)译码装置装置原理框图1所示，该装置包括：同步信道、寻呼信道、快速寻呼信道、业务信道四个序列信号输入信道；复用模块，维特比译码模块，解复用模块，以及相应的同步信道、快速寻呼信道、寻呼信道以及业务信道四个输出信道；复用模块设置于维特比译码模块与输入信道之间，解复用模块设置于维特比译码模块与输出信道之间。同步信道、寻呼信道、快速寻呼信道、业务信道等多个信道分时共享一个维特比译码模块资源，通过解复用模块将维特比译码后的数据送入相应的输出信道。
本发明的序列信号输入信道可以有3～8个不同的输入信道。在用于CDMA2000-1X系统的实施例中，采用图1所示的4个序列信号输入信道和4个输出通道，即同步信道、快速寻呼信道、寻呼信道和业务信道。
维特比译码模块的内部结构如图2所示。维特比译码模块含：ACS模块(10)，用于对每一组输入码元的累加-比较-选择运算；ACS模块(10)输出端的回溯模块(20)，用于选取最后一级中累积度量最大的节点作为回溯的起点，由各个节点的纪录路径译出符号值；以及向所述ACS模块(10)和回溯模块(20)提供码元时序信号的整体控制模块(30)。
其中ACS模块(10)含分支路径度量单元(11)，累积状态度量比较单元(14)，累积状态度量存储单元(13)；以及一个ACS单元(12)。ACS单元(12)内部碟型单元数目少于每次码元译码所需的碟型运算数目。所述碟型单元同时对相等于码格图状态数目的1/N(例如1/8、1/16、1/32等)的状态节点进行并行处理，其中每个蝶型单元内部采用位串行处理方式，并对此种结构上的改动所带来的问题进行了相应的处理，起到了减少硅面积的作用。
为了减少硅面积，本发明维特比(viterbi)译码模块采用了图4所示的ACS单元结构，该ACS单元(12)含有碟型单元0、碟型单元1、碟型单元2及碟型单元3四个碟型单元。可见，改进后的ACS单元，比图3所示传统的由128个蝶型单元构成的ACS单元减少了124个碟型单元。
图5所示为图4所示蝶型单元原理框图。所示的每一个碟型单元由两个比较器、四个加法器及一个反相器组成，加法器A2的输出端分别连接于比较器C1的两个输入端，加法器A3、加法器A4的输出端分别连接于比较器C2的两个输入端，上状态节点累积状态度量接于加法器A1和加法器A3的一输入端，下状态节点累积状态度量接于加法器A2和加法器A4的一输入端，特征分支度量接于反相器的输入端、加法器A4和加法器A1的另一输入端，反相器的输出端接于加法器A2和加法器A3的另一输入端。
图6是译码模块中的分支度量计算单元原理框图。ACS模块(10)的分支路径度量单元(11)由加法器、减法器和简单组合逻辑电路组成，加法器用于输入码元X和输入码元Y相加运算，减法器用于输入码元X和输入码元Y相减运算，加法器和减法器的输出分别接于接简单组合逻辑电路的两个输入端，组合逻辑电路的三个控制端分别接STATE6、STATE4、STATE3，组合逻辑电路的输出为8个特征分支度量。其主要功能是对位串行输入的码元序列根据卷积码类型(包括不同类型的生成函数和不同的码率)，生成所需的分支度量。
对图6分支度量计算单元的设计原理进一步作如下分析。
通常的做法是：针对每个接收码元，依次计算出所有可能的512个分支路径度量值，并将它们依次存放在一组寄存器中，依次参与相应分支的累积度量值计算。每个接收码元均需要512次分支度量计算，计算量巨大，且能耗较大。
本发明对CDMA2000-1X使用的卷积码的内部状态与卷积码输出的逻辑特性进行了抽象，将这种充分简化了的逻辑应用在本发明的多个蝶形单元运算并行运行的结构上，起到了减少计算量、减少硅面积和降低能耗的作用。
通过对CDMA2000-1X使用的卷积码的内部状态与卷积码输出的逻辑关系的分析得知，对于某个时刻的接收码元，所有分支的分支度量是非常有限的，且不同分支间的分支度量非常具有规律，这为逻辑简化提供了基础。下面就编码效率为1/2、约束长度为9的卷积码进行说明：
在512个分支中，分支度量只有4种：X＋Y、X－Y、-(X－Y)、-(X＋Y)，并且在每组蝶型单元内其00分支与11分支相等，01分支与10分支相等但与00分支相反，即每组蝶型单元内的00分支是其特征分支。
分支度量计算单元内部逻辑关系如表1所示。
表1
| C0＝753＝111101011 G0＝STATE[4]^STATE[6]C1＝561＝101110001 G1＝STATE[3] | ||||
| 第0蝶形运算STATE[2]＝0STATE[1]＝0STATE[0]＝0 | G0 | G1 | +G0*X+G1*Y | +G0*X+G1*Y |
| ！G0 | ！G1 | -G0*X-G1*Y | ||
| ！G0 | ！G1 | -G0*X-G1*Y | ||
| G0 | G1 | +G0*X＋G1*Y | ||
| 第1蝶形运算STATE[2]＝0STATE[1]＝0STATE[0]＝1 | ！G0 | G1 | -G0*X+G1*Y | -G0*X+Gg1*Y |
| G0 | ！G1 | +G0*X-G1*Y | ||
| G0 | ！G1 | +G0*X-G1*Y | ||
| ！G0 | G1 | -G0*X+G1*Y | ||
| 第2蝶形运算STATE[2]＝0STATE[1]＝1STATE[0]＝0 | ！G0 | ！G1 | -G0*X-G1*Y | -G0*X-G1*Y |
| G0 | G1 | +G0*X+G1*Y | ||
| G0 | G1 | +G0*X+G1*Y | ||
| ！G0 | ！G1 | -G0*X-G1*Y | ||
| 第3蝶形运算STATE[2]＝0STATE[1]＝1STATE[0]＝1 | G0 | ！G1 | +G0*X-G1*Y | +G0*X-G1*Y |
| ！G0 | G1 | -G0*X+G1*Y | ||
| ！G0 | G1 | -G0*X+G1*Y | ||
| G0 | ！G1 | +G0*X-G1*Y | ||
| 第4蝶形运算STATE[2]＝1STATE[1]＝0STATE[0]＝0 | ！G0 | ！G1 | -G0*X-G1*Y | -G0*X-G1*Y |
| G0 | G1 | +G0*X+G1*Y | ||
| G0 | G1 | +G0*X+G1*Y | ||
| ！G0 | ！G1 | -G0*X-G1*Y | ||
| 第5蝶形运算STATE[2]＝1STATE[1]＝0STATE[0]＝1 | G0 | ！G1 | +G0*X-G1*Y | +G0*X-G1*Y |
| ！G0 | G1 | -G0*X+G1*Y | ||
| ！G0 | G1 | -G0*X+G1*Y | ||
| G0 | ！G1 | +G0*X-G1*Y | ||
| 第6蝶形运算STATE[2]＝1STATE[1]＝1STATE[0]＝0 | G0 | G1 | +G0*X+G1*Y | +G0*X+G1*Y |
| ！G0 | ！G1 | -G0*X-G1*Y | ||
| ！G0 | ！G1 | -G0*X-G1*Y | ||
| G0 | G1 | +G0*X+G1*Y | ||
| 第7蝶形运算STATE[2]＝1STATE[1]＝1STATE[0]＝1 | ！G0 | G1 | -G0*X+G1*Y | -G0*X+G1*Y |
| G0 | ！G1 | +G0*X-G1*Y | ||
| G0 | ！G1 | +G0*X-G1*Y | ||
| ！G0 | G1 | -G0*X+G1*Y | ||
图6中，STATE[6]、STATE[4]、STATE[3]为表示256个状态的8位二进制数(B7～B0)的第B6、B4、B3位。X，Y为输入码元，通过加法器和减法器后，得到X+Y和X-Y的值；然后，根据表1所示分支度量计算单元内部逻辑关系表，在STATE[6]、STATE[4]、STATE[3]的选择下，得到特征分支度量0、特征分支度量1、特征分支度量2、特征分支度量3、特征分支度量4、特征分支度量5、特征分支度量6、特征分支度量7，送入ACS单元参与其8个蝶形运算单元的计算。
ACS模块的累积状态度量存储单元由逻辑地址发生器、逻辑-物理地址转换器A、逻辑-物理地址转换器B、以及一个双口RAM组成。下面结合一个具体的例子及图7对译码模块中的累积状态度量存储单元进行具体描述。图7中所示的ACS模块(10)的累积状态度量存储单元(13)由11位的逻辑地址发生器；逻辑-物理地址转换器A，它接收地址发生器的高3位地址(B9～B7)和低7位地址(B6～B0)形成蝶形运算的低位状态的物理地址；逻辑-物理地址转换器B，它接收地址发生器的高3位地址(B9～B7)和低7位地址(B6～B0)形成蝶形运算的高位状态的物理地址；以及一个深度为512、宽度8位的双口RAM组成。其功能是存取64个时刻的256个状态节点的累积状态度量。所述的逻辑-物理地址转换器用于但不限于网格编译码的蝶形运算单元输入输出数据存取，逻辑-物理地址转换器适用于所有具有蝶形运算性质的计算单元的输入输出数据存取器。
由于蝶形运算中的地址跨度较大，累积状态度量的存储器管理复杂。传统技术采用PING-PONG操作，利用2个累积状态度量存储单元来完成累积状态度量存储任务，即浪费了1个累积状态度量存储单元。本发明采用了逻辑地址与物理地址动态对应方式对蝶形运算中的累积状态度量存储单元进行管理，使累积状态度量存储器数目减少到最低，大大简化了控制逻辑，节省了累积状态度量存储单元的硅面积。
对蝶形运算的分析可知：
每个蝶形运算低位状态所对应逻辑地址依次为地址0～地址127，高位状态所对应逻辑地址依次为地址128～地址255。
对蝶形运算的进一步分析可知：
在第0轮蝶形运算中，物理地址等于逻辑地址：逻辑地址0的物理地址等于0，逻辑地址128的物理地址等于128.；
在第1轮蝶形运算中，物理地址等于逻辑地址右移1位：逻辑地址0的物理地址等于0，逻辑地址128的物理地址等于64.；
在第2轮蝶形运算中，物理地址等于逻辑地址右移2位：逻辑地址0的物理地址等于0，逻辑地址128的物理地址等于32.；
在第3轮蝶形运算中，物理地址等于逻辑地址右移3位：逻辑地址0的物理地址等于0，逻辑地址128的物理地址等于16.；
在第4轮蝶形运算中，物理地址等于逻辑地址右移4位：逻辑地址0的物理地址等于0，逻辑地址128的物理地址等于8.；
在第5轮蝶形运算中，物理地址等于逻辑地址右移5位：逻辑地址0的物理地址等于0，逻辑地址128的物理地址等于4；
在第6轮蝶形运算中，物理地址等于逻辑地址右移6位：逻辑地址0的物理地址等于0，逻辑地址128的物理地址等于2.；
在第7轮蝶形运算中，物理地址等于逻辑地址右移7位：逻辑地址0的物理地址等于0，逻辑地址128的物理地址等于1.；
在第8轮蝶形运算中，物理地址等于逻辑地址：逻辑地址0的物理地址等于0，逻辑地址128的物理地址等于128；
即8轮蝶形运算一个轮回。
累积状态度量存储单元内部物理地址——逻辑地址对应关系入表2所示 。
表2
| 物理地址 | 逻辑地址 | |||||||
| 第1轮 | 第2轮 | 第3轮 | 第4轮 | 第5轮 | 第6轮 | 第7轮 | 第8轮 | |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 1 | 1 | 2 | 4 | 8 | 16 | 32 | 64 | 128 |
| 2 | 2 | 4 | 8 | 16 | 32 | 64 | 128 | 1 |
| 3 | 3 | 6 | 12 | 24 | 48 | 96 | 192 | 129 |
| …… | …… | …… | …… | …… | …… | …… | …… | …… |
| 124 | 124 | 248 | 241 | 227 | 199 | 143 | 31 | 62 |
| 125 | 125 | 250 | 245 | 235 | 215 | 175 | 95 | 190 |
| 126 | 126 | 252 | 249 | 243 | 231 | 207 | 159 | 63 |
| 127 | 127 | 254 | 253 | 251 | 247 | 239 | 223 | 191 |
| 128 | 128 | 1 | 2 | 4 | 8 | 16 | 32 | 64 |
| 129 | 129 | 3 | 6 | 12 | 24 | 48 | 96 | 192 |
| 130 | 130 | 5 | 10 | 20 | 40 | 80 | 160 | 65 |
| 131 | 131 | 7 | 14 | 28 | 56 | 112 | 224 | 193 |
| …… | …… | …… | …… | …… | …… | …… | …… | …… |
| 252 | 252 | 249 | 243 | 231 | 207 | 159 | 63 | 126 |
| 253 | 253 | 251 | 247 | 239 | 223 | 191 | 127 | 254 |
| 254 | 254 | 253 | 251 | 247 | 239 | 223 | 191 | 127 |
| 255 | 255 | 255 | 255 | 255 | 255 | 255 | 255 | 255 |
如图7所示累积状态度量存储单元，由1个深度均为512/宽度8位的双口RAM及相应的逻辑-物理地址转换逻辑等组成，用于蝶型单元计算中的累积度量读写操作。其中，地址发生器为一个11位的二进制计数器，其中高3位地址(B9～B7)表示蝶形运算的轮次，范围为第0轮～第7轮；低7位地址(B6～B0)表示每一轮蝶形运算中的第N个蝶形运算。
逻辑-物理地址转换器A将从地址发生器接收的低7位地址(B6～B0)，形成8位逻辑地址A7～A0(其中A7恒为0)，然后左移B9B8B7位(B9B8B7为从地址发生器接收的高3位地址)，形成第B9B8B7轮中第B6～B0次蝶形运算的低位状态节点的物理地址，用于该蝶形运算中低位状态节点的累积状态度量的读写。
逻辑-物理地址转换器B将从地址发生器接收的低7位地址(B6～B0)，形成8位逻辑地址A7～A0(其中A7恒为1)，然后左移B9B8B7位(B9B8B7为从地址发生器接收的高3位地址)，形成形成第B9B8B7轮中第B6～B0次蝶形运算的高位状态节点的物理地址，用于该蝶形运算中高位状态节点的累积状态度量的读写。
如图8所示，本发明的ACS模块(10)的累积状态度量比较单元(14)采用位串行模式。它由八个一级比较器、四个二级比较器、两个三级比较器、一个四级比较器及一个五级比较器组成，相邻两个一级比较器的输出端分别接一个二级比较器的两个输入端，相邻两个二级比较器的输出端分别接一个三级比较器的两个输入端，相邻两个三级比较器的输出端分别接四级比较器的两个输入端，四级比较器的输出端接五级比较器的输入端，五级比较器的输出端重新反馈到五级比较器的另一输入端。主要功能是从256个状态节点中选出累积状态度量值最大的状态节点供回溯模块使用。本比较单元用于256个但不限于256个串行数据的求取最大值，将M个串行数据分N次通过本比较阵列单元得到最大值以及最大值所在的序列号。
累积度量值的比较计算为16位对16位的运算，如果采用16位的并行比较器，其逻辑非常复杂繁琐，占用的资源会很多，特别是从256个16位的累积度量值中比较出最大值即会耗用大量时间资源；如果采用1位的比较器进行位串行比较计算，则占用的资源会非常少，几乎不耗用任何时间资源，且整个电路很简洁。位串行比较器占用资源约为并行比较器的1/20。
本发明中累积状态度量比较器采用位串行模式。采用金字塔式位串行比较器阵列流水线操作，在累积状态度量比较器中完成256次16位对16位的累积度量值的比较运算，起到了减少累积状态度量比较计算量、减少累积状态度量比较计算的时间开销、减少累积状态度量比较单元的硅面积和降低能耗的作用。
本发明中累积状态度量比较器直接从ACS单元得到其输出的累积状态度量，避免了从累积状态度量存储单元中读出累积状态度量，节省了操作时间。
其比较运算过程是：比较器均为位串行比较器，接收从上一级来的两个位串行数据流，通过比较后输出值最大的位串行数据流和该最大值位串行数据流的地址。通过金字塔式位串行比较器阵列流水线后，得到16个累积状态度量中的最大值及最大值的地址号，再与前N轮比较计算(每轮比较16个16位累积度量)后保存的累积状态度量最大值比较后，得到N＋1轮比较计算的累积度量最大值及最大值的地址号，并将其保存。经过16轮比较后，得到256个累积状态度量中最大值以及最大值的地址号。
Claims (10)
1、一种多信道维特比译码装置，其特征在于包括：
一个维特比(viterbi)译码模块，用于CDMA通讯系统通过信道传输的序列信号维特比译码；
连接于维特比译码模块输入端的复用模块，用于选择序列信号输入信道；连接于复用模块输入端的若干序列信号输入信道；连接于维特比译码模块输出端的解复用模块，用于将维特比译码后的序列信号送入相应的输出信道；连接于解复用模块输出端的若干序列信号输出信道，它们用于传输经过维特比译码后的相应序列信号。
2、根据权利要求1所述多信道维特比译码装置，其特征在于：所述的序列信号输入信道含有3～8个不同的输入信道。
3、根据权利要求2所述多信道维特比译码装置，其特征在于：所述的序列信号输入信道是同步信道、快速寻呼信道、寻呼信道以及业务信道四个输入信道。
4、根据权利要求1所述多信道维特比译码装置，其特征在于：所述的维特比译码模块含ACS模块(10)，用于对每一组输入码元的累加-比较-选择运算；ACS模块(10)输出端的回溯模块(20)，用于选取最后一级中累积度量最大的节点作为回溯的起点，由各个节点的纪录路径译出符号值；以及向所述ACS模块(10)和回溯模块(20)提供码元时序信号的整体控制模块(30)。
5、根据权利要求4所述多信道维特比译码装置，其特征在于：所述维特比译码模块的ACS模块(10)含分支路径度量单元(11)，用于对位串行输入的码元序列根据卷积码类型生成所需的分支度量；累积状态度量存储单元(13)，用于存取64个时刻的256个状态节点的累积状态度量；累积状态度量比较单元(14)，用于256个但不限于256个串行数据的求取最大值；以及一个ACS单元(12)，它用于序列信号的并行处理。
6、根据权利要求5所述多信道维特比译码装置，其特征在于：所述ACS模块(10)的ACS单元(12)包含的碟型单元数目少于每次码元译码所需的碟型运算数目。
7、根据权利要求5所述多信道维特比译码装置，其特征在于：所述ACS模块(10)的分支路径度量单元(11)由加法器、减法器和简单组合逻辑电路组成，加法器用于输入码元X和输入码元Y相加运算，减法器用于输入码元X和输入码元Y相减运算，加法器和减法器的输出分别接于接简单组合逻辑电路的两个输入端，组合逻辑电路的三个控制端分别接STATE6、STATE4、STATE3，组合逻辑电路的输出为8个特征分支度量。
8、根据权利要求5所述多信道维特比译码装置，其特征在于：所述ACS模块(10)的累积状态度量存储单元(13)由逻辑地址发生器、逻辑-物理地址转换器A、逻辑-物理地址转换器B以及一个双口RAM组成。
9、根据权利要求5所述多信道维特比译码装置，其特征在于：所述ACS模块(10)的累积状态度量比较单元(14)采用位串行模式，它由八个一级比较器、四个二级比较器、两个三级比较器、一个四级比较器及一个五级比较器组成，相邻两个一级比较器的输出端分别接一个二级比较器的两个输入端，相邻两个二级比较器的输出端分别接一个三级比较器的两个输入端，相邻两个三级比较器的输出端分别接四级比较器的两个输入端，四级比较器的输出端接五级比较器的输入端，五级比较器的输出端重新反馈到它的另一输入端。
10、一种多信道维特比译码方法，其特征在于采取下列步骤：
a.复用模块依次选择每一个序列信号输入信道，整体控制模块提供码元时序信号，被选择输入信道的码元数据输入分支路径度量单元，分支路径度量单元对码元数据进行处理生成所需的分支度量；
b.ACS单元对分支路径度量单元输出的分支度量和累积状态度量存储单元输出的累积状态度量进行累加-比较-选择处理，得到新的累积状态度量；
ACS单元将所述新的累积状态度量存入累积状态度量存储单元，同时，将所述新的累积状态度量直接输入累积状态度量比较单元；
c.累积状态度量比较单元对输入的信号进行比较处理，生成最大累积状态度量节点；
d.回溯模块对累积状态度量比较单元输出的最大累积状态度量节点及ACS单元输出的幸存路径进行处理得到译码数据；并将所述译码数据送入由解复用模块选择的相应序列信号输出信道。
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- 2001-01-18 CN CN01107468A patent/CN1329411A/zh active Pending
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