CN100399706C - 部分响应最大可能性信道的维特比译码器 - Google Patents

Abstract

一种部分响应最大可能性信道的维特比译码器，在光盘的部分响应最大可能性系统中具有一模拟/数字转换器，此模拟/数字转换器接收一模拟信号，并输出一数字信号至维特比译码器，此维特比译码器包括：一自适应电平维特比译码器、一信号电平对应规则系统、一接收信号延迟链、一硬译码器、及一多路转换器。其中，自适应电平维特比译码器与硬译码器同时接收模拟/数字转换器所输出的数字信号以进行译码，并由模式选择规则系统决定多路转换器是输出自适应电平维特比译码器的判定位或是硬译码器的判定位。

Description

部分响应最大可能性信道的维特比译码器

技术领域

本发明有关于一种光盘系统中的维特比(viterbi)译码器，且特别是有关于一种光盘系统中，具有两种不同的译码模式的维特比译码器。

背景技术

在光盘，例如数字多用盘(Digital Versatile Disc，DVD)的部分响应最大可能性(Partial Response Maximum Likelihood，PRML)系统中，对于一个具有存储的传输信道(transmission channel)可以用框架结构图(trellisdiagram)来描述其特性。如图1A表示公知具有数字部分响应最大可能性均衡器的固定电平维特比译码器方块图所示：由光学读取系统(未示出)读取光盘片的数据并送到模拟/数字转换器110，模拟/数字转换器110将读取到的数据由模拟转为数字后经由数字部分响应最大可能性均衡器(equalizer)112送至固定电平维特比译码器(fixed level Viterbi decoder)114。而另一种方式如图1B表示公知具有模拟部分响应最大可能性均衡器的固定电平维特比译码器方块图所示：由光学读取系统(未示出)读取光盘片的数据，并经由模拟部分响应最大可能性均衡器120送至模拟/数字转换器122，模拟/数字转换器122将读取到的数据由模拟转为数字后送至固定电平维特比译码器124。

在图1A与图1B中，公知的维特比译码器是采用固定信号电平的模式，此模式的缺点是必须要使用到部分响应最大可能性自适应(adaptive)均衡器，而要得到部分响应最大可能性均衡器有时候并不容易设计。为了使维特比译码器的信号电平适合于判定反馈(decision feedback)方式，所关心的是收敛时间(convergence time)，特别是从收到信号发生缺陷到恢复的能力与速度往往是最大的问题。

图1C表示公知具有自适应信号电平的维特比译码器方块图。在图1C中，由光学读取系统(未示出)读取光盘片的数据并送到模拟/数字转换器130，模拟/数字转换器130将读取到的数据由模拟转为数字后同时送到自适应电平(adaptive-level)维特比译码器132、估计单元(estimation unit)134与接

收信号延迟链(received signal delay chain)136，而估计单元134是作为判定机制之用，信号电平自适应规则系统(signal level adaptivealgorithm)138接收自适应电平维特比译码器132所输出的判定位(decisionbit)、估计单元134所输出的估计数据及接收信号延迟链136所输出的延迟信号，并输出信号电平至自适应电平维特比译码器132。

如上所述，维特比译码器的信号电平是可自适应的，但是要进行自适应操作是要延迟直到维特比译码器译码接收的信号为止。如此，所使用的训链周期会很长，且要用大量的缓存器来存储延迟信号。而且当维特比译码器译码连续发生错误时，要耗费很多时间来恢复维特比译码器内部的运作秩序。

发明内容

因此本发明的目的就是在提供一种部分响应最大可能性信道的维特比译码器，不需要使用大量的缓存器，并可避免因连续的译码错误所耗费恢复秩序的时间。

为达上述与其它的目的，本发明提出一种部分响应最大可能性信道的维特比译码器，在光盘的部分响应最大可能性系统中具有一模拟/数字转换器，此模拟/数字转换器接收一模拟信号，并输出一数字信号至维特比译码器，此维特比译码器包括：一自适应电平维特比译码机构，根据一信号电平，将所接收的数字信号运算以得到一判定位与一(残存度量)残存度量值，并输出此判定位与此残存度量值。一信号电平对应规则系统机构，用以接收一延迟信号与一路径确定信息，此延迟信号与此路径确定信息经判定与统计以得到信号电平，此信号电平对应规则系统机构可输出此信号电平。一接收信号延迟链，用以接收数字信号，此数字信号经延迟以得到延迟信号，此接收信号延迟链可输出此延迟信号。一硬译码机构，用以接收数字信号，将此数字信号量化、比较与决定路径以得到判定位与路径决定信息，此硬译码机构可输出此判定位与此路径决定信息。一模式选择规则系统机构，用以接收自适应电平维特比译码机构所输出的判定位与残存度量值及硬译码机构所输出的判定位，并经计算与比较以得到一选择信号，此模式选择规则系统机构可输出此选择信号。以及，一多路转换器，接收选择信号，可决定输出自适应电平维特比译码碼机构所输出的判定位及硬译码机构所输出的该判定位的二者其中之一。

因此本发明的目的就是在提供一种部分响应最大可能性信道的维特比译码器，同时利用自适应电平维特比译码器与硬译码器以进行数字信号的译码，由模式选择规则系统选择目前译码状况最佳的译码器，以输出最佳的译码碼结果。如此，维特比译码器不需要使用大量的缓存器，并可避免因连续译码的错误所耗费的恢复时间。

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，详细说明如下：

附图说明：

图1A表示公知具有数字部分响应最大可能性均衡器的固定电平维特比译码器方块图；

图1B表示公知具有模拟部分响应最大可能性均衡器的固定电平维特比译码器方块图；

图1C表示公知具有自适应信号电平的维特比译码器方块图；

图2表示本发明的维特比译码器；

图3B表示维特比译码器的框架结构图；

第3B图表示硬译码器的框架结构图；

图4表示硬译码器的方块简图；

图5表示信号电平对应规则系统及接收信号延迟链方块图；

图6表示模式选择规则系统方块图；

图7表示误码率计算单元方块图；

图8表示自适应电平维特比译码器；

图9表示硬译码器的方块图；以及

图10表示利用残存度量值进行模式选择的方块图。

标号说明：

110，122，130，202：模拟/数字转换器112：数字部分响应最大可能性均衡器(digital partial response maximum likelihood equalizer)

114，124：固定电平维特比译码器(fixed-level维特比decoder)

120：模拟部分响应最大可能性均衡器(analog partial responsemaximum likelihood equalizer)

132，204，800：自适应电平维特比译码器(adaptive level维特比decoder)

134：估算单元(estimation unit)

136，208，502：接收信号延迟链(received signal delay chain)

138：信号电平自适应规则系统(signal level adaptive algorithm)

200：维特比译码器(维特比decoder)

206，500：信号电平对应规则系统(signal level mapping algorithm)

210，400，900：硬译码器(hard decoder)

212，600：模式选择规则系统(mode selection algorithm)

214，610：多路转换器(multiplexer)

402：量化器(quantizer)

404：比较及路径决定单元(compare and determine路径unit)

504：延迟信号判定单元(delay signal decision unit)

506，508，510，512，514：信号统计单元(signal statistical unit)

602：最小度量差异计算单元(minimum度量difference calculationunit)

604，608，708，902，904，1004：比较器(comparator)

606，700：误码率计算单元(bit error rate calculation unit)

702：异门(Exclusive OR)

704：定时器(timer)

706：累加器(accumulator)

802：分支度量单元(Branch metric unit)

804：加-比较-选择单元(add-compare-select unit)

806：路径度量单元(路径度量unit)

906：NOR门(NOR gate)

908：序列存储及多数逻辑单元(sequence storage and majority logic)

1002：减法器(subtractor)

具体实施方式

图2表示本发明的维特比译码器。在图2中，在光盘的部分响应最大可能性系统中具有模拟/数字转换器202，由光学读取系统(未示出)读取光盘片的数据并送到模拟/数字转换器202，模拟/数字转换器202将读取到的数据由模拟转为数字后送到维特比译码器200，其中维特比译码器包括：

自适应电平维特比译码器204的数字信号输入端接收模拟/数字转换器202所输出的数字信号，自适应电平维特比译码器204的信号电平输入端接收一信号电平，自适应电平维特比译码器204根据一信号电平，将所接收的数字信号进行运算以得到一判定位与一残存度量值，并由残存度量值输出端输出一残存度量值，及由判定位输出端输出一判定位。

信号电平对应规则系统(signal level mapping algorithm)206的延迟信号输入端接收一延迟信号，信号电平对应规则系统206的路径确定信息(路径confirm information)输入端接收一路径确定信息，信号电平对应规则系统206将延迟信号与路径确定信息进行判定与统计以得到信号电平，由信号电平输出端输出信号电平至自适应电平维特比译码器204的信号电平输入端。

接收信号延迟链208的数字信号输入端接收模拟/数字转换器202所输出的数字信号，数字信号经延迟以得到延迟信号，接收信号延迟链208的延迟信号输出端输出延迟信号至信号电平对应规则系统206的延迟信号输入端。

硬译码器(hard decoder)210的数字信号输入端接收模拟/数字转换器202所输出的数字信号，硬译码器210接收数字信号，将数字信号进行量化、比较与决定路径以得到判定位与路径决定信息，并由路径确定信息输出端输出路径确定信息至信号电平对应规则系统206的路径确定信息输入端，及由判定位输出端输出判定位。

模式选择规则系统(mode selection algorithm)212的残存度量值输入端接收自适应电平维特比译码器204的残存度量值输出端所输出的残存度量值，模式选择规则系统212的第一判定位输入端接收自适应电平维特比译码器204的判定位输出端所输出的判定位，模式选择规则系统212的第二判定位输入端接收硬译码器210的判定位输出端所输出的判定位，模式选择规则系统212将接收自适应电平维特比译码器204所输出的判定位与残存度量值及硬译码器210所输出的判定位，并经计算与比较以得到一选择信号，由选择信号输出端输出此选择信号。

多路转换器(multiplexer)214输入端in1接收自适应电平维特比译码器204的判定位输出端所输出的判定位，多路转换器214的输入端in2接收硬译码器210的判定位输出端所输出的判定位，多路转换器214的选择信号输入端接收模式选择规则系统212的选择信号输出端所输出的选择信号，多路转换器214根据选择信号以决定由输出端输出自适应电平维特比译码器204的判定位或硬译码器204所输出的判定位。

其中，自适应电平维特比译码器204与硬译码器210同时接收模拟/数字转换器202所输出的数字信号以进行译码，并由模式选择规则系统212决定多路转换器214是输出自适应电平维特比译码器204的判定位或是硬译码器210的判定位。模式选择规则系统212根据自适应电平维特比译码器204所输出的判定位及硬译码器210所输出的判定位进行比较，以及使用硬译码器210所输出的判定位来当作参考位以计算误码率(Bit Error Rate，BER)来决定维特比译码器200的译码状况是否良好，以避免连续的译码错误并且输出。

图3B表示维特比译码器的框架结构图，将图3B量化的结果如第3B图表示硬译码器的框架结构图所示，例如图3B中的虚线对应于第3B图的虚线，图3B中的粗黑线对应于第3B图的粗黑线。因为图3B与第3B图所对应的信号是相同的，所以可预期图3B的路径在经由译码所得到第3B图的路径是相对应的，如此的对应称为路径确认信息(路径-confirm-information)。

图4表示硬译码器的方块简图，参考第3B图，在图4中，硬译码器400包含量化器402与比较及路径决定单元404。量化器402接收模拟/数字转换器(未示出)所输出的数字信号及一阈值(threshold)，以输出“正(positive)”、“零(zero)”或“负(negative)”的信号至比较及路径决定单元404，比较及路径决定单元404接收到这些信号后输出路径确定信息至信号电平对应规则系统(未示出)，及输出判定位至模式选择规则系统(未示出)与多路转换器(未示出)。

在图4中，量化器402将接收到的数字信号量化，例如，当数字信号的绝对值小于阈值时，数字信号被量化为“零”的电平；当数字信号的绝对值大于“DC+阈值”时，数字信号被量化为“正”的电平；当数字信号的绝对值小于“DC+阈值”时，数字信号被量化为“负”的电平。

图5表示信号电平对应规则系统及接收信号延迟链方块图。在图5中，是针对信道存储器(channel memory)为3，电平信号共有四个位的情况为例，如果信道模型(channel model)变化时，则信号电平对应规则系统500的信号线数目也随之改变。信号电平对应规则系统500中的延迟信号判定单元504的路径确定信息输入端接硬译码器(未示出)的路径确定信息输出端所输出的路径确定信息，延迟信号判定单元504形成延迟与判定以得到一信号，由信号输出端输出此信号至信号统计单元506、信号统计单元508、信号统计单元510、信号统计单元512及信号统计单元514。

而且，信号统计单元506、信号统计单元508、信号统计单元510、信号统计单元512及信号统计单元514的第一统计信号输入端接收延迟信号判定单元504的信号输出端所输出的信号，信号统计单元506、信号统计单元508、信号统计单元510、信号统计单元512及信号统计单元514的第二统计信号输入端接收接收信号延迟链502所输出的延迟信号，信号统计单元506、信号统计单元508、信号统计单元510、信号统计单元512及信号统计单元514将信号与延迟信号进行统计以得到信号电平，由统计信号输出端输出信号电平至自适应电平维特比译码器(未示出)。

在图5中，由接收信号延迟链502所输出的延迟信号会传输到适当的信号组(即信号统计单元506-514)，则所有的信号电平在每一个信号组中统计其次数，在信号电平对应规则系统500中“目前延迟信号属于那一个信号组”是一套简单的对应表(用ROM可轻易完成)。

图6表示模式选择规则系统方块图。在图6中，模式选择规则系统600中的最小度量差异计算单元602的输入端接收自适应电平维特比译码器(未示出)所输出的残存度量值值，并经计算以得到一差异信号，最小度量差异计算单元602的输出端输出此差异信号。

比较器604的第一比较输入端接收最小度量差异计算单元602的输出端所输出的差异信号，比较器604的第二比较输入端接收一临界度量值，并经比较以得到一比较信号，比较器604的比较输出端输出此比较信号。

误码率计算单元606的第一输入端接收自适应电平维特比译码器(未示出)所输出的判定位，误码率计算单元606的第二输入端接收硬译码器(未示出)所输出的判定位，并经计算以得到一误码率信号，由误码率计算单元606的输出端输出此误码率信号。

比较器608的第一比较输入端接收误码率计算单元606所输出的误码率信号，比较器608的第二比较输入端接收一临界误码率，并经比较以得到一比较信号，比较器608的比较输出端输出此比较信号。

多路转换器610的第一输入端接收比较器604的比较输出端所输出的比较信号，多路转换器610的第二输入端接收比较器608的比较输出端所输出的比较信号，多路转换器610的控制端接收一控制信号，以决定多路转换器610的输出端所输出的选择信号。

在图6中，在框架结构图(参考图3B)的任何一级(stage)，如果最佳的残存度量值与任何一个残存度量值的差异很小时，则信道条件(即维特比译码器的操作条件)是不好的，如果会造成系统混淆的现象。判定信道条件是否好的，可以根据维特比译码器(未示出)输出的判定位与硬译码器(未示出)输出的判定位比较而得到的误码率。所以当维特比译码器(未示出)连续的译码错误时，表示维特比译码器(未示出)的操作条件不好，而由硬译码器(未示出)输出判定位，反之，则由维特比译码器(未示出)输出判定位。

图7表示误码率计算单元方块图。在图7中，误码率计算单元700中的异门702的第一输入端接收自适应电平维特比译码器(未示出)所输出的判定位，异门702的第二输入端接收硬译码器(未示出)所输出的判定位，经逻辑运算以得到一异逻辑信号，由异门702的输出端输出此异逻辑信号。

定时器704计时一段预定的时间后输出一重置信号reset。累加器706的输入端接收异门702的输出端所输出的异逻辑信号，累加器706的重置输入端接收定时器704所输出的重置信号，经累加以得到一累加信号，由累加器706的输出端输出此累加信号。

比较器708的第一输入端接收累加器706的输出端所输出的累加信号，比较器708的第二输入端接收一参考值，经比较以得到该误码率信号，由比较器708的输出端输出该误码率信号至比较器608(参考图6)。

在图7中，误码率计算单元700通常会一段时间内去比较自适应电平维特比译码器(未示出)所输出的判定位与硬译码器(未示出)所输出的判定位，假设定时器704为11位计数次数为2048，而比较自适应电平维特比译码器(未示出)所输出的判定位与硬译码器(未示出)所输出的判定位经由异门702与累加器704的计算，其判定位不同的数目假设有512，则误码率为0.25。在算出误码率之后，比较器708会根据经验的参考值与误码率进行比较，来判定目前的信道状况是否良好。例如，当信道状况不好时，误码率会在0.5左右；反之，当维特比译码器(未示出)渐渐能发挥功效时，误码率会快速下降至0.01-0.001附近。

图8表示自适应电平维特比译码器。在图8中，自适应电平维特比译码器800中的分支度量单元802的数字输入端接收模拟/数字转换器(未示出)所输出的数字信号，分支度量单元802的信号电平输入端接收信号电平对应规则系统(未示出)所输出的信号电平，分支度量单元802根据此信号电平，将所接收的数字信号计算以得到一分支度量值，由分支度量输出端输出此分支度量值。

加-比较-选择单元804的分支度量输入端接收分支度量单元802的分支度量输出端所输出的分支度量，加-比较-选择单元804进行加、比较与选择以得到一残存度量值，由残存度量值揄出端输出此残存度量值。

路径度量单元806的残存度量值揄入端接收加-比较-选择单元804的残存度量值揄出端所输出的残存度量值，路径度量单元806运算以得到判定位，由判定位输出端输出判定位至模式选择规则系统(未示出)与多路转换器(未示出)。

图9表示硬译码器的方块图。在图9中，硬译码器900中的比较器902的第一比较输入端接收模拟/数字转换器(未示出)所输出的数字信号，比较器902的第二比较输入端接收已乘上一默认值(本实施例是乘上负一)的阈值，比较器902比较数字信号与阈值的结果由比较输出端输出一比较信号。

比较器904的第一比较输入端接收模拟/数字转换器(未示出)所输出的数字信号，比较器904的第二比较输入端接收此阈值，比较器904比较数字信号与阈值的结果由比较输出端输出另一比较信号。

NOR门906的第一逻辑输入端接收比较器902的比较输出端所输出的比较信号，NOR门906的第二逻辑输入端接收比较器904的比较输出端所输出的比较信号，NOR门906将两个比较信号进行逻辑运算以得到一逻辑信号，由逻辑输出端输出此逻辑信号。

序列存储及多数逻辑单元908的第一输入端接收比较器902的比较输出端所输出的比较信号，序列存储及多数逻辑单元908的第二输入端接收NOR门906的逻辑输出端所输出的逻辑信号，序列存储及多数逻辑单元908的第三输入端接收比较器904的比较输出端所输出的比较信号，序列存储及多数逻辑单元908进行存储及逻辑运算以得到判定位与路径确定信息，由序列存储及多数逻辑单元908的判定位输出端输出判定位至模式选择规则系统(未示出)与多路转换器(未示出)，序列存储及多数逻辑单元908的路径确定信息输出端输出路径确定信息至信号电平对应规则系统(未示出)。

在图9中，模拟/数字转换器(未示出)输出的数字信号在比较器902及比较器904与阈值比较，以决定状态(state)是属于“正”、“零”或“负”，经由序列存储及多数逻辑单元908存储并判定，以输出判定位至模式选择规则系统(未示出)与多路转换器(未示出)，及输出路径确定信息至信号电平对应规则系统(未示出)。

图10表示利用残存度量进行模式选择的方块图。模式选择规则系统(未示出)可以另外根据自适应电平维特比译码器(未示出)所输出的残存度量值来进行模式的选择。如图10所示，对于N-state维特比译码器(未示出)先用(N-1)个减法器1002将最佳的残存度量值与自适应电平维特比译码器(未示出)所输出的残存度量值(如图10中的“00”、“01”、“10”与“11”)的差算出，然后将此(N-1)组差值输入至比较器1004，比较器1004将此(N-1)组差值与经验值进行比较，如果有任何一组的差值小于经验值，则表示信道状况不佳，而采用硬译码器(未示出)译码。

因此，本发明其特征在提供一种部分响应最大可能性信道的维特比译码器，同时利用自适应电平维特比译码器与硬译码器以进行数字信号的译码，由模式选择规则系统选择目前译码状况最佳的译码器，以输出最佳的译码结果。如此，维特比译码器不需要使用大量的缓存器，并可避免因连续译码的错误所耗费的恢复时间。

综上所述，虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的构思和范围的情况下，可进行各种更动与改进，因此本发明的保护范围当以提出的权利要求所限定的范围为准。

Claims (7)

1.一种部分响应最大可能性信道的维特比译码器，在一光盘的一部分响应最大可能性系统中具有一模拟/数字转换器，该模拟/数字转换器接收一模拟信号，并输出一数字信号至该维特比译码器，该维特比译码器包括：

一自适应电平维特比译码机构，根据一信号电平，将所接收的该数字信号运算以得到一判定位与一残存度量值，并输出该判定位与该残存度量值；

一信号电平对应规则系统机构，用以接收一延迟信号与一路径确定信息，该延迟信号与该路径确定信息经判定与统计以得到该信号电平，该信号电平对应规则系统机构可输出该信号电平；

一接收信号延迟链，用以接收该数字信号，该数字信号经延迟以得到该延迟信号，该接收信号延迟链可输出该延迟信号；

一硬译码机构，用以接收该数字信号，将该数字信号量化、比较与决定路径以得到该判定位与该路径决定信息，该硬译码机构可输出该判定位与该路径决定信息；

一模式选择规则系统机构，用以接收该自适应电平维特比译码机构所输出的该判定位与该残存度量值及该硬译码机构所输出的该判定位，并经计算与比较以得到一选择信号，该模式选择规则系统机构可输出该选择信号；以及

一第一多路转换器，接收该选择信号，可决定输出该自适应电平维特比译码机构所输出的该判定位及该硬译码机构所输出的该判定位的二者其中之

2.如权利要求1所述的部分响应最大可能性信道的维特比译码器，其中该自适应电平维特比译码机构还包括：

一分支度量单元，根据一信号电平，将所接收的该数字信号计算以得到一分支度量值，该分支度量单元可输出该分支度量值；

一加-比较-选择单元，接收该分支度量值，并进行加、比较与选择以得到该残存度量值，该加-比较-选择单元可输出该残存度量值；以及

一路径度量单元，接收该残存度量值，并经运算以得到该判定位，该路径度量单元可输出该判定位。

3.如权利要求1所述的部分响应最大可能性信道的维特比译码器，其中该硬译码机构还包括：

一第一比较器，用以比较该数字信号与一阈值，并输出一第一比较信号；

一第二比较器，用以比较该数字信号与该阈值，并输出一第二比较信号；

一逻辑组件，接收该第一比较信号与该第二比较信号，并经逻辑运算以得到一逻辑信号，该逻辑组件可输出该逻辑信号；以及

一序列存储及多数逻辑单元，接收该第一比较信号、该逻辑信号与该第二比较信号，并经存储及逻辑运算以得到该判定位与该路径确定信息，该序列存储及多数逻辑单元可输出该判定位与该路径确定信息。

4.如权利要求3所述的部分响应最大可能性信道的维特比译码器，其中该逻辑组件是一NOR门。

5.如权利要求1所述的部分响应最大可能性信道的维特比译码器，其中该信号电平对应规则系统机构还包括：

一延迟信号判定单元，接收该路径确定信息，并经延迟与判定以得到一信号，该延迟信号判定单元可输出该信号；以及

多个信号统计单元，接收该信号与该延迟信号，并经统计以得到该信号电平，该些信号统计单元可输出该信号电平。

6.如权利要求1所述的部分响应最大可能性信道的维特比译码器，其中该模式选择规则系统机构还包括：

一最小度量差异计算单元，接收该残存度量值，并经计算以得到一差异信号，该最小度量差异计算单元可输出该差异信号；

一第三比较器，接收该差异信号与一临界度量值，并经比较以得到一第三比较信号，该第三比较器可输出该第三比较信号；

一误码率计算单元，接收该自适应电平维特比译码机构所输出的该判定位与该硬译码机构所输出的该判定位，并经计算以得到一误码率信号，该误码率计算单元可输出该误码率信号；

该第四比较器，接收该误码率信号与一临界误码率，并经比较以得到一第四比较信号，该第四比较器可输出该第四比较信号；以及

一第二多路转换器，接收该第三比较信号、该第四比较信号与一控制信号以决定输出的该选择信号。

7.如权利要求6所述的部分响应最大可能性信道的维特比译码器，其中该误码率计算单元还包括：

一异门，接收该自适应电平维特比译码机构所输出的该判定位与该硬译码机构所输出的该判定位，并经逻辑运算以得到一异逻辑信号，该异门可输出该异逻辑信号；

一定时器，计时一段预定的时间后输出一重置信号；

一累加器，接收该异逻辑信号与该重置信号，并经累加以得到一累加信号，该累加器可输出该累加信号；以及

一第五比较器，接收该累加信号与一参考值，并经比较以得到该误码率信号，该第五比较器可输出该误码率信号。

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