CN102723959A - 维特比译码器、多路并行译码器和加比选处理方法 - Google Patents

Abstract

本发明提供一种维特比译码中的加比选处理方法，通过增加一倍的寄存器和加法器，将加法和比较运算分到两个时间周期中运算，可以有效降低延时。还提供一种加比选处理方法，通过增加一倍的寄存器和加法器，将加法和比较运算分到两个时间周期中运算外，还将加法运算拆成两部分，低位实现加法，高位进行进位，从而进一步降低延时。本发明还提供一种维特比译码器和多路并行译码器。

Description

维特比译码器、多路并行译码器和加比选处理方法

技术领域

本发明涉及移动通讯系统，尤其涉及一种维特比译码器、多路并行译码器和维特比译码中的加比选处理方法。

背景技术

毫米波是一种具备吉比特无线高速传输通讯技术，适合需要高质量服务的无线通信。由于可以获得Multi-Gbps的数据通信速率，毫米波通信系统在个域网、流媒体、WUSB(无线USB)、E-band等诸多领域有着广阔的应用空间。卷积码是一种性能优良、硬件复杂度低的高效信道编码，其性能表现稳定，在很多通信系统中得到了应用。因此，毫米波系统基于高速、高性能、低复杂度、低功耗的要求，选择了适于单芯片集成卷积码编译码器。

目前最为常见的卷积码译码器为维特比译码器和序列译码器。维特比译码器为概率译码器，在卷积码约束长度较小时(N＜10)，与序列译码器相比，设计结构相对简单，计算速度快效率高的优点，因此被广泛使用。一般的维特比译码器大体由分支路径模块(BMU，Branch metrics unit)、加比选单元(AC SU，Add compare select unit)、路径度量存储模块(PMM，path metricmemory)、幸存路径存储模块(SMU，Survivor management unit)四部分组成，如图1所示。其中，分支路径模块、加比选单元和路径度量存储模块主要用于进行状态度量值计算、路径度量值的加法运算比较以及路径度量值的存储等，最终得到路径判决信息，并存入缓存中。路径判决信息作为幸存路径存储模块的输入信息。幸存路径存储模块用于通过对加比选单元运算得到的路径判决信息的回溯查找，不仅得到了译码输出的信息，还获得了在时间上向后跟踪选定的历史状态的信息。当幸存路径信息的存储达到一定深度后可以在时间上向后跟踪，回溯法的工作时序流程如图2所示。

不论起始位置如何，当回溯到达一定回溯深度L_Trc后(要求至少大于5倍约束长度)幸存路径会聚合在一起，都能够找到正确的幸存路径。回溯法的每个存储单元之间的联系是非常简单的，可利用RAM的方式实现，所以实现较简单，在通信系统中，约束深度较大的情况下，通常采用回溯法实现卷积码的维特比译码器。

维特比译码设计的主要的技术瓶颈，是由于加比选单元的反馈环结构而导致的流水线结构无法直接引入，而导致的译码器运算速度的瓶颈。在一个时钟中，维特比译码器需要完成加法-比较-选择的全部运算，其关键路径如图3加粗线所示。图3中表示路径度量，而

表示为分支度量(BM₀ BM₁)。

为了获得足够高的译码速率，一般采用多路并行的方式，但是过多的并行运算，又不可避免的导致需要的逻辑资源的成倍增加，以及布线拥塞、路径延迟激增进，而降低系统工作时钟。目前常用的并行维特比译码器的设计方案包括基-2ⁿ超前处理模式、对折滑块处理模式等。其中，基-2ⁿ超前处理模式是通过提高每步的步进长度来获得并行处理效果的。以常见的基-2²维特比译码器为例，在每一个系统时钟周期中，可以同时对相邻的两个编码处理，进而获得2路并行的效果。对折滑块处理模式则是将各个数据块同步并行处理，最终将译码结果缓存、并行输出的模式。

基-2ⁿ超前处理模式由于通过超前的级数获得的速度增加与硬件开销数量成开方关系，如表1所示，因此基-2ⁿ超前处理模式大都采用的是基4的模式，因此其速度提高的空间有限。

表1.基-2ⁿ超前处理模式性能与硬件开销对比

对折滑块处理模式，能够基本上实现译码器速度增加与硬件开销数量成线性关系，但是在约束深度较大的情况下，由于状态点较多(如常见的(2，1，7)卷积码模式，状态点数为2^7-1＝64)，寄存器消耗较大，而且由于各个滑块的导入数据来自相同的RAM缓冲块，导致布线拥塞、路径延迟激增进而降低系统工作时钟。

发明内容

本发明要解决的技术问题是提供一种维特比译码器、多路并行译码器和维特比译码中的加比选处理方法，打破Viterbi译码器加比选运算的技术瓶颈，提高译码速度，且低复杂度和低功耗，以便有效满足宽带通信系统的卷积译码的要求。

为了解决上述问题，本发明提供了一种维特比译码器，包括：打孔模块、分支路径模块、路径度量存储模块和幸存路径存储模块，其特征在于，还包括：与所述分支路径模块、路径度量存储模块和幸存路径存储模块相连的加选延比单元，所述加选延比单元包括：多路加选延比子模块，其中，第i路加选延比子模块包括：

第一加法器、第二加法器、与所述第一加法器和所述第二加法器相连的第一选择单元，与第一选择单元相连的第一寄存器；第三加法器、第四加法器，与第三加法器和第四加法器相连的第二选择单元，与第二选择单元相连的第二寄存器；以及，与所述第一寄存器和第二寄存器相连的比较器；

其中，

所述第一加法器将第一分支度量值和第一路径度量值求和得到第一求和值，并输出到所述第一选择单元；所述第二加法器将所述第一分支度量值和第二路径度量值求和得到第二求和值，并输出到所述第一选择单元；

所述第一选择单元从所述第一求和值和第二求和值中选择一个值作为第一寄存值寄存到第一寄存器，所述第一寄存器输出所述第一寄存值到所述比较器；

所述第三加法器将第二分支度量值和第三路径度量值求和得到第三求和值，并输出到所述第二选择单元；所述第二加法器将所述第二分支度量值和第四路径度量值求和得到第四求和值，并输出到所述第二选择单元；

所述第二选择单元从所述第三求和值和第四求和值中选择一个值作为第二寄存值寄存到所述第二寄存器，所述第二寄存器输出该第二寄存值到所述比较器；

所述比较器比较所述第一寄存值和第二寄存值，输出判决结果。

进一步的，上述维特比译码器还可具有以下特点，

所述第一分支度量值为i2状态到i1状态的分支度量值；

所述第一路径度量值为i2状态的路径度量值，所述第二路径度量值为i2状态的另一路径度量值；

所述第一选择单元是用于根据i2状态的判决结果从所述第一求和值和第二求和值中选择一个值作为所述第二寄存值；

所述第二分支度量值为i3状态到i1状态的分支度量值；

所述第三路径度量值为i3状态的路径度量值，所述第四路径度量值为i3状态的另一路径度量值；

所述第二选择单元是用于根据i3状态的判决结果从所述第三加求和值和第四求和值中选择一个值作为所述第二寄存值；

在n时刻，所述比较器比较n-1时刻的第一寄存值和第二寄存值，输出i1状态的判决结果，用于相关的选择单元在n时刻根据该判决结果进行选择。

进一步的，上述维特比译码器还可具有以下特点，

所述第一寄存器和第二寄存器的长度取值为L+1，其中L为或者

t为滑块前向总步数，ψ_max为最大分支码距，Δ_max取ψ_maxlog₂N，N为译码器状态数。

本发明还提供一种维特比译码器，包括：打孔模块、分支路径模块、路径度量存储模块和幸存路径存储模块，还包括：与所述分支路径模块、路径度量存储模块和幸存路径存储模块相连的加选延比单元，其中：

所述加选延比单元包括：多路加选延比子模块，其中，第i路加选延比子模块包括：

第一加法器、第二加法器、与所述第一加法器和所述第二加法器相连的第一选择单元，与所述第一选择单元相连的第一寄存器，与所述第一寄存器相连的第一加法修正单元；第三加法器、第四加法器，与所述第三加法器和所述第四加法器相连的第二选择单元，与所述第二选择单元相连的第二寄存器，与所述第二寄存器相连的第二加法修正单元；以及，与所述第一寄存器、第一加法修正单元、第二寄存器、第二加法修正单元相连的比较器；

其中：

所述第一加法器将第一分支度量值和第一路径度量值的低M位求和得到共M+1位的第一求和值，并输出到第一选择单元；所述第二加法器将所述第一分支度量值和第二路径度量值的低M位求和得到M+1位的第二求和值，并输出到第一选择单元；

所述第一选择单元从所述第一求和值和第二求和值中选择一个值作为第一寄存值寄存到第一寄存器，所述第一寄存器将与所述第一寄存值对应的路径度量值的高L-M+1位输入到第一加法修正单元，所述第一加法修正单元将与所述第一寄存值对应的路径度量值的高L-M+1位与所述第一寄存值的最高位相加后，与所述第一寄存值的低M位合并输出第一比较值至所述比较器；

所述第三加法器将第二分支度量值和第三路径度量值的低M位求和得到共M+1位的第三求和值，并输出到所述第二选择单元；所述第四加法器将所述第二分支度量值和第四路径度量值的低M位求和得到共M+1位的第四求和值，并输出到所述第二选择单元；

所述第二选择单元从所述第三求和值和第四求和值中选择一个值作为第二寄存值寄存到第二寄存器，所述第二寄存器将与所述第二寄存值对应的路径度量值的高L-M+1位输入到所述第二加法修正单元，所述第二加法修正单元将与所述第二寄存值对应的路径度量值的高L-M+1位与所述第二寄存值的最高位相加后，与所述第二寄存值的低M位合并输出第二比较值至所述比较器；

所述比较器比较所述第一比较值和第二比较值，输出判决结果；

所述M为所述第一分支度量值和第二分支度量值的位数，第一路径度量值、第二路径度量值、第三路径度量值和第四路径度量值的位数为L+1。

进一步的，上述维特比译码器还可具有以下特点，

所述第一分支度量值为i2状态到i1状态的分支度量值；

所述第一路径度量值为i2状态的路径度量值，所述第二路径度量值为i2状态的另一路径度量值；

所述第一选择单元是用于根据i2状态的判决结果从所述第一求和值和第二求和值中选择一个值作为所述第二寄存值；

所述第二分支度量值为i3状态到i1状态的分支度量值；

所述第三路径度量值为i3状态的路径度量值，所述第四路径度量值为i3状态的另一路径度量值；

所述第二选择单元是用于i3状态的判决结果从所述第三加求和值和第四求和值中选择一个值作为所述第二寄存值；

在n时刻，所述比较器比较根据n-1时刻的第一寄存值得到的第一比较值和根据n-1时刻的第二寄存值得到的第二比较值，输出i1状态的判决结果，用于相关的选择单元在n时刻根据该判决结果进行选择。

进一步的，上述维特比译码器还可具有以下特点，

所述第一寄存器和第二寄存器的长度取值为L+1，其中，L为或者

t为滑块前向总步数，ψ_max为最大分支码距，Δ_max取ψ_maxlog₂N，N为译码器状态数。

本发明还提供一种多路并行译码器，包括X路上述维特比译码器，还包括：与所述X路维特比译码器相连的存储管理单元，所述X大于1，所述存储管理单元用于存储所述X路维特比译码器输出的判决结果，以及，存储所述X路维特比译码器回溯得到的译码数据。

进一步的，上述译码器还可具有以下特点，

所述存储管理单元包括X个2*N位宽的随机存储器和一个X位宽的随机存储器；

其中，每个2*N位宽的随机存储器为相邻的两路维特比译码器服务，用于存储所述维特比译码器输出的判决结果；所述X位宽的随机存储器用于存储所述X路维特比译码器回溯得到的译码数据；

所述N为译码器状态数。

本发明还提供一种维特比译码中的加比选处理方法，包括：

执行多路的加比选操作，其中，第i路的加比选操作包括：

n时刻下：

将i2状态到i1状态的第一分支度量值与i2状态的第一路径度量值求和得到第一求和值；将所述第一分支度量值与i2状态的第二路径度量值求和得到第二求和值；

根据i2状态的判决结果从所述第一求和值和第二求和值中选择一个值作为第一寄存值寄存到第一寄存器；

将i3状态到i1状态的第二分支度量值与i3状态的第三路径度量值求和得到第三求和值；将所述第二分支度量值与i3状态的第四路径度量值求和得到第四求和值；

根据i3状态的判决结果从所述第三求和值和第四求和值中选择一个值作为第二寄存值寄存到第二寄存器；

将第一寄存器中寄存的n-1时刻的第一寄存值和第二寄存器中寄存的n-1时刻的第二寄存值进行比较，输出i1状态的判决结果。

进一步的，上述方法还可具有以下特点，

所述第一寄存器和第二寄存器的长度取值为L+1，其中，L为

或者

t为滑块前向总步数，ψ_max为最大分支码距，Δ_max取ψ_maxlog₂N，N为译码器状态数。

本发明还提供一种维特比译码中的加比选处理方法，包括：

执行多路的加比选操作，其中，第i路的加比选操作包括：

n时刻下：

将i2状态到i1状态的第一分支度量值与i2状态的第一路径度量值的低M位求和得到共M+1位的第一求和值；将所述第一分支度量值与i2状态的第二路径度量值的低M位求和得到共M+1位的第二求和值；

根据i2状态的判决结果从所述第一求和值和第二求和值中选择一个值作为第一寄存值寄存到第一寄存器；

将i3状态到i1状态的第二分支度量值与i3状态的第三路径度量值的低M位求和得到共M+1位的第三求和值；将所述第二分支度量值与i3状态的第四路径度量值的低M位求和得到共M+1位的第四求和值；

根据i3状态的判决结果从所述第三求和值和第四求和值中选择一个值作为第二寄存值寄存到第二寄存器；

将与第一寄存器中寄存的n-1时刻的第一寄存值对应的路径度量值的高L-M+1位与n-1时刻的第一寄存值的最高位相加后，与n-1时刻的第一寄存值的低M位合并输出第一比较值；将与第二寄存器中寄存的n-1时刻的第二寄存值对应的路径度量值的高L-M+1位与n-1时刻的第二寄存值的最高位相加后，与n-1时刻的第二寄存值的低M位合并输出第二比较值；将所述第一比较值和第二比较值进行比较，输出i1状态的判决结果；

所述M为所述第一分支度量值和第二分支度量值的位数，第一路径度量值、第二路径度量值、第三路径度量值和第四路径度量值的位数为L+1。

进一步的，上述方法还可具有以下特点，

所述第一寄存器和第二寄存器的长度取值为L+1，其中L为或者

t为滑块前向总步数，ψ_max为最大分支码距，Δ_max取ψ_maxlog₂N，N为译码器状态数。

本发明的优点在于：

1)与传统并行维特比译码相比，吉比特加-选-延-比流水线维特比译码器，直接打破了维特比译码器加比选单元的运行速率的瓶颈，具有较高的资源利用率；

2)吉比特加-选-延-比流水线维特比译码器，由于各个模块之间相对独立的结构模式，可以较好的减小系统综合时出现的布线拥塞、路径延迟激增的问题；

3)吉比特加-选-延-比流水线维特比译码器，同RAM块合并共享机制有效的降低了RAM块的数量，有效降低了系统复杂度便于ASIC芯片设计。

附图说明

图1是现有维特比译码器的工作模块结构；

图2是回溯法的工作流程；

图3是传统加比选结构；

图4是一种加-选-延-比(ASDC)单元结构框图；

图5是(2，1，3)卷积码的状态转移图；

图6(a)是并行卷积码编码器；

图6(b)并行卷积码译码器；

图7(a)是另一种加-选-延-比(ASDC)单元结构框图；

图7(b)是图7(a)中加法修正单元示意图；

图8是并行维特比译码器结构框图；

图9是(3，1，7)卷积编码器框图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

本发明实施例提供一种维特比译码器，包括：打孔模块、分支路径模块、路径度量存储模块和幸存路径存储模块，还包括：与所述分支路径模块、路径度量存储模块和幸存路径存储模块相连的加选延比单元，所述加选延比单元包括：多路加选延比子模块，比如，64路，其中，第i路加选延比子模块如图4所示，i＝1...P，P代表加选延比子模块具体多少路，包括：

第一加法器、第二加法器、与所述第一加法器和所述第二加法器相连的第一选择单元，与第一选择单元相连的第一寄存器；第三加法器、第四加法器，与第三加法器和第四加法器相连的第二选择单元，与第二选择单元相连的第二寄存器；以及，与所述第一寄存器和第二寄存器相连的比较器；

其中，

所述第一加法器将第一分支度量值和第一路径度量值求和得到第一求和值，并输出到所述第一选择单元；所述第二加法器将所述第一分支度量值和第二路径度量值求和得到第二求和值，并输出到所述第一选择单元；

所述第一选择单元从所述第一求和值和第二求和值中选择一个值作为第一寄存值寄存到第一寄存器，所述第一寄存器输出所述第一寄存值到所述比较器；

所述第三加法器将第二分支度量值和第三路径度量值求和得到第三求和值，并输出到所述第二选择单元；所述第二加法器将所述第二分支度量值和第四路径度量值求和得到第四求和值，并输出到所述第二选择单元；

所述第二选择单元从所述第三求和值和第四求和值中选择一个值作为第二寄存值寄存到所述第二寄存器，所述第二寄存器输出该第二寄存值到所述比较器；

所述比较器比较所述第一寄存值和第二寄存值，输出判决结果。比较器的判决结果输出到RAM中，供各路第一选择单元和/或第二选择单元使用。

其中，所述第一分支度量值为i2状态到i1状态的分支度量值；

所述第一路径度量值为i2状态的路径度量值，所述第二路径度量值为i2状态的另一路径度量值；

所述第一选择单元是用于根据i2状态的判决结果从所述第一求和值和第二求和值中选择一个值作为所述第二寄存值；

所述第二分支度量值为i3状态到i1状态的分支度量值；

所述第三路径度量值为i3状态的路径度量值，所述第四路径度量值为i3状态的另一路径度量值；

所述第二选择单元是用于根据i3状态的判决结果从所述第三加求和值和第四求和值中选择一个值作为所述第二寄存值；

在n时刻，所述比较器比较n-1时刻的第一寄存值和第二寄存值，输出i1状态的判决结果，用于所述第一选择单元在n时刻根据该判决结果进行选择。当然，也用于其他需要i1状态的判决结果的选择单元使用。

在图5所示场景下，所述i1状态，i2状态、i3状态可以为：

i1为S0，i2为S0，i3为S1；

i1为S1，i2为S2，i3为S3；

i1为S2，i2为S0，i3为S1；

i1为S3，i2为S2，i3为S3。

每个对应一路加选延比子模块，则，第一路的比较器输出S0状态的判决结果；第二路输出S1状态的判决结果；第三路输出S2状态的判决结果，第四路输出S3状态的判决结果，上述判决结果分别输出RAM，用于选择单元根据判决结果进行选择。

所述第一寄存器和第二寄存器的长度取值为L+1，其中L为或者

t为滑块前向总步数，ψ_max为最大分支码距，Δ_max取ψ_maxlog₂N，N为译码器状态数。

本发明实施例还提供一种维特比译码器，包括：打孔模块、分支路径模块、路径度量存储模块和幸存路径存储模块，还包括：与所述分支路径模块、路径度量存储模块和幸存路径存储模块相连的加选延比单元，其中：

所述加选延比单元包括：多路加选延比子模块，其中，第i路加选延比子模块包括：

第一加法器、第二加法器、与所述第一加法器和所述第二加法器相连的第一选择单元，与所述第一选择单元相连的第一寄存器，与所述第一寄存器相连的第一加法修正单元；第三加法器、第四加法器，与所述第三加法器和所述第四加法器相连的第二选择单元，与所述第二选择单元相连的第二寄存器，与所述第二寄存器相连的第二加法修正单元；以及，与所述第一寄存器、第一加法修正单元、第二寄存器、第二加法修正单元相连的比较器；

其中：

所述第一加法器将第一分支度量值和第一路径度量值的低M位求和得到共M+1位的第一求和值，并输出到第一选择单元；所述第二加法器将所述第一分支度量值和第二路径度量值的低M位求和得到M+1位的第二求和值，并输出到第一选择单元；

所述第一选择单元从所述第一求和值和第二求和值中选择一个值作为第一寄存值寄存到第一寄存器，所述第一寄存器将与所述第一寄存值对应的路径度量值的高L-M+1位输入到第一加法修正单元，所述第一加法修正单元将与所述第一寄存值对应的路径度量值的高L-M+1位与所述第一寄存值的最高位相加后，与所述第一寄存值的低M位合并输出第一比较值至所述比较器；

所述第三加法器将第二分支度量值和第三路径度量值的低M位求和得到共M+1位的第三求和值，并输出到所述第二选择单元；所述第四加法器将所述第二分支度量值和第四路径度量值的低M位求和得到共M+1位的第四求和值，并输出到所述第二选择单元；

所述第二选择单元从所述第三求和值和第四求和值中选择一个值作为第二寄存值寄存到第二寄存器，所述第二寄存器将与所述第二寄存值对应的路径度量值的高L-M+1位输入到所述第二加法修正单元，所述第二加法修正单元将与所述第二寄存值对应的路径度量值的高L-M+1位与所述第二寄存值的最高位相加后，与所述第二寄存值的低M位合并输出第二比较值至所述比较器；

所述比较器比较所述第一比较值和第二比较值，输出判决结果；

所述M为所述第一分支度量值和第二分支度量值的位数，第一路径度量值、第二路径度量值、第三路径度量值和第四路径度量值的位数为L+1。

其中，所述第一分支度量值为i2状态到i1状态的分支度量值；

所述第一路径度量值为i2状态的路径度量值，所述第二路径度量值为i2状态的另一路径度量值；

所述第一选择单元是用于根据i2状态的判决结果从所述第一求和值和第二求和值中选择一个值作为所述第二寄存值；

所述第二分支度量值为i3状态到i1状态的分支度量值；

所述第三路径度量值为i3状态的路径度量值，所述第四路径度量值为i3状态的另一路径度量值；

所述第二选择单元是用于i3状态的判决结果从所述第三加求和值和第四求和值中选择一个值作为所述第二寄存值；

在n时刻，所述比较器比较根据n-1时刻的第一寄存值得到的第一比较值和根据n-1时刻的第二寄存值得到的第二比较值，输出i1状态的判决结果，用于相关的选择单元在n时刻根据该判决结果进行选择。

加选延比子模块可参考附图7(a)和7(b)，图7(b)为图7(a)中的MAU(加法修正单元)的一种具体实现方式，PM1_S0，PM2_S0分别为S0状态的两个路径度量值，PM2_S1和PM1_S1分别为S1状态的两个路径度量值，BM₀为S0状态到S0状态的分支度量值，BM₁为S1状态到S0状态的分支度量值，比较器C得到的Decision_S0为S0状态的判决结果，该判决结果可以用于上面的选择单元进行选择，而下面的选择单元MUX需要的判决结果Decision_S1为S1状态的判决结果，由其他路的加选延比子模块的比较器得到。

本发明实施例还提供一种维特比译码中的加比选处理方法，包括：

执行多路的加比选操作，其中，第i路的加比选操作包括：

n时刻下：

将i2状态到i1状态的第一分支度量值与i2状态的第一路径度量值求和得到第一求和值；将所述第一分支度量值与i2状态的第二路径度量值求和得到第二求和值；

根据i2状态的判决结果从所述第一求和值和第二求和值中选择一个值作为第一寄存值寄存到第一寄存器；

将i3状态到i1状态的第二分支度量值与i3状态的第三路径度量值求和得到第三求和值；将所述第二分支度量值与i3状态的第四路径度量值求和得到第四求和值；

根据i3状态的判决结果从所述第三求和值和第四求和值中选择一个值作为第二寄存值寄存到第二寄存器；

将第一寄存器中寄存的n-1时刻的第一寄存值和第二寄存器中寄存的n-1时刻的第二寄存值进行比较，输出i1状态的判决结果。

本发明实施例还提供一种维特比译码中的加比选处理方法，包括：

执行多路的加比选操作，其中，第i路的加比选操作包括：

n时刻下：

将i2状态到i1状态的第一分支度量值与i2状态的第一路径度量值的低M位求和得到共M+1位的第一求和值；将所述第一分支度量值与i2状态的第二路径度量值的低M位求和得到共M+1位的第二求和值；

根据i2状态的判决结果从所述第一求和值和第二求和值中选择一个值作为第一寄存值寄存到第一寄存器；

将i3状态到i1状态的第二分支度量值与i3状态的第三路径度量值的低M位求和得到共M+1位的第三求和值；将所述第二分支度量值与i3状态的第四路径度量值的低M位求和得到共M+1位的第四求和值；

根据i3状态的判决结果从所述第三求和值和第四求和值中选择一个值作为第二寄存值寄存到第二寄存器；

将与第一寄存器中寄存的n-1时刻的第一寄存值对应的路径度量值的高L-M+1位与n-1时刻的第一寄存值的最高位相加后，与n-1时刻的第一寄存值的低M位合并输出第一比较值；将与第二寄存器中寄存的n-1时刻的第二寄存值对应的路径度量值的高L-M+1位与n-1时刻的第二寄存值的最高位相加后，与n-1时刻的第二寄存值的低M位合并输出第二比较值；将所述第一比较值和第二比较值进行比较，输出i1状态的判决结果。

下面通过一具体应用示例进一步说明本发明。

本发明实施例提供一种吉比特加-选-延-比流水线并行维特比译码设计方案。为了满足毫米波等高速通信系统的设计要求，本方案直接采用X路并行卷积编译码设计方案，即各路编译码没有直接关联，采用独立工作的思路，如图6(a)和图6(b)所示。

根据如下方式确定加比选单元累积码距寄存器字长：

分支路径模块(BMU)计算在n时刻点状态s_i跳转到状态s_k的每步的分支码距ψ_ik(n)，进而在加比选单元(ACSU或ASDC)计算得到状态s_k下一时刻的状态累积码距ξ_k(n+1)，其中累计码率的计算公式为：

${\mathrm{\ξ}}_k(n+1)=\underset{\∀{\mathrm{\ψ}}_{i,k}\left(n\right)}{\min }\{{\mathrm{\ξ}}_i\left(n\right)+{\mathrm{\ψ}}_{i,k}\left(n\right)\}---\left(1\right)$

根据维特比译码器的网络结构可得，同一时刻加比选单元各状态的状态累积码距最大差值Δ_max是受限的：

Δ_max≤ψ_maxlog₂N           (2)

Δ_max的上限为≤ψ_maxlog₂M，一般情况下直接取Δ_max＝ψ_maxlog₂N。

其中N为译码器状态数，ψ_max为最大分支码距。一般在并行模式设计时，状态累积码距寄存器字长L设为：

其中t为滑块前向总步数，通常t可取值为128，当然，也可以取其他值。

值得强调的是，加比选模块可以通过状态累积码距寄存器最高位全1取反的办法来实现，进而有效的降低状态累积码距寄存器字长L_ACSU。在这种模式下，L为

如图7(a)和图7(b)所示，为本发明实施例提供的加-选-延-比(ASDC)流水线维特比译码结构。

提高译码器工作时钟的最佳方案就是降低加比选关键路径的延迟。采用运算展开和拆分的思想，通过增加一倍的寄存器和加法器，将加法和比较运算分到两个时间周期中运算。具体的来说，在完成n时刻的加法运算之后，并没有对其直接进行比较输出判决，而是延迟到n+1时钟周期后进行比较判决n+1时刻哪个加法运算是有效的。在并没有消耗过多硬件资源的情况下，有效的实现了加比选运算的有效分离。

基于比较单元的延时小于加法器单元的事实，为了进一步平衡两侧的运算延迟尽可能高的获得译码器运行效率，本发明实施例中，将加法运算拆分成了更新加法和辅助进位加法两个部分。由于路径度量PM的精度(即L，对于(3，1，7)维特比译码器一般为9位)和分支度量精度(即

对于(3，1，7)维特比译码器一般为5位)不平衡的特点，本发明实施例增加了一个进位比特到路径度量PM，将路径度量PM的精度增加到了L+1。因此，加-选-延-比流水线维特比译码的加法运算可以表示为：

PM[L:M+1]＝PM[L:M+1]+PM[M]

                                               (5)

PM[M:0]＝PM[M-1:0]+BM[M-1:0]

比较运算模式可以如下实现：

PM_R₀＝{PM₀[L:M+1]+PM₀[M]，PM₀[M-1:0]}

PM_R₁＝{PM₁[L:M+1]+PM₁[M]，PM₁[M-1:0]}         (6)

Decision_Out＝PM_R₀＞PM_R₁？1:0

Decision_Out＝PM_R₀＞PM_R₁？1:0是指将PM_R₀和PM_R₁比较，根据比较结果输出1或0。

图7(a)中，BM₀[M-1:0]为从S0状态到S0状态的分支度量值，PM1_S0[M-1:0]为S0状态的第一路径度量值的低M位，PM1_S0[L:M]为S0状态的第一路径度量值的高L-M+1位；

PM2_S0[M-1:0]为S0状态的第二路径度量值的低M位，PM2_S0[L:M]为S0状态的第二路径度量值的高L-M+1位；

BM₁[M-1:0]为从S1状态到S0状态的分支度量值，PM2_S1[M-1:0]为S1状态的第四路径度量值的低M位，PM2_S1[L:M]为S1状态的第四路径度量值的高L-M+1位；

PM1_S1[M-1:0]为S1状态的第三路径度量值的低M位，PM1_S1[L:M]为S1状态的第三路径度量值的高L-M+1位。

N时刻：

将BM₀[M-1:0]和PM1_S0[M-1:0]相加得到第一求和值；将BM₀[M-1:0]和PM2_S0[M-1:0]相加得到第二求和值；MUX根据S0状态的判决结果从第一求和值和第二求和值中选择一个作为第一寄存值寄存到第一寄存器；

将BM₁[M-1:0]和PM1_S1[M-1:0]相加得到第三求和值；将BM₁[M-1:0]和PM2_S1[M-1:0]相加得到第四求和值；MUX根据S1状态的判决结果从第三求和值和第四求和值中选择一个作为第二寄存值寄存到第二寄存器；

比较器C根据n-1时刻寄存到第一寄存器中的第一寄存值和n-1时刻寄存到第二寄存器中的第二寄存值进行判决，得到S0状态的判决结果。

由于加法修正单元(MAU)在字长L＜10的情况下，增加的路径延迟有限，刚好平衡了加法运算和比较运算的延时。因此，该方法将原本L位加法、L位比较以及选择的延迟下降到了仅为M位加法和选择的延迟(如图7(a)中粗线所示)，有效降低了关键路径的延迟。

进一步的，对RAM进行简化。整个维特比译码器的结构由一个存储管理单元(MMU，Memory Manager Unit)和X个维特比译码器核(VD Core)组成，其中维特比译码器核包括打孔模块(Puncture Unit)、分支路径模块(BMU，Branch Metrics Unit)、加-选-延-比单元(ASDC)、路径度量存储模块(PMM，Path Metric Memory)、幸存路径存储模块(SMU，SurvivorManagement Unit)五部分组成，如图8所示。对于判决信息的存储统一由MMU来完成。所述MMU用于存储所述X路维特比译码器输出的判决结果，以及，存储所述X路维特比译码器回溯得到的译码数据。

作为维特比译码算法的优势，维特比译码器可以支持各种码率的译码仅需要简单打孔模块(Puncture Unit)的支持。打孔模块将输入的数据转变成相应模式的标准数据及有效位标志，进而实现了对于各码率的支持。分支路径模块(BMU)将维特比译码算法中采用的对数似然比用欧式距离来替代(一般采用3bit软判决)，获取路径度量信息。在加-选-延-比(ASDC)流水线单元中完成加比选操作获得路径判决信息。基于路径判决信息，幸存路径存储单元(SMU)采用回溯译码算法完成译码数据的输出。此外，对于并行维特比译码器一般都面临着RAM过多过为分散的问题(如对于8路并行模式下，维特比译码器需要高达24个RAM块)。一般情况下，X路并行的存储管理单元(MMU)需要2X个N位宽的RAM和X个1位宽的RAM。其中，N表示译码器状态个数。

但是各个维特比译码运算本身是解耦的，各个译码的判决数据输出是相互独立的并行执行的。本发明给出RAM块的有效合并共享的设计思路，通过将输入输出RAM的数据经寄存器缓存整合后对RAM进行读写操作。基于上述实现，本发明通过将相邻同步RAM块合并的方法化零为整，即将两个维特比译码器核相邻的两个N位宽RAM合并成一个2*N位宽的RAM，将X个维特比译码器核的回溯译码反相1位宽RAM块合并成一个X位宽的RAM。最终将RAM的个数下降到了X+1，易于芯片的ASIC设计。其中，每个2*N位宽的RAM为相邻的两路维特比译码器核服务，用于存储所述维特比译码器核输出的判决结果；所述X位宽的RAM用于寄存X路维特比译码器回溯得到的译码数据。

本发明具有如下优点：

(1)本发明给出了加-选-延-比(ASDC)流水线维特比译码设计思想，通过增加一倍的寄存器和加法器，将加法和比较运算展开和拆分分到两个时间周期中运算，将关键路径由加比选运算下降到了加选运算。

(2)基于(1)中加选运算延迟高于比较运算的事实，进一步将关键路径加法运算拆分成了更新加法和辅助进位加法两部分，将辅助进位部分的加法运算转移到比较部分来进行，从而进一步降低了加选部分的关键路径延迟。

(3)基于X路并行维特比译码运算本身是解耦的，因此各个译码的判决数据输出是相互独立的并行执行的，本发明给出了相同功能RAM块的合并共享的设计方案，将若干个较小的RAM块合并成一个更大的RAM块，有效降低RAM块的个数。

下面通过一具体应用示例进一步说明本发明。

随着吉比特近距离无线传输系统需求的增加，毫米波无线通信系统已经成为无线通信领域的行业热点。许多针对毫米波无线通信系统的现行标准(如ECMA387、IEEE 802.15.3c、IEEE 802.11ad)都指出了吞吐量达1.5Gbps到6Gbps。作为一种性能优良、易于支持多码率的信道编译码方式，卷积码已经被ECMA387、IEEE 802.15.3c等多个标准选定为标准信道编译码模式。

在60GHz毫米波系统中，卷积编码器选用的是码率为R＝1/3的(3，1，7)卷积编码方式，其中生成多项式G₀＝133₈、G₁＝171₈、G₂＝165₈，为了得到系统实际需要的更高的传输码率R，系统采用对编码序列打孔的办法来实现所需要的码率，其具体结构图如图9所示。

本系统根据(3，1，7)卷积编译码的实际情况，采用8路并行的维特比译码器设计方案，并对加比选单元的累积码距寄存器字长、同步回溯模块深度进行了有效的选取。在加比选单元的累积码距寄存器位宽，本系统采用最高位全1取反、3-bit软信息模式，由公式4可得累积码距寄存器位宽L＝9bit，回溯深度都取为64。

为了验证该结构，该推荐结构的维特比译码器在Xilinx Virtex-6开发板上进行了验证，最高吞吐速率达到2.4Gbps(系统工作时钟为300MHz)。之后，给予TSMC 130nm CMOS工艺进行了综合。表2给出了加-选-延-比(ASDC)流水线维特比译码与传统维特比译码器关键路径上得性能对比。

表2关键路径对比

表3给出了该加-选-延-比(ASDC)流水线维特比译码器的综合报告。该芯片所在面积为4.33mm²，支持两种运行速度以满足60GHz无线个域网系统的不同需求。该译码器最大吞吐速率为4Gbps(工作时钟500MHz)，功耗416mW。同时，在250MHz低速运行模式下，该译码器功耗将下降到208mW。

表3译码器综合报告

本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本发明不限制于任何特定形式的硬件和软件的结合。

Claims (12)

1.一种维特比译码器，包括：打孔模块、分支路径模块、路径度量存储模块和幸存路径存储模块，其特征在于，还包括：与所述分支路径模块、路径度量存储模块和幸存路径存储模块相连的加选延比单元，所述加选延比单元包括：多路加选延比子模块，其中，第i路加选延比子模块包括：

第一加法器、第二加法器、与所述第一加法器和所述第二加法器相连的第一选择单元，与第一选择单元相连的第一寄存器；第三加法器、第四加法器，与第三加法器和第四加法器相连的第二选择单元，与第二选择单元相连的第二寄存器；以及，与所述第一寄存器和第二寄存器相连的比较器；

其中，

所述第一加法器将第一分支度量值和第一路径度量值求和得到第一求和值，并输出到所述第一选择单元；所述第二加法器将所述第一分支度量值和第二路径度量值求和得到第二求和值，并输出到所述第一选择单元；

所述第一选择单元从所述第一求和值和第二求和值中选择一个值作为第一寄存值寄存到第一寄存器，所述第一寄存器输出所述第一寄存值到所述比较器；

所述第三加法器将第二分支度量值和第三路径度量值求和得到第三求和值，并输出到所述第二选择单元；所述第二加法器将所述第二分支度量值和第四路径度量值求和得到第四求和值，并输出到所述第二选择单元；

所述第二选择单元从所述第三求和值和第四求和值中选择一个值作为第二寄存值寄存到所述第二寄存器，所述第二寄存器输出该第二寄存值到所述比较器；

所述比较器比较所述第一寄存值和第二寄存值，输出判决结果。

2.如权利要求1所述的维特比译码器，其特征在于，

所述第一分支度量值为i2状态到i1状态的分支度量值；

所述第一路径度量值为i2状态的路径度量值，所述第二路径度量值为i2状态的另一路径度量值；

所述第一选择单元是用于根据i2状态的判决结果从所述第一求和值和第二求和值中选择一个值作为所述第二寄存值；

所述第二分支度量值为i3状态到i1状态的分支度量值；

所述第三路径度量值为i3状态的路径度量值，所述第四路径度量值为i3状态的另一路径度量值；

所述第二选择单元是用于根据i3状态的判决结果从所述第三加求和值和第四求和值中选择一个值作为所述第二寄存值；

在n时刻，所述比较器比较n-1时刻的第一寄存值和第二寄存值，输出i1状态的判决结果，用于相关的选择单元在n时刻根据该判决结果进行选择。

3.如权利要求1所述的维特比译码器，其特征在于，

所述第一寄存器和第二寄存器的长度取值为L+1，其中L为

或者

t为滑块前向总步数，ψ_max为最大分支码距，Δ_max取ψ_maxlog₂N，N为译码器状态数。

4.一种维特比译码器，包括：打孔模块、分支路径模块、路径度量存储模块和幸存路径存储模块，其特征在于，还包括：与所述分支路径模块、路径度量存储模块和幸存路径存储模块相连的加选延比单元，其中：

所述加选延比单元包括：多路加选延比子模块，其中，第i路加选延比子模块包括：

第一加法器、第二加法器、与所述第一加法器和所述第二加法器相连的第一选择单元，与所述第一选择单元相连的第一寄存器，与所述第一寄存器相连的第一加法修正单元；第三加法器、第四加法器，与所述第三加法器和所述第四加法器相连的第二选择单元，与所述第二选择单元相连的第二寄存器，与所述第二寄存器相连的第二加法修正单元；以及，与所述第一寄存器、第一加法修正单元、第二寄存器、第二加法修正单元相连的比较器；

其中：

所述第一加法器将第一分支度量值和第一路径度量值的低M位求和得到共M+1位的第一求和值，并输出到第一选择单元；所述第二加法器将所述第一分支度量值和第二路径度量值的低M位求和得到M+1位的第二求和值，并输出到第一选择单元；

所述第一选择单元从所述第一求和值和第二求和值中选择一个值作为第一寄存值寄存到第一寄存器，所述第一寄存器将与所述第一寄存值对应的路径度量值的高L-M+1位输入到第一加法修正单元，所述第一加法修正单元将与所述第一寄存值对应的路径度量值的高L-M+1位与所述第一寄存值的最高位相加后，与所述第一寄存值的低M位合并输出第一比较值至所述比较器；

所述第三加法器将第二分支度量值和第三路径度量值的低M位求和得到共M+1位的第三求和值，并输出到所述第二选择单元；所述第四加法器将所述第二分支度量值和第四路径度量值的低M位求和得到共M+1位的第四求和值，并输出到所述第二选择单元；

所述第二选择单元从所述第三求和值和第四求和值中选择一个值作为第二寄存值寄存到第二寄存器，所述第二寄存器将与所述第二寄存值对应的路径度量值的高L-M+1位输入到所述第二加法修正单元，所述第二加法修正单元将与所述第二寄存值对应的路径度量值的高L-M+1位与所述第二寄存值的最高位相加后，与所述第二寄存值的低M位合并输出第二比较值至所述比较器；

所述比较器比较所述第一比较值和第二比较值，输出判决结果；

所述M为所述第一分支度量值和第二分支度量值的位数，第一路径度量值、第二路径度量值、第三路径度量值和第四路径度量值的位数为L+1。

5.如权利要求4所述的维特比译码器，其特征在于，

所述第一分支度量值为i2状态到i1状态的分支度量值；

所述第一路径度量值为i2状态的路径度量值，所述第二路径度量值为i2状态的另一路径度量值；

所述第一选择单元是用于根据i2状态的判决结果从所述第一求和值和第二求和值中选择一个值作为所述第二寄存值；

所述第二分支度量值为i3状态到i1状态的分支度量值；

所述第三路径度量值为i3状态的路径度量值，所述第四路径度量值为i3状态的另一路径度量值；

所述第二选择单元是用于i3状态的判决结果从所述第三加求和值和第四求和值中选择一个值作为所述第二寄存值；

在n时刻，所述比较器比较根据n-1时刻的第一寄存值得到的第一比较值和根据n-1时刻的第二寄存值得到的第二比较值，输出i1状态的判决结果，用于相关的选择单元在n时刻根据该判决结果进行选择。

6.如权利要求4所述的维特比译码器，其特征在于，

所述第一寄存器和第二寄存器的长度取值为L+1，其中L为

或者

t为滑块前向总步数，ψ_max为最大分支码距，Δ_max取ψ_maxlog₂N，N为译码器状态数。

7.一种多路并行译码器，其特征在于，包括X路如权利要求1至6任一所述的维特比译码器，还包括：与所述X路维特比译码器相连的存储管理单元，所述X大于1，所述存储管理单元用于存储所述X路维特比译码器输出的判决结果，以及，存储所述X路维特比译码器回溯得到的译码数据。

8.如权利要求7所述的译码器，其特征在于，

所述存储管理单元包括X个2*N位宽的随机存储器和一个X位宽的随机存储器；

其中，每个2*N位宽的随机存储器为相邻的两路维特比译码器服务，用于存储所述维特比译码器输出的判决结果；所述X位宽的随机存储器用于存储所述X路维特比译码器回溯得到的译码数据；

所述N为译码器状态数。

9.一种维特比译码中的加比选处理方法，其特征在于，包括：

执行多路的加比选操作，其中，第i路的加比选操作包括：

n时刻下：

将i2状态到i1状态的第一分支度量值与i2状态的第一路径度量值求和得到第一求和值；将所述第一分支度量值与i2状态的第二路径度量值求和得到第二求和值；

根据i2状态的判决结果从所述第一求和值和第二求和值中选择一个值作为第一寄存值寄存到第一寄存器；

将i3状态到i1状态的第二分支度量值与i3状态的第三路径度量值求和得到第三求和值；将所述第二分支度量值与i3状态的第四路径度量值求和得到第四求和值；

根据i3状态的判决结果从所述第三求和值和第四求和值中选择一个值作为第二寄存值寄存到第二寄存器；

将第一寄存器中寄存的n-1时刻的第一寄存值和第二寄存器中寄存的n-1时刻的第二寄存值进行比较，输出i1状态的判决结果。

10.如权利要求9所述的方法，其特征在于，

所述第一寄存器和第二寄存器的长度取值为L+1，其中L为

或者

t为滑块前向总步数，ψ_max为最大分支码距，Δ_max取ψ_maxlog₂N，N为译码器状态数。

11.一种维特比译码中的加比选处理方法，其特征在于，包括：

执行多路的加比选操作，其中，第i路的加比选操作包括：

n时刻下：

将i2状态到i1状态的第一分支度量值与i2状态的第一路径度量值的低M位求和得到共M+1位的第一求和值；将所述第一分支度量值与i2状态的第二路径度量值的低M位求和得到共M+1位的第二求和值；

根据i2状态的判决结果从所述第一求和值和第二求和值中选择一个值作为第一寄存值寄存到第一寄存器；

将i3状态到i1状态的第二分支度量值与i3状态的第三路径度量值的低M位求和得到共M+1位的第三求和值；将所述第二分支度量值与i3状态的第四路径度量值的低M位求和得到共M+1位的第四求和值；

根据i3状态的判决结果从所述第三求和值和第四求和值中选择一个值作为第二寄存值寄存到第二寄存器；

将与第一寄存器中寄存的n-1时刻的第一寄存值对应的路径度量值的高L-M+1位与n-1时刻的第一寄存值的最高位相加后，与n-1时刻的第一寄存值的低M位合并输出第一比较值；将与第二寄存器中寄存的n-1时刻的第二寄存值对应的路径度量值的高L-M+1位与n-1时刻的第二寄存值的最高位相加后，与n-1时刻的第二寄存值的低M位合并输出第二比较值；将所述第一比较值和第二比较值进行比较，输出i1状态的判决结果；

所述M为所述第一分支度量值和第二分支度量值的位数，第一路径度量值、第二路径度量值、第三路径度量值和第四路径度量值的位数为L+1。

12.如权利要求11所述的方法，其特征在于，

所述第一寄存器和第二寄存器的长度取值为L+1，其中L为

或者

t为滑块前向总步数，ψ_max为最大分支码距，Δ_max取ψ_maxlog₂N，N为译码器状态数。

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