JPH08181869A - 符号化装置及び復号化装置 - Google Patents
符号化装置及び復号化装置Info
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- JPH08181869A JPH08181869A JP32094594A JP32094594A JPH08181869A JP H08181869 A JPH08181869 A JP H08181869A JP 32094594 A JP32094594 A JP 32094594A JP 32094594 A JP32094594 A JP 32094594A JP H08181869 A JPH08181869 A JP H08181869A
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
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- Multimedia (AREA)
- Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 簡便な構成で、符号化及び復号化処理の速度
を向上させた符号化装置及び復号化装置を提供する。 【構成】 予測状態メモリ１０３が４つのバンクに分割
され、コンパレータ１１０の出力が一致（連続する２つ
の符号化着目画素に対する予測状態メモリ１０３のバン
クが同一）の場合には、予測状態メモリ１０３の所定の
１バンクのみに、順次読み出し／書き込み動作を行う。
またコンパレータ１１０の出力が不一致の場合には、予
測状態メモリ１０３への書き込み（予測状態更新）と、
次画素用の予測状態の読み出し（更新とは別バンクであ
る）を同時に行う。
を向上させた符号化装置及び復号化装置を提供する。 【構成】 予測状態メモリ１０３が４つのバンクに分割
され、コンパレータ１１０の出力が一致（連続する２つ
の符号化着目画素に対する予測状態メモリ１０３のバン
クが同一）の場合には、予測状態メモリ１０３の所定の
１バンクのみに、順次読み出し／書き込み動作を行う。
またコンパレータ１１０の出力が不一致の場合には、予
測状態メモリ１０３への書き込み（予測状態更新）と、
次画素用の予測状態の読み出し（更新とは別バンクであ
る）を同時に行う。
Description
【０００１】
【産業上の利用分野】本発明は、特に予測状態メモリを
用いて符号化或いは復号化を行う符号化装置及び復号化
装置に関するものである。
用いて符号化或いは復号化を行う符号化装置及び復号化
装置に関するものである。
【０００２】
【従来の技術】一般的な予測符号化を用いた符号化装置
の概要を図５を参照して説明する。
の概要を図５を参照して説明する。
【０００３】同図において、５０１は画像メモリであ
り、符号化すべき画像を格納するためのメモリである。
５０２は後述する予測状態メモリに予測参照画素群を供
給するための予測参照画素同期生成部であり、数ライン
分のラインメモリ及び数画素分のディレイをかけるラッ
チなどより構成される。
り、符号化すべき画像を格納するためのメモリである。
５０２は後述する予測状態メモリに予測参照画素群を供
給するための予測参照画素同期生成部であり、数ライン
分のラインメモリ及び数画素分のディレイをかけるラッ
チなどより構成される。
【０００４】図８は、予測参照画素群（テンプレート）
の例を示す図である。同図において、＊部分が符号化着
目画素（Target Pixel）であり、ハッチング部分の１〜
１２が予測参照画素であり、本例では全部で自ラインを
含め、４ライン１２画素を用い、テンプレートを構成し
ている。本例は一例であり、参照画素数／位置などには
本件では言及しない。
の例を示す図である。同図において、＊部分が符号化着
目画素（Target Pixel）であり、ハッチング部分の１〜
１２が予測参照画素であり、本例では全部で自ラインを
含め、４ライン１２画素を用い、テンプレートを構成し
ている。本例は一例であり、参照画素数／位置などには
本件では言及しない。
【０００５】再び、図５に戻り、５０３は予測状態メモ
リであり、予測参照画素をアドレス入力とし、予測シン
ボル及び予測状態を出力する。５０４はエクスクルーシ
ブＯＲ（ＥＯＲ）ゲート回路であり、符号化着目画素及
び予測シンボルの一致／不一致を判定する。５０５は予
測状態メモリ５０３から予測状態及びエクスクルーシブ
ＯＲゲート回路５０４から一致／不一致を入力し、符号
化動作する符号化回路であり、内部は５０６の演算部と
５０７のアップデイトロジック（予測状態更新部）によ
り構成されている。そして、５０８は符号化回路５０５
から出力される符号を蓄えるバッファメモリである。
リであり、予測参照画素をアドレス入力とし、予測シン
ボル及び予測状態を出力する。５０４はエクスクルーシ
ブＯＲ（ＥＯＲ）ゲート回路であり、符号化着目画素及
び予測シンボルの一致／不一致を判定する。５０５は予
測状態メモリ５０３から予測状態及びエクスクルーシブ
ＯＲゲート回路５０４から一致／不一致を入力し、符号
化動作する符号化回路であり、内部は５０６の演算部と
５０７のアップデイトロジック（予測状態更新部）によ
り構成されている。そして、５０８は符号化回路５０５
から出力される符号を蓄えるバッファメモリである。
【０００６】以下、図６及び図７を参照して符号化の動
作を説明する。
作を説明する。
【０００７】まず、符号化装置が再正規化される直前ま
でのデータフローを、予測状態メモリの動作を中心に図
６を参照して説明する。同図において、６０１〜６０８
は図５に示す５０１〜５０８と同等である。また、点線
で示す部分は非動作部分である。予測状態メモリ６０３
は予測参照画素同期生成部６０２より出力された予測参
照画素群（テンプレート）をアドレス入力とし、予測状
態及び予測シンボルを出力する。従って、予測状態記憶
メモリ６０３のポートは出力となっている。また、予測
状態は演算部６０６に入力され、予測シンボルはＥＯＲ
ゲート６０４に入力され、予測参照画素との一致／不一
致の比較が行われる。
でのデータフローを、予測状態メモリの動作を中心に図
６を参照して説明する。同図において、６０１〜６０８
は図５に示す５０１〜５０８と同等である。また、点線
で示す部分は非動作部分である。予測状態メモリ６０３
は予測参照画素同期生成部６０２より出力された予測参
照画素群（テンプレート）をアドレス入力とし、予測状
態及び予測シンボルを出力する。従って、予測状態記憶
メモリ６０３のポートは出力となっている。また、予測
状態は演算部６０６に入力され、予測シンボルはＥＯＲ
ゲート６０４に入力され、予測参照画素との一致／不一
致の比較が行われる。
【０００８】次に、符号化処理の際に、再正規化が起こ
った場合のデータフローを、図７を参照して説明する。
同図において、７０１〜７０８は図５に示す５０１〜５
０８と同等である。また、点線で示す部分は非動作部分
である。
った場合のデータフローを、図７を参照して説明する。
同図において、７０１〜７０８は図５に示す５０１〜５
０８と同等である。また、点線で示す部分は非動作部分
である。
【０００９】上述の演算部７０６の処理後、再正規化命
令が出力された場合には、７０７のアップデイトロジッ
クが動作し、予測状態メモリ７０３のポートは入力とな
り、新規な予測状態／予測シンボルが書き込まれる。こ
の時のアドレスは、読み出し時と同一である。このよう
に、再正規化が起こる際には、予測状態メモリ７０３の
読み出しと書き込みが同一アドレスに対して２度行われ
る。
令が出力された場合には、７０７のアップデイトロジッ
クが動作し、予測状態メモリ７０３のポートは入力とな
り、新規な予測状態／予測シンボルが書き込まれる。こ
の時のアドレスは、読み出し時と同一である。このよう
に、再正規化が起こる際には、予測状態メモリ７０３の
読み出しと書き込みが同一アドレスに対して２度行われ
る。
【００１０】
【発明が解決しようとする課題】しかしながら、図５に
示すような一般的な構成においては、以下のような問題
があった。
示すような一般的な構成においては、以下のような問題
があった。
【００１１】１．各画素ごとの符号化処理に、予測状態
メモリの、読み出し及び／又は書き込み動作が行われる
ため、符号化速度がメモリのアクセススピードにより制
限されてしまう。
メモリの、読み出し及び／又は書き込み動作が行われる
ため、符号化速度がメモリのアクセススピードにより制
限されてしまう。
【００１２】２．上述の読み出し／書き込み動作は、必
ず予測状態メモリの同一アドレスに対して行われるた
め、次の符号化着目画素の処理前には必ず終了しなけれ
ばならず、高速化の妨げとなっている。
ず予測状態メモリの同一アドレスに対して行われるた
め、次の符号化着目画素の処理前には必ず終了しなけれ
ばならず、高速化の妨げとなっている。
【００１３】３．メモリデータバスの、入出力を切り換
えるため、制御が煩雑である。
えるため、制御が煩雑である。
【００１４】尚、図５では、符号化について示したが、
復号化処理についても同様の問題が生じる。
復号化処理についても同様の問題が生じる。
【００１５】本発明は、上記課題を解決するために成さ
れたもので、簡便な構成で、符号化及び復号化処理の速
度を向上させた符号化装置及び復号化装置を提供するこ
とを目的とする。
れたもので、簡便な構成で、符号化及び復号化処理の速
度を向上させた符号化装置及び復号化装置を提供するこ
とを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の符号化装置は以下の構成を備える。
に、本発明の符号化装置は以下の構成を備える。
【００１７】即ち、予測状態メモリを用いて符号化を行
う符号化装置において、少なくとも２つのバンクに分割
された予測状態メモリと、予測参照画素群の任意の少な
くとも１ビットに基づいて前記予測状態メモリのバンク
を選択する選択手段とを備える。
う符号化装置において、少なくとも２つのバンクに分割
された予測状態メモリと、予測参照画素群の任意の少な
くとも１ビットに基づいて前記予測状態メモリのバンク
を選択する選択手段とを備える。
【００１８】また、本発明による復号化装置は以下の構
成を備える。
成を備える。
【００１９】即ち、予測状態メモリを用いて復号化を行
う復号化装置において、少なくとも２つのバンクに分割
された予測状態メモリと、予測参照画素群の任意の少な
くとも１ビットに基づいて前記予測状態メモリのバンク
を選択する選択手段とを備える。
う復号化装置において、少なくとも２つのバンクに分割
された予測状態メモリと、予測参照画素群の任意の少な
くとも１ビットに基づいて前記予測状態メモリのバンク
を選択する選択手段とを備える。
【００２０】
【作用】かかる構成において、予測参照画素群の任意の
少なくとも１ビットに基づいて、少なくとも２つのバン
クに分割された予測状態メモリのバンクを選択し、予測
符号化或いは復号化処理を行うように動作する。
少なくとも１ビットに基づいて、少なくとも２つのバン
クに分割された予測状態メモリのバンクを選択し、予測
符号化或いは復号化処理を行うように動作する。
【００２１】
【実施例】以下、図面を参照しながら本発明に係る好適
な一実施例を詳細に説明する。
な一実施例を詳細に説明する。
【００２２】図１は、第１の実施例による符号化装置の
構成を示すブロック図である。同図において、１０１，
１０２，１０４〜１０８は、図５に示した５０１，５０
２，５０４〜５０８とそれぞれ同等である。
構成を示すブロック図である。同図において、１０１，
１０２，１０４〜１０８は、図５に示した５０１，５０
２，５０４〜５０８とそれぞれ同等である。
【００２３】１０３は予測状態メモリであり、本例で
は、４つのバンクに分割されており、４バンクトータル
で、図５の予測状態メモリ５０３と同じ容量を持つ。１
０９はテンプレートの任意の２ｂｉｔを、１画素分のデ
ィレイをかけるための２ｂｉｔのデータラッチである。
１１０はコンパレータであり、現在使用されているテン
プレート（１０９出力）と、次回の符号化着目画素用テ
ンプレート（１０９入力）の２ｂｉｔ分を比較する。コ
ンパレータ１１０の出力は、予測状態更新部（アップデ
イトロジック）１０７に入力される。１１１は２ｂｉｔ
をデコードするための２ｔｏ４デコーダである。そし
て、１１２は予測状態メモリ１０３用のアドレスを、ラ
ッチ前／後で切り換えるマルチプレクサである。
は、４つのバンクに分割されており、４バンクトータル
で、図５の予測状態メモリ５０３と同じ容量を持つ。１
０９はテンプレートの任意の２ｂｉｔを、１画素分のデ
ィレイをかけるための２ｂｉｔのデータラッチである。
１１０はコンパレータであり、現在使用されているテン
プレート（１０９出力）と、次回の符号化着目画素用テ
ンプレート（１０９入力）の２ｂｉｔ分を比較する。コ
ンパレータ１１０の出力は、予測状態更新部（アップデ
イトロジック）１０７に入力される。１１１は２ｂｉｔ
をデコードするための２ｔｏ４デコーダである。そし
て、１１２は予測状態メモリ１０３用のアドレスを、ラ
ッチ前／後で切り換えるマルチプレクサである。
【００２４】図２は、コンパレータ１１０の出力が一致
／不一致の場合の、メモリアクセスタイミングを示す図
である。コンパレータ１１０の出力が一致（連続する２
つの符号化着目画素に対する予測状態メモリ１０３のバ
ンクが同一）となった時は、同一のバンクに読み書き動
作を行わなければならないので、通常の動作となる（Ｐ
ＨＡＳＥ１，２）。この時は、予測状態メモリ１０３の
所定の１バンクのみに、順次読み出し／書き込み動作が
行われる。また、コンパレータ１１０の出力が不一致と
なった時は、予測状態メモリ１０３への書き込み（予測
状態更新）と、次画素用の予測状態の読み出し（更新と
は別バンクである）を同時に行うことができる（ＰＨＡ
ＳＥ４，５）。
／不一致の場合の、メモリアクセスタイミングを示す図
である。コンパレータ１１０の出力が一致（連続する２
つの符号化着目画素に対する予測状態メモリ１０３のバ
ンクが同一）となった時は、同一のバンクに読み書き動
作を行わなければならないので、通常の動作となる（Ｐ
ＨＡＳＥ１，２）。この時は、予測状態メモリ１０３の
所定の１バンクのみに、順次読み出し／書き込み動作が
行われる。また、コンパレータ１１０の出力が不一致と
なった時は、予測状態メモリ１０３への書き込み（予測
状態更新）と、次画素用の予測状態の読み出し（更新と
は別バンクである）を同時に行うことができる（ＰＨＡ
ＳＥ４，５）。
【００２５】図２では、符号化の手順例を示しており、
ＰＨＡＳＥの一つ一つが、最低処理単位になっている。
また、符号対象画素をＸ１〜Ｘ５の５画素とし、テンプ
レートの上位２ビットをバンクわけに使用している。ま
ず、ＰＨＡＳＥ１ではアップデート（更新）が発生し、
かつ、次画素とのテンプレートのバンクが同一（０Ｘ０
９６：上位２ビット：０→バンク１）であるので、通常
の読み出し／書き込み動作が行われ、ＰＨＡＳＥ２を含
む２サイクルでＸ１の処理が終了する。
ＰＨＡＳＥの一つ一つが、最低処理単位になっている。
また、符号対象画素をＸ１〜Ｘ５の５画素とし、テンプ
レートの上位２ビットをバンクわけに使用している。ま
ず、ＰＨＡＳＥ１ではアップデート（更新）が発生し、
かつ、次画素とのテンプレートのバンクが同一（０Ｘ０
９６：上位２ビット：０→バンク１）であるので、通常
の読み出し／書き込み動作が行われ、ＰＨＡＳＥ２を含
む２サイクルでＸ１の処理が終了する。
【００２６】ＰＨＡＳＥ３は、Ｘ２の処理で、アップデ
ート処理が行われない場合であり、バンク１より読み出
し（予測状態の読み出し）のみが行われる。また、次画
素Ｘ３のテンプレート（０Ｘ２２２：上位２ビット：２
→バンク２）とはバンクが異なるため、同時に読み出す
ことが可能である。
ート処理が行われない場合であり、バンク１より読み出
し（予測状態の読み出し）のみが行われる。また、次画
素Ｘ３のテンプレート（０Ｘ２２２：上位２ビット：２
→バンク２）とはバンクが異なるため、同時に読み出す
ことが可能である。
【００２７】ＰＨＡＳＥ４では、バンク２への書き込
み、及び次画素Ｘ４のバンク３からの読み出しが同時に
行われる。同様に、ＰＨＡＳＥ５では、バンク３への書
き込み、バンク４からの読み出しが同時動作可能であ
る。
み、及び次画素Ｘ４のバンク３からの読み出しが同時に
行われる。同様に、ＰＨＡＳＥ５では、バンク３への書
き込み、バンク４からの読み出しが同時動作可能であ
る。
【００２８】このように、第１の実施例によれば、同一
タイミングで異なるバンクへの読み出し／書き込みが可
能なため、符号化処理の高速化を図ることが可能とな
る。
タイミングで異なるバンクへの読み出し／書き込みが可
能なため、符号化処理の高速化を図ることが可能とな
る。
【００２９】尚、第１の実施例では、便宜上バンクを４
つにわけたが、本発明はこれに限るものではなく、１以
上であれば効果を発揮し、より細分化することにより、
より効果が高まることは言うまでもない。
つにわけたが、本発明はこれに限るものではなく、１以
上であれば効果を発揮し、より細分化することにより、
より効果が高まることは言うまでもない。
【００３０】＜第１の実施例の変形例＞図３は、第１の
実施例の変形例による構成を示すブロック図である。
実施例の変形例による構成を示すブロック図である。
【００３１】この変形例では、予測状態メモリ３０３と
してデュアルポートメモリを用いている。３０９は１２
ビット（全ビット）のデータラッチになっており、３１
０も１２ビットコンパレータを用いている。３１１はア
ドレスセレクタで、デュアルポートメモリの各ポートの
アドレスを、現処理画素アドレス（３０２出力）か、１
画素前（３０９出力）かを選択する。デュアルポートメ
モリは、２つのポートのアドレスが同一でない限り、同
時アクセスになっている。
してデュアルポートメモリを用いている。３０９は１２
ビット（全ビット）のデータラッチになっており、３１
０も１２ビットコンパレータを用いている。３１１はア
ドレスセレクタで、デュアルポートメモリの各ポートの
アドレスを、現処理画素アドレス（３０２出力）か、１
画素前（３０９出力）かを選択する。デュアルポートメ
モリは、２つのポートのアドレスが同一でない限り、同
時アクセスになっている。
【００３２】従って、この変形例では、コンパレータ３
１０によりテンプレートの全ビットを比較することによ
り、予測状態メモリのバンク分割を行うことなく、高速
化を図ることが可能である。
１０によりテンプレートの全ビットを比較することによ
り、予測状態メモリのバンク分割を行うことなく、高速
化を図ることが可能である。
【００３３】＜第２の実施例＞図４は、第２の実施例に
よる復号化装置の構成を示すブロック図である。同図に
おいて、４０５は復号化回路であり、４０６の演算部と
４０７のアップデイトロジックにより構成されている。
そして、４０８の符号バッファから順次符号を読み出し
て復号化処理を行う。復号化された画素は、４０１の画
像メモリに書き込まれると同時に、４０２の予測参照画
素同期生成部へも入力され、後の復号化処理にテンプレ
ートの一部として再び使用される。その他の部分は、符
号化装置と同一である。
よる復号化装置の構成を示すブロック図である。同図に
おいて、４０５は復号化回路であり、４０６の演算部と
４０７のアップデイトロジックにより構成されている。
そして、４０８の符号バッファから順次符号を読み出し
て復号化処理を行う。復号化された画素は、４０１の画
像メモリに書き込まれると同時に、４０２の予測参照画
素同期生成部へも入力され、後の復号化処理にテンプレ
ートの一部として再び使用される。その他の部分は、符
号化装置と同一である。
【００３４】図９は、復号化における演算時の動作を示
す図である。同図において、９０８は符号バッファメモ
リであり、ここから読み出された符号データ、９０３の
予測状態メモリの出力、及び９０２のテンプレート出力
から復号化処理が実行され、復号画素が生成される。復
号画素は、９０１の画像メモリに書き込まれると同時
に、９０２のテンプレート生成部にも入力され、次画素
以降の復号処理に再利用される。
す図である。同図において、９０８は符号バッファメモ
リであり、ここから読み出された符号データ、９０３の
予測状態メモリの出力、及び９０２のテンプレート出力
から復号化処理が実行され、復号画素が生成される。復
号画素は、９０１の画像メモリに書き込まれると同時
に、９０２のテンプレート生成部にも入力され、次画素
以降の復号処理に再利用される。
【００３５】図１０は、復号画素が出力された後にアッ
プデイト処理を行う際の動作を示す図である。復号器か
らアップデイト命令が出されると、１００７の更新部か
ら、１００３の予測状態メモリに書き込み動作が行われ
る。このとき、図２に示したように、復号時においても
書き込み用のバンクと、次画素用の読み出しバンクが異
なる場合には、書き込み／読み出しが同時に行えること
は明らかである。
プデイト処理を行う際の動作を示す図である。復号器か
らアップデイト命令が出されると、１００７の更新部か
ら、１００３の予測状態メモリに書き込み動作が行われ
る。このとき、図２に示したように、復号時においても
書き込み用のバンクと、次画素用の読み出しバンクが異
なる場合には、書き込み／読み出しが同時に行えること
は明らかである。
【００３６】このように、第２の実施例によれば、復号
化処理の高速化を図ることが可能となる。
化処理の高速化を図ることが可能となる。
【００３７】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。
システムに適用しても、１つの機器から成る装置に適用
しても良い。
【００３８】また、本発明はシステム或いは装置にプロ
グラムを供給することによって達成される場合にも適用
できることは言うまでもない。
グラムを供給することによって達成される場合にも適用
できることは言うまでもない。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
簡便な構成で、符号化及び復号化処理の速度を向上させ
ることが可能となる。
簡便な構成で、符号化及び復号化処理の速度を向上させ
ることが可能となる。
【００４０】
【図１】第１の実施例による符号化装置の構成を示すブ
ロック図である。
ロック図である。
【図２】図１に示す予測状態メモリのアクセスタイミン
グを示す図である。
グを示す図である。
【図３】第１の実施例の変形例による構成を示すブロッ
ク図である。
ク図である。
【図４】第２の実施例による復号化装置の構成を示すブ
ロック図である。
ロック図である。
【図５】一般的な符号化装置の構成を示すブロック図で
ある。
ある。
【図６】符号化演算時の動作を説明するための図であ
る。
る。
【図７】予測状態更新時の動作を説明するための図であ
る。
る。
【図８】テンプレートの一例を示す図である。
【図９】復号化における演算時の動作を示す図である。
【図１０】復号画素が出力された後にアップデイト処理
を行う際の動作を示す図である。
を行う際の動作を示す図である。
１０１ 画像メモリ １０２ 予測参照画素同期生成部 １０３ ４バンク構成の予測状態メモリ １０４ 排他的論理和ゲート回路 １０５ 符号化回路 １０６ 演算部 １０７ 予測状態更新部 １０８ 符号バッファメモリ １０９ ２ビットデータラッチ １１０ ２ビットコンパレータ １１１ ２ｔｏ４デコーダ １１２ マルチプレクサ ３０１ 画像メモリ ３０２ 予測参照画素同期生成部 ３０３ デュアルポートメモリ ３０４ 排他的論理和ゲート回路 ３０５ 符号化回路 ３０６ 演算部 ３０７ 予測状態更新部 ３０８ 符号バッファメモリ ３０９ １２ビットデータラッチ ３１０ １２ビットコンパレータ ３１１ マルチプレクサ ４０１ 画像メモリ ４０２ 予測参照画素同期生成部 ４０３ ４バンク構成の予測状態メモリ ４０５ 復号化回路 ４０６ 演算部 ４０７ 予測状態更新部 ４０８ 符号バッファメモリ ４０９ ２ビットデータラッチ ４１０ ２ビットコンパレータ ４１１ ２ｔｏ４デコーダ ４１２ マルチプレクサ ５０１ 画像メモリ ５０２ 予測参照画素同期生成部 ５０３ 予測状態メモリ ５０４ 排他的論理和ゲート回路 ５０５ 符号化回路 ５０６ 演算部 ５０７ 予測状態更新部 ５０８ 符号バッファメモリ
Claims (4)
- 【請求項１】 予測状態メモリを用いて符号化を行う符
号化装置において、 少なくとも２つのバンクに分割された予測状態メモリ
と、 予測参照画素群の任意の少なくとも１ビットに基づいて
前記予測状態メモリのバンクを選択する選択手段とを備
えることを特徴とする符号化装置。 - 【請求項２】 更に、前記予測参照画素の少なくとも１
ビットを、１画素分だけ遅延をかけるための遅延手段
と、該遅延手段の出力及び入力を比較する比較手段とを
備えることを特徴とする請求項１記載の符号化装置。 - 【請求項３】 予測状態メモリとして、デュアルポート
メモリを用いることを特徴とする請求項１記載の符号化
装置。 - 【請求項４】 予測状態メモリを用いて復号化を行う復
号化装置において、 少なくとも２つのバンクに分割された予測状態メモリ
と、 予測参照画素群の任意の少なくとも１ビットに基づいて
前記予測状態メモリのバンクを選択する選択手段とを備
えることを特徴とする復号化装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32094594A JP3251447B2 (ja) | 1994-12-22 | 1994-12-22 | 符号化装置及び方法、並びに復号化装置及び方法 |
| AU40487/95A AU688635B2 (en) | 1994-12-16 | 1995-12-15 | Coding/decoding apparatus and coding/decoding method |
| US08/573,533 US5848194A (en) | 1994-12-16 | 1995-12-15 | Coding/decoding apparatus and coding/decoding method |
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1994
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