JP2003512756A - ビタビデコーダ用の高速ａｃｓユニット - Google Patents

ビタビデコーダ用の高速ａｃｓユニット

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Abstract

(57)【要約】 【解決手段】 システムはビタビアルゴリズムの実現において加算比較選択（ＡＣＳ）バタフライ動作を実行する。このシステムには複数のソース状態メトリックを記憶する第１のメモリエレメント（１４５）と、偶数および奇数クロックサイクルに基づいて第１および第２の動作パス間の選択を行うことができるマルチプレクサ（６７０）が含まれている。ＡＣＳメカニズム（６００）は各ソース状態メトリックに対してターゲット状態メトリックを計算する。第２のメモリはＡＣＳメカニズムとマルチプレクサに結合され、ターゲットメトリックを一時的に記憶するのに使用される。したがってマルチプレクサは偶数クロックサイクル中に第１の動作パスを選択し、ソース状態メトリックを第１のメモリからＡＣＳメカニズムに供給してターゲット状態メトリックを発生させる。奇数クロックサイクル中、マルチプレクサは第２の動作パスを選択して、第２のメモリにアクセスし、中間的なソース状態メトリックとして、前に計算されたターゲット状態メトリックを使用する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的にビタビアルゴリズムの応用に関する。特に、本発明はビタビ
アルゴリズムの実現において高レート加算比較選択（ＡＣＳ）バタフライ動作を
実行する改良されたシステムおよび方法に関する。
【０００２】
【従来の技術】
ビタビアルゴリズムは１９６７年に畳み込みエンコードされた信号をデコーデ
ィングする方法として初めて導入された。その導入から、このアルゴリズムはデ
ータ通信、データ記録、およびデジタル信号処理の分野で幅広く受け入れられた
。このアルゴリズムはさまざまなデジタル推定問題の撲滅を成功させるために使
用された。この問題には記憶媒体における記録エラーの減少、シンボル間干渉の
除去、文字およびテキスト認識の向上が含まれる。
【０００３】 このようなことであるから、ビタビアルゴリズムは畳み込みエンコードされた
データのエラー訂正デコーディングに対して主要な方法となった。このような応
用に対して、ビタビアルゴリズムは一連の観察に基づいて、すべての可能性ある
エンコーダ状態の特徴を示すトレリスを横断する最小エラーメトリクスを持つパ
スを決定する。この最短パスは畳み込みエンコーダにより発生される最も可能性
があるシーケンスを具現する。
【０００４】 図１は典型的な畳み込みエンコーダを例示している。畳み込みエンコーダ１０
０は８ビットタップ付きシフトレジスタ１１０と１対の排他的論理和タイプの合
計器１２０を具備し、入力データビットＵ（Ｄ）１０５のシーケンスを出力コー
ドシンボルＣ0（Ｄ）、Ｃ1（Ｄ）１２５のシーケンスに変換する。特に、図１は
レート１／２コードの例を示しており、これは各入力データビットＵ（Ｄ）１０
５に対して２つの出力コーディングシンボルＣ0（Ｄ）、Ｃ1（Ｄ）１２５を発生
させる。示されている畳み込みエンコーダ１００の特定のコードレートおよび構
成は単なる例示であり、本発明のさまざまな実施形態の動作または範囲を制限す
るものでないことに留意すべきである。このようなことであるから、例えば１／
３または３／４のような異なるコードレートを本発明の実施形態とともに使用す
ることができる。
【０００５】 エンコーダ１００は、生成コード多項式Ｇ0（Ｄ）、Ｇ1（Ｄ）により特定され
る特定のシフトレジスタ構成にしたがって入力ビットストリームＵ（Ｄ）１０５
をシフトおよび排他的論理和合計することにより、各出力コードシンボルＣ0（
Ｄ）、Ｃ1（Ｄ）１２５を発生させる。このケースでは、図１はシフトレジスタ
の相互接続を示しており、これは以下のレート１／２生成コード多項式を提供す
る。
【数１】
【０００６】 多項式Ｇ0（Ｄ）の係数は入力データシーケンスＵ（Ｄ）１０５と畳み込まれ
、出力畳み込みコードシンボルＣ0（Ｄ）１２５が発生される。同様に、図１は
以下のレート１／２生成コード多項式を示している。
【数２】
【０００７】 この係数は入力データシーケンスＵ（Ｄ）１０５と畳み込まれ、出力畳み込み
コードシンボルＣ1（Ｄ）１２５を発生させる。エンコーダ１００の束縛長Ｋは
シフトレジスタ１１０における遅延エレメントの数より１つ多く、エンコーダ１
００に対して、束縛長Ｋは９に等しい。エンコーダ１００に入力される各データ
ビット１０５に対して、出力コードシンボルＣ0（Ｄ）、Ｃ1（Ｄ）１２５は入力
されたビットとともに前のＫ−１入力ビットに依存する。したがって、エンコー
ダ１００は出力コードシンボルＣ0（Ｄ）、Ｃ1（Ｄ）１２５を生成し、これは２ K-1 の可能なエンコーダ状態に及ぶことできる。
【０００８】 典型的な通信システムでは、出力コードシンボルＣ0（Ｄ）、Ｃ1（Ｄ）１２５
はシーケンシャルに変調され、（示されていない）ノイズのあるチャネルを介し
て送信される。デコーダはノイズのある畳み込みエンコードされたデータストリ
ームを最終的に受信し、ビタビアルゴリズムを使用する。ビタビアルゴリズムは
畳み込みコードの特性を活用し、入力データシーケンスＵ（Ｄ）１０５を最終的
に決定する。
【０００９】 畳み込みコードの１つの利点は高い反復構造であり、これは対称的なコードツ
リーを提供する。理論的には、畳み込みコードは無限シーケンスのコードシンボ
ルを発生させることができる。しかしながら、その対称性のために、入力された
データシーケンスＵ（Ｄ）１０５に導く最も可能性があるパスを位置付ける際に
評価しなければならない状態数が２K-1状態（このケースでは２５６）に減少さ
れる。さらに、このような対称的なコードをデコードする際に、２５６の可能性
あるエンコード状態のそれぞれに入る最も可能性のある（すなわち、残存する）
ローカルパスが対象となる。他のすべてのパスはさらなる考慮から外される。こ
れは、状態を通る最も可能性があるグローバルパスはその状態を通る残存ローカ
ルパスを必ずたどる必要があるからである。
【００１０】 ビタビデコーダはこれらのコード特性に依存して、限定されたセットの状態遷
移を有する有限状態マシーンとして機能する。デコーダは可能性あるエンコーダ
２K-1状態のそれぞれに仮定を設け、受信されたノイズのある畳み込みエンコー
ドされたデータストリームから得られた観察に基づいて、エンコーダがこれらの
状態のそれぞれから次のセットの２K-1可能性あるエンコーダ状態に遷移した確
率を決定する。
【００１１】 遷移確率は量により表され、メトリクスとして呼ばれ、確率値の負の対数に比
例する。明らかに、メトリクスがさらに小さくなると、発生確率はさらに高くな
る。２つのタイプのメトリクスがあり、状態メトリクスとブランチメトリクスで
ある。状態メトリクスはパスメトリクスとも呼ばれ、送信されたセットのコード
シンボルが特定の状態を通った相対確率を表す。ブランチメトリクスは（ソース
状態が正しかったと仮定して）特定のソース状態から特定のターゲット状態へ遷
移した条件確率を表す。
【００１２】 ビタビアルゴリズムは以下のように要約することができる。時間がｄサンプル
に分割され、ｎの可能性ある状態Ｓi kが各時間サンプルｋに存在する。ここでｉ
は次の式からの整数である。
【数３】
【００１３】 またｋは次の式からの整数である。
【数４】
【００１４】 ｋ＞１に対して、各状態はｐの前兆状態Ｓj k-1の任意の１つからのパスによっ
て到達される。ここでｊは次の式からの整数である。
【数５】
【００１５】 各状態に対して、これらのｐの可能性あるパスの中の最小メトリクスを持つパ
スが識別され、そのメトリクスの値とともに記憶される。
【００１６】 初期化：開始時間サンプル（ｋ＝１）に対して、各状態Ｓi 1に記憶されるメト
リクスが初期化される。開始状態が知られているケースでは、このケースのメト
リクスはゼロに設定される一方で、他の状態Ｓi 1のメトリクスは大きな数に設定
される。このスキームはアルゴリズムの後の反復を強制し、所望の開始状態から
始まるパスのみを選択させる。
【００１７】 反復：次の式で示される各時間サンプルに対して、すべての状態Ｓi kがたどら
れる。
【数６】
【００１８】 各状態Ｓi kにおいて、その状態に向かう各パスｊに対するメトリクスは、（ａ
）前兆状態Ｓj k-1のメトリクスと、（ｂ）状態Ｓj k-1から状態Ｓi kに向かうブラ
ンチのメトリクスｂｍj kの合計として計算される。各状態Ｓi kに向かうｐパスの
中から、最低メトリクスを持つパス（すなわち、残存パス）が選択され、その状
態に記憶される。そのパスに対するメトリクスもその状態に対するメトリクスｓ
ｍi kとして記憶される。
【００１９】 チェーンバック：最後の時間サンプルに対するすべての状態がたどられたとき
、最低状態メトリクスを有する状態Ｓi dが識別される。この状態に対する残存パ
スが記憶装置から読み出され、時間サンプルｄ−１の対応する状態がそれにより
識別される。この後者の状態に対する残存パスが記憶装置から読み出され、状態
Ｓi dに向かうパス（すなわち、状態−時間マトリクスを通る最も可能性があるパ
ス）を含むすべての状態が識別されるまで、チェーンバックプロセスが反復され
る。
【００２０】 したがって、任意時間ｋにおいて、ビタビアルゴリズムは状態Ｓn kに向かうパ
スのメトリクスを計算し、残存パス（ｎ状態Ｓn kのそれぞれに対して１つ）を決
定し、ｎの残存パスとともにそれらの各メトリクスを記憶する。これはすべての
考慮されているターゲット状態に対して、それに向かうソース状態を記憶するこ
とと等価である。このようなことであるから、ビタビアルゴリズムの実現は図２
に示されているような加算比較選択（ＡＣＳ）ユニット１５０を使用して、これ
らの動作を実行することを必要とする。ＡＣＳユニット１５０は状態メトリクス
値を計算する役割を果たし、ＡＣＳバタフライ動作によりソース状態とターゲッ
ト状態との間の関係を特徴付ける。図３は単一ＡＣＳバタフライ動作１５５を図
示している。
【００２１】 バタフライ動作１５５には、エンコーダ１００中の２つの特定なソース状態に
対して生じることがある可能性ある状態遷移のみが含まれている。これは所定時
間において、エンコーダ１００の状態が１ビットだけエンコーダの前の状態を右
シフトさせたものであるという事実に幾分よるものである。次の（右シフトされ
た）情報ビットはソース状態からどの遷移がなされ、ターゲット状態の最上位ビ
ット（ＭＳＢ）として現れるかを決定する。このようなことであるから、ソース
状態が遷移する２つの可能性あるターゲット状態のみが存在する。したがって、
図３から明らかなように、エンコーダ１００は、入力されたデータビットＵ（Ｄ
）の値に基づいて、ソース状態“ｘ０”からターゲット状態“０ｘ”または“１
ｘ”への遷移、あるいはソース状態“ｘ１”からターゲット状態“０ｘ”または
“１ｘ”への遷移のみとりうる。表記“ｘ０”または“ｘ１”はソース状態の最
下位ビット（ＬＳＢ）がそれぞれ“０”および“１”であることを示し、上位ビ
ットは“ｘ”により表され、表記“０ｘ”および“１ｘ”はターゲット状態のＭ
ＳＢがそれぞれ“０”および“１”であることを示し、下位ビットは“ｘ”によ
り表されることに留意すべきである。ソース状態またはターゲット状態に含まれ
ているかにかかわらず、項“ｘ”は同じ値（例えば７ビット値）を表す。
【００２２】 図３はまた、ソース状態からターゲット状態への各遷移が仮定されたセットの
コードシンボルＨ0（Ｄ）、Ｈ1（Ｄ）または￣Ｈ0（Ｄ）、￣Ｈ1（Ｄ）を発生さ
せることを明らかにしている。実際、エンコーダ１００がＡＣＳバタフライ１５
５の平行ブランチに沿って動作しているとき（例えば、“ｘ０”から“０ｘ”へ
の遷移、あるいは“ｘ１”から“１ｘ”への遷移）、コードシンボルＨ0（Ｄ）
、Ｈ1（Ｄ）１２５が両平行ブランチに対して発生される。この特徴は一般的に
畳み込みコードの反復的性質に部分的によるものであり、それとともに単位元に
セットされたそれらのＭＳＢおよびＬＳＢを持つ生成コード多項式（すなわち、
両Ｇ0（Ｄ）およびＧ1（Ｄ）に対して、ｇ0およびｇ8が１に等しい）の使用によ
るものである。同様な方法で、エンコーダ１００がＡＣＳバタフライ１５５の斜
めのブランチのいずれかに沿って動作するときに（例えば、“ｘ０”から“１ｘ
”への遷移、または“ｘ１”から“０ｘ”への遷移）、コードシンボル￣Ｈ0（
Ｄ）、￣Ｈ1（Ｄ）が発生される。
【００２３】 先に述べたように、ＡＣＳユニット１５０はターゲット状態メトリクスｔｍ0x 、ｔｍ1xを計算する。ＡＣＳ１５０論理回路はソース状態メトリクスｓｍx0、ｓ
ｍx1を記憶し、これらは受信されたセットのコードシンボルがソース状態“ｘ０
”および“ｘ１”に向かう確率に関係する。図２に戻ると、１セットのコードシ
ンボルを受信するとき、ブランチメトリクスユニット１４０はブランチメトリク
ス値ｂｍij、ｂｍ￣ijを計算する。ＡＣＳ１５０は、特定ターゲット状態に向か
う２つの遷移のそれぞれに対応するブランチメトリクス値ｂｍij、ｂｍ￣ijを、
対応するソース状態メトリクスｓｍx0、ｓｍx1に“加算”する。ブランチメトリ
クス値ｂｍij、ｂｍ￣ijは、特定のソース状態から特定のターゲット状態への遷
移が生じた条件確率を表す。ブランチメトリクスｂｍijは受信コードシンボルが
どれくらい近くＡＣＳ１５０仮定されたコードシンボルＨ0（Ｄ）、Ｈ1（Ｄ）１
２５と一致しているかを示し、ブランチメトリクスｂｍ￣ijは受信コードシンボ
ルがどれくらい近く￣Ｈ0（Ｄ）、￣Ｈ1（Ｄ）と一致しているかを示す。ブラン
チメトリクスｂｍij、ｂｍ￣ijの値は、受信シンボル対と仮定されたシンボル対
Ｈ0（Ｄ）、Ｈ1（Ｄ）との間の距離にのみ依存している。
【００２４】 ２つのターゲット状態のそれぞれに対して、ＡＣＳ１５０はソース状態メトリ
クスの合計と、そのターゲット状態に向かうブランチメトリクス対を比較する。
各ターゲット状態への最も可能性がある遷移は最小メトリクス合計により表され
、ＡＣＳ１５０により“選択”され、そのターゲット状態にターゲット状態メト
リクスｔｍ0x、ｔｍ1xとして割り当てられる。
【００２５】 先に述べたように、ＡＣＳ１５０論理回路は、ターゲット状態に向かう２つの
遷移のそれぞれに対して、ブランチメトリクスｂｍij、ｂｍ￣ijをソース状態メ
トリクスｓｍx0、ｓｍx1に加算し、そのターゲット状態に入る最も可能性がある
パスが、最小メトリクス合計を生み出す遷移から来ることを決定する。最小メト
リクス合計が選択され、新しいターゲット状態メトリクスｔｍ0x、ｔｍ1xになる
。ＡＣＳ１５０はまた状態メトリクス（各ターゲット状態に向かう最も可能性が
あるパスに関係するコスト）を状態ＲＡＭ１４５に記憶させる。図２に示されて
いるように、最小メトリクス合計の選択は、判定ビットと呼ばれる１ビット量の
、チェーンバックメモリユニット１６０のパスメモリへの記憶となる。判定ビッ
トは到達ソース状態メトリクスのＬＳＢにより示され、２つの遷移のいずれが選
択されたかを識別する。
【００２６】 チェーンバックメモリユニット１６０は各ターゲット状態への最も可能性があ
る遷移に対応する判定ビットを記憶する。束縛長Ｋ＝９を有するエンコーダ１０
０に対して、２K-1すなわち２５６判定ビットが生成され、これはエンコーダ１
００の２５６の可能性ある状態のそれぞれに対応する。いったん、予め定められ
た数の状態に対して、このようなすべての情報のマトリクスが発生され、記憶さ
れると、チェーンバックユニット１６０は正しいパスの先頭に立つ最高尤度を持
った状態（すなわち、最新時間ユニットに対応するすべての中の最低コストを持
つ状態）で開始する。チェーンバックユニット１６０は、最後のＰ×２５６（す
なわち、Ｐ×２K-1）判定ビットを通して読み出すことにより時間的に戻る方向
にチェーンしてＰビットを選択する。ここでＰはパスメモリの有効チェーンバッ
ク深さである。判定ビットは、エンコーダ１００を通るように仮定された最も可
能性があるセットのビットを表すことから、判定ビットはデコーダにより出力す
ることができる最良のデータである。結果として、判定履歴においてさらに戻っ
てチェーンが進むと、選択されたパスが正しいパスと合流する尤度がさらに良く
なる。したがって、チェーンバック深さＰがさらに高くなると、性能はより良く
なるが、パイプライン遅延および記憶遅延がさらに大きくなる。チェーンバック
深さＰはしたがって一般的にエンコーダ１００の束縛長Ｋの３ないし１０倍にセ
ットされる。Ｋ＝９のエンコーダに対して、チェーンバック深さＰは一般的に６
４にセットされる。
【００２７】 ＡＣＳ処理サイクルはＡＣＳユニット１５０が、予め定められた数の受信コー
ドシンボルに対して、新しいターゲット状態メトリクスｔｍ0x、ｔｍ1xを計算す
る期間を規定する。１／２レート畳み込みコードに対して、各対の受信コードシ
ンボルはメトリクス計算に１プロセスサイクル必要である。プロセスサイクルの
長さは、２セットの受信シンボルに対するすべてのエンコーダ状態のＡＣＳバタ
フライ動作を実行するのに必要なクロックサイクル数に等しい。例えば、図３に
示されているような単一ＡＣＳバタフライを持つビタビデコーダは一般的に受信
コードシンボル当たり１２８クロックサイクル必要とし、エンコーダ１００の２
５６すべての状態の動作を実行する。処理速度を向上させるために、複数のＡＣ
Ｓバタフライを展開するＡＣＳバタフライアレイアーキテクチャを使用して、１
つの処理サイクル中のクロックサイクル数を減少させることができる。
【００２８】 このようなアーキテクチャの例は８×１ＡＣＳバタフライアレイ３００であり
、図４に図示されている。アレイ３００は、並列に８つの並列ＡＣＳバタフライ
ユニット１５５を実現することにより処理速度において８倍の向上をもたらす。
１セットの受信コードシンボルに対して、８×１バタフライアレイ３００は８つ
すべてのバタフライユニット１５５を使用して、単一クロックサイクル内に、１
６のソース状態を読み出して、１６の対応するターゲット状態メトリクスｔｍ0x 、ｔｍ1xを計算する。先に説明したように、ＡＣＳユニット１５５はソース状態
のそれぞれに対する状態メトリクスと、４つの可能性ある遷移のそれぞれに対す
るブランチメトリクスｂｍij、ｂｍ￣ijを受け取る。ブランチメトリクスｂｍij 、ｂｍ￣ijは、受信されたコードシンボル対と仮定されたシンボル対Ｈ0（Ｄ）
、Ｈ1（Ｄ）または￣Ｈ0（Ｄ）、￣Ｈ1（Ｄ）の値にのみ基づき、２つの間の距
離の測定値である。図４におけるソース状態とターゲット状態の一部として含ま
れる“Ｘ”は、４ビットプレースホールダー（すなわち、Ｘ＝［Ｘ０、Ｘ１、Ｘ
２、Ｘ３］）を表し、これは０から１５をカウントすることにより１６クロック
サイクルを通して記録にとどめる。したがって、２セットの受信コードシンボル
に対して、８×１バタフライアレイ３００は、３２クロックサイクル（すなわち
、各受信コードシンボルに対して１６クロックサイクル）中にエンコーダ１００
の２５６すべての可能性ある状態に対して、ターゲット状態メトリクスｔｍ0x、
ｔｍ1xを計算する。
【００２９】 ８×１バタフライアレイアーキテクチャ３００の欠点は、各セットの受信コー
ドシンボルに対して、１６のソース状態メトリクスを読み出す必要があり、１６
クロックサイクルのそれぞれに対して、要求されるブランチメトリクスを同時に
発生させなければならないことである。したがって、８×１バタフライアレイ３
００はこのような動作に対応するために巨大なメモリ帯域幅を必要とする。
【００３０】 アレイアーキテクチャの他の例は図５に示されている４×２ＡＣＳバタフライ
アレイ４００である。４×２ＡＣＳバタフライアレイ４００は８×１バタフライ
アレイ３００と同じ速度向上を奏するが、並列に２セットの４つのＡＣＳバタフ
ライユニット１５５を実現することによりそのようにしている。バタフライアレ
イ４００は、中間ターゲット状態メトリクスｔｍ0x、ｔｍ1xを一時的に記憶する
ことによりメモリ帯域幅問題を軽減する。例えば、単一クロックサイクル内に、
アレイ４００の第１のステージが８つのソース状態を読み出し、８つの対応する
ターゲット状態メトリクスｔｍ0x、ｔｍ1xを計算する。しかしながら、バタフラ
イアレイ４００は中間ターゲット状態メトリクスｔｍ0x、ｔｍ1xをすぐに記憶し
ない。代わりに、クロックサイクル内である間に、バタフライアレイ４００は中
間ターゲット状態を再配置して、ソース状態として第２のステージに供給し、そ
の後、次のセットの受信コードシンボルに対して８つの対応するターゲット状態
メトリクスｔｍ0x、ｔｍ1xを計算する。したがって、ほとんど８×１バタフライ
アレイのように、バタフライアレイ４００は、３２クロックサイクルのスパンに
対して、２セットの受信コードシンボルのターゲット状態メトリクスｔｍ0x、ｔ
ｍ1xを計算することができる。
【００３１】 ４×２ＡＣＳバタフライアレイ４００はＡＣＳ１５０の状態メトリクス帯域幅
を減少させる別の利点を持つ。その理由は中間ターゲット状態メトリクス（すな
わち、第１のステージのターゲット状態ｔｍ0x、ｔｍ1x）をＡＣＳ１５０状態メ
モリから読み出し、このメモリに書き込む必要がないからである。むしろ、中間
ターゲット状態値は次のステージに組み合わされて流れ、遅延を避け、帯域幅要
求を最小にする。
【００３２】 しかしながら、４×２ＡＣＳバタフライアレイ３００はその制限がないわけで
はない。例えば、状態メモリ帯域幅を減少させる利点は、アレイ４００が単一ク
ロックサイクル内で２ステージのＡＣＳ１５０計算を実行するという事実にまと
もに頼っている。このクリティカルパスはより高いクロック速度に対して大きな
制限となる可能性がある。
【００３３】 さらに、８×１ＡＣＳバタフライアレイ４００または４×２ＡＣＳバタフライ
アレイ４００に対して、チェーンバック動作に関する性能問題が存在する。先に
説明したように、チェーンバックユニット１６０はＡＣＳアレイにより発生され
た判定ビットを記憶し、記憶された判定ビットを通してチェーンバックすること
によりデコードされた判定ビットを発生させる役割を果たす。束縛長Ｋ＝９を持
つエンコーダ（例えば、エンコーダ１００）に対して、デコーダ中のＡＣＳアレ
イは、各セットの受信コードシンボルに対して２K-1すなわち２５６判定ビット
を発生させ（すなわち、２５６の可能性あるエンコーダ状態のそれぞれに対して
１判定ビット）、チェーンバックメモリユニット１６０は一般的にＰ＝６４ブロ
ックのチェーンバックパスメモリ深さを含む。
【００３４】 図６に示されているように、各プロセスサイクルが２セットの受信シンボルに
対するターゲット状態メトリクスを計算する、３２プロセスサイクル後、チェー
ンバックユニット１６０は最新プロセスサイクル（例えば、６４のパスメモリブ
ロックの最も右のメモリブロックＢ0）で開始する。チェーンバックユニット１
６０は、チェーンバックメモリブロックＢ0内の２５６判定ビットから、最低メ
トリクス値Ｒ0を持つ状態に対応する判定ビットを識別する。図７に示すように
、この状態は最良状態ＢＳ0として規定され、８ビットアドレスを持つ。図７に
示されているように、チェーンバックユニット１６０は最良状態判定ビットチェ
ーンバックを読み出し、そして、それをＢＳ0最下位ビット（すなわち、ｂｓ0）
に左シフトすることにより、その値をＢＳ0アドレスに導く。図７は、ＢＳ0アド
レス中の他のビットの値（すなわち、ｂｓ6、ｂｓ5、ｂｓ4、ｂｓ3、ｂｓ2、ｂ
ｓ1）も左シフトされ、ＢＳ0の最上位ビット（すなわち、ｂｓ7）の喪失となり
、新しいアドレスＢＳ1の出現となることをさらに図示している。図６に図示さ
れているように、ＢＳ1はチェーンバックメモリブロックＢ1中の最良状態値Ｒ1
のアドレスである。チェーンバックユニット１６０はその後ＢＳ1アドレスに対
応する判定ビット値を読み出し、その値をＢＳ1アドレスに左シフトし、次のア
ドレスＢＳ2を発生させ、これはチェーンバックメモリブロックＢ2の最良状態に
対応する。
【００３５】 この読み出しおよび左シフト動作は、すべてのチェーンバックメモリブロック
（すなわち、Ｐ＝６４ブロック）が処理されるまで反復される。一般的に、チェ
ーンバック動作は規定されたチェーンバック長Ｐと同じだけの読み出しを実行す
るので、このケースでは、例えば、６４読み出しが実行されて、所望のパスをト
レースバックし、デコーダされた判定ビットを発生させる。しかしながら、この
多くの読み出しは、デコーディングプロセスの効率および性能を損なうかもしれ
ない。
【００３６】
【発明が解決しようとする課題】
したがって、必要とされるものは、ビタビアルゴリズム実現において高レート
ＡＣＳバタフライ動作を効率的に実行することができるシステムおよび方法であ
る。
【００３７】
【課題を解決するための手段】
本発明の原理と矛盾しないシステムおよび方法は、ビタビアルゴリズムの実現
において高レートＡＣＳバタフライ動作を実行するシステムおよび方法を提供す
ることにより、先に識別された必要性を取り扱う。
【００３８】 ここに具体化され広く説明されているような本発明の原理と矛盾しないシステ
ムおよび方法は、複数のソース状態メトリクスを記憶する第１のメモリエレメン
トを含む。第１のメモリエレメントはマルチプレクサに結合され、このマルチプ
レクサは偶数および奇数クロックサイクルに基づいて第１および第２の動作パス
間を選択することができる。このマルチプレクサは加算比較選択メカニズムに結
合され、このメカニズムはソース状態メトリクスのそれぞれに対してターゲット
状態メトリクスを計算する。第２の記憶エレメントは加算比較選択メカニズムと
マルチプレクサに結合され、ターゲット状態メトリクスを一時的に記憶するため
に使用される。一方、第３の記憶エレメントは予め定められた論理ビットを記憶
し、この論理ビットは最低チェーンバックターゲット状態メトリクスになるソー
ス状態に対応する。したがって、マルチプレクサは偶数クロックサイクル中に第
１の動作パスを選択し、ソース状態メトリクスを第１のメモリエレメントから加
算比較選択メカニズムに供給して、ターゲット状態メトリクスを発生させる。奇
数クロックサイクル中、マルチプレクサは第２の動作パスを選択して、第２のメ
モリエレメントにアクセスして、前に計算されたターゲット状態メトリクスを中
間ソース状態メトリクスとして使用するので、加算比較選択メカニズムは中間ソ
ース状態メトリクスに基づいてターゲット状態メトリクスを発生させる。
【００３９】 この明細書に組み込まれ、この明細書の一部を構成する添付図面は、本発明の
実施形態を例示し、説明とともに、本発明の目的、効果および原理を説明する。
【００４０】
【発明の実施の形態】
本発明の以下の詳細な説明は本発明と矛盾しない好ましい実施形態を例示する
添付図面に言及している。他の実施形態も可能であり、本発明の精神および範囲
を逸脱することなく実施形態に変更を行ってもよい。したがって、以下の詳細な
説明は本発明を限定することを意味しているものではない。むしも本発明の範囲
は特許請求の範囲により規定される。
【００４１】 以下に説明するような本発明は、図面に例示されているエンティティにおける
ソフトウェア、ファームウェア、ハードウェアの多くの異なる実施形態で実現し
てもよいことは当業者に明らかであろう。本発明を実現するために使用される、
実際のソフトウェアコードまたは特殊な制御ハードウェアは本発明を制限するも
のではない。したがって、本発明の動作および態様は実際のソフトウェアコード
または特殊なハードウェア構成要素に対する特定の言及を行うことなく説明する
。ここにおける説明に基づいて本発明の好ましい実施形態を実現するためにソフ
トウェアおよび制御ハードウェアを当業者が設計できることが理解されるであろ
う。
【００４２】 図８および図９は本発明の実施形態を例示している。この実施形態は８×１Ａ
ＣＳバタフライアレイ６００を使用し、これは８つのパラレルＡＣＳバタフライ
１５５ユニットを組み込み、処理速度において８倍の改良をもたらす。このよう
な改良を達成する他の試みとは異なり、バタフライアレイ６００は異なるクロッ
クサイクルに対して機能し、メモリ帯域幅要求を減少させつつ、クロックサイク
ル当たりの計算数を制限する。
【００４３】 図８を参照すると、バタフライアレイ６００は偶数クロックサイクル中に８つ
すべてのバタフライ１５５ユニットを使用して、４ビットカウンタＸにより識別
される新しい１６のソース状態を読み取る。バタフライアレイ６００はその後現
在のレベルのトレリスに対して、１６の対応するターゲット状態メトリックｔｍ 0x 、ｔｍ1xを計算する。偶数クロックサイクル後（すなわち奇数クロックサイク
ル中）、バタフライアレイ６００は、次のトレリスレベルに対する奇数ソース状
態として偶数サイクルターゲット状態を使用する。このようなことであるから、
バタフライアレイ６００は奇数ソース状態メトリック値ｓｍx0、ｓｍx0として、
偶数サイクルターゲット状態メトリックの値ｔｍ0x、ｔｍ1xを採用する。バタフ
ライアレイ６００はその後、対応するトレリスレベルに対するメトリック値ｓｍ x0 、ｓｍx0にしたがって奇数ターゲット状態メトリックｔｍ0x、ｔｍ1xを計算す
る。
【００４４】 したがって、図８に図示されているような８×１修正ＡＣＳバタフライアレイ
６００は、Ｋ＝９エンコーダにより発生される２セットの受信シンボルを完全に
処理するために３２クロックサイクル必要とする。偶数クロックサイクル中、バ
タフライアレイ６００はインクリメントされた４ビットカウンタＸにより識別さ
れる１６の新しいソース状態を読み取り、受信シンボルの第１のセットに対して
１６の対応するターゲット状態メトリックｔｍ0x、ｔｍ1xを計算する。奇数クロ
ックサイクルに対して、バタフライアレイ６００は新しいソース状態として偶数
サイクルターゲット状態を使用し、受信シンボルの第２のセットに対して奇数タ
ーゲット状態メトリックｔｍ0x、ｔｍ1xを計算する。このようなことであるから
、バタフライアレイ６００はクロックサイクル毎に１レベルのＡＣＳを実行する
だけであり、それにより４×２バタフライアレイ４００の単一クロックサイクル
マルチレベルＡＣＳ計算問題を解消する。
【００４５】 図９は図８に示されている８×１修正ＡＣＳバタフライアレイ６００をサポー
トするビタビデコーダ回路６５０を例示している。すべての状態に対するソース
状態メトリックｓｍx0、ｓｍx1は状態ＲＡＭ１４５に記憶される。例示のために
、偶数クロックサイクル中に状態ＲＡＭ１４５から読み出して始めることからビ
タビデコーダ回路６５０の動作を説明する。当業者は、奇数クロックサイクル中
に状態ＲＡＭ１４５から読み出すことから始めることによりこの実施形態を等し
く説明できることを容易に理解するであろう。同様に、すべての読み出し動作は
奇数サイクル中に実行してもよく、そしてすべての書き込み動作を偶数サイクル
中に実行してもよく、逆でもよい。
【００４６】 このようなことであるから、偶数クロックサイクル中、マルチプレクサＭＵＸ
６７０は１６のシーケンシャル状態に対するソース状態メトリック情報をＲＡＭ
から選択するように構成され、このソース状態メトリックス情報は受信コードシ
ンボルの第１のセットに対応する。ソース状態情報はＡＣＳユニット１５０に直
接供給され、このＡＣＳユニット１５０には８×１ＡＣＳバタフライアレイ６０
０が含まれている。バタフライアレイ６００はその後、対応する１６のターゲッ
ト状態メトリックｔｍ0x、ｔｍ1xを計算し、これは状態ＲＡＭ１４５およびＭＵ
Ｘ６７０にフィードバックされる。計算されたターゲット状態情報は、ターゲッ
ト状態情報を一時的に記憶するレジスタ６８０に供給される。レジスタ６８０に
ターゲット状態情報を一時的に記憶することにより、バタフライアレイ６００は
状態情報をメモリに戻して記憶するのを回避し、それにより８×１ＡＣＳバタフ
ライアレイ３００のメモリ帯域幅問題を改善する。
【００４７】 奇数クロックサイクル中、マルチプレクサＭＵＸ６７０は前のクロックサイク
ルで計算されたターゲット状態メトリック情報を選択し、これはレジスタ６８０
にラッチされる。このターゲット状態メトリック情報は、新しいソース状態メト
リックｓｍx0、ｓｍx1として８×１ＡＣＳバタフライアレイ６００により使用さ
れる。バタフライアレイ６００はソース状態メトリック情報を後に処理して、受
信コードシンボルの第２のセットに対応するターゲットメトリック情報を発生さ
せる。ターゲットメトリックはその後状態メモリＲＡＭ１４５に記憶され、これ
は以下の反復に対するソース状態メトリックとして使用される。受信されたコー
ドシンボルの第１および第２セットに対して、このプロセスは３２のクロックサ
イクルに対して繰り返し処理され、受信シンボルの２つのセットのそれぞれに対
して２５６の判定ビットを発生させる。３２クロックサイクル後、ビタビデコー
ダ回路６５０は受信コードシンボルの次の２セットでこの全プロセスの処理を開
始する。
【００４８】 ビタビデコーダ回路６５０はデコードされた判定ビットを発生させるために要
求される読み取りの数を減少させることによりチェーンバック動作の性能も改善
する。先に説明したように、チェーンバックユニット１６０はＡＣＳアレイによ
り発生される判定ビットを記憶する役割を果たしている。さらに、２クロックサ
イクル（すなわち偶数および奇数クロックサイクル）後、８×１修正ＡＣＳバタ
フライアレイ６００は３２の判定ビットを発生させる。ビタビデコーダ回路６５
０はこれらの３２判定ビットを単一の３２ビットメモリワードで記憶させること
ができ、したがって偶数および奇数クロックサイクル中に発生された判定ビット
は同じメモリワードに記憶される。
【００４９】 したがって、チェーンバック動作に関して先に説明したように、時間的に後方
にチェーンするための開始点を確立するために、最良状態は、最後のプロセスサ
イクルから最も小さいメトリック（すなわち、最良状態判定ビット値）を持つ状
態を識別するために最初に使用される。メモリワード当たり３２ビットあること
から、（２セットの受信コードシンボルのために）プロセス当たり１６ワード存
在し、各３２ビットメモリワードは独特な８ビットアドレスを有する。１つの実
施形態は４ビットの最良状態アドレスを使用してどのメモリワードを読み取るか
を選択し、一方、最良状態アドレスの他の４ビットは３２ビットメモリワード中
のどの１６ビットを読み取るかを決定する。特に、最良状態ＢＳ0は８ビットア
ドレス（ｂｓ7、ｂｓ6、ｂｓ5、ｂｓ4、ｂｓ3、ｂｓ2、ｂｓ1、ｂｓ0）を有する
場合、実施形態はビット（ｂｓ5、ｂｓ4、ｂｓ3、ｂｓ2）を選んで、メモリブロ
ックＢ0内の特定のメモリワードを選択し、ビット（ｂｓ7、ｂｓ6、ｂｓ1、ｂｓ 0 ）に基づいて最良状態判定ビットＲ0を選択する。新しい最良状態アドレスＢＳ 1 は最良状態判定ビットＲ0をＢＳ0のＬＳＢ（ｂｓ6、ｂｓ5、ｂｓ4、ｂｓ3、ｂ
ｓ2、ｂｓ1、ｂｓ0、Ｒ0）に左へシフトさせることにより形成される。
【００５０】 ＡＣＳ計算は２セットの受信シンボル上で演算することから、ちょうど読み取
った判定ビットに対するターゲット状態に導くソース状態は、同じ３２ビットメ
モリワード内に記憶された判定ビットを順番に持つ。したがって、実施形態は（
ｂｓ6、ｂｓ1、ｂｓ0、Ｒ0）を選び、３２ビットメモリワードの他の半分から次
の最良状態判定ビットＲ1を選択する。したがって、最良状態判定ビットは３２
ビットメモリワード中のビットの半分から選択される。ここで、選択されたビッ
トは、３２ビットメモリワードの他の半分中のどの判定ビットが次の最良状態判
定ビットであるかを決定するのを助ける。このようにすることにより、所望のパ
スを正しくチェーンバックし、デコードされた判定ビットを発生させるのに要求
される読み出し数は２分の１に減少される。したがって、Ｐ＝６４メモリブロッ
クのパスメモリの深さを持つチェーンバックユニット１６０に対して、３２の読
み出しが必要とされるだけである。
【００５１】 本発明の好ましい実施形態の先の説明は例示および説明を提供するが、開示さ
れている正確な形態に本発明を減縮または制限することを意図しているものでは
ない。先の教示と矛盾しない変更および変形が可能であり、本発明の実施から獲
得できる。例えば、ここに開示されている実施形態のアーキテクチャは１６×１
アレイまたは３２×１アレイに容易に拡張することができ、この場合、クロック
サイクル当たり３２または６４状態を発生させることができる。さらに、２セッ
トの受信シンボルで動作する代わりに、実施形態は数セットの受信シンボルで動
作するように適応させることができる。したがって、本発明の範囲は特許請求の
範囲およびその均等物により規定されることに留意すべきである。
【図面の簡単な説明】
【図１】 図１はＫ＝９、レート＝１／２の畳み込みエンコーダを例示しているブロック
レベルの図である。
【図２】 図２はＡＣＳおよびチェーンバックユニットを図示しているシステムレベルの
ブロック図である。
【図３】 図３はＡＣＳバタフライ動作を例示している遷移図である。
【図４】 図４は８×１ＡＣＳバタフライアレイを図示している遷移図である。
【図５】 図５は４×２ＡＣＳバタフライアレイを図示している遷移図である。
【図６】 図６はチェーンバック動作を図示している機能ブロック図である。
【図７】 図７はチェーンバック動作を図示している機能ブロック図である。
【図８】 図８は本発明の実施形態を図示している図である。
【図９】 図９は本発明の実施形態を図示している図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ Ｆターム(参考） 5B001 AA10 AB02 AD04 AD06 AE07 5J065 AA01 AB01 AC02 AC03 AD10 AE06 AF01 AH05 AH06 AH09 AH17 AH23

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 ビタビアルゴリズム実現のために加算比較選択バタフライ動
    作を実行する方法において、 偶数クロックサイクル中に、第１の記憶エレメントから、第１セットの受信シ
    ンボルに対応する複数のソース状態メトリックを読み出し、 前記ソース状態メトリックのそれぞれに対して、ターゲット状態メトリックを
    計算し、 前記ターゲット状態メトリックを第２の記憶エレメントに一時的に記憶し、 前記ターゲット状態メトリックのいずれが最低値を含むかを決定し、 前記最低値ターゲット状態メトリックに対応する予め定められた論理ビットを
    第３の記憶エレメントに記憶し、 奇数クロックサイクル中に、前記第２の記憶エレメントから前記ターゲット状
    態メトリックを読み出し、前記読み出されたターゲット状態メトリックを第２セ
    ットの受信シンボルに対応する複数の中間ソース状態メトリックとして使用し、 前記中間ソース状態メトリックのそれぞれに対して、中間ターゲット状態メト
    リックを計算し、 前記中間ターゲット状態メトリックのいずれが最低値を含むかを決定し、 前記最低値中間ターゲット状態メトリックに対応する予め定められた論理ビッ
    トを前記第３の記憶エレメントに記憶することを含む方法。
  2. 【請求項２】 前記第１および第２セットの受信シンボルは束縛長Ｋを使用
    してエンコードされる請求項１記載の方法。
  3. 【請求項３】 前記加算比較選択バタフライ動作は、前記第１および第２セ
    ットの受信シンボルのそれぞれに対して、各２K-1ターゲット状態が巡回される
    まで実行される請求項２記載の方法。
  4. 【請求項４】 前記加算比較選択バタフライ動作は８×１加算比較選択バタ
    フライ構造により実行される請求項３記載の方法。
  5. 【請求項５】 前記複数のソース状態メトリックは１セットの１６連続ソー
    ス状態に対するメトリックからなり、前記１セットの１６連続ソース状態は増加
    する偶数クロックサイクル中にシーケンシャルに選択される請求項４記載の方法
    。
  6. 【請求項６】 前記ターゲット状態メトリックを計算することは、 前記ソース状態メトリックを２つの可能性ある遷移のそれぞれに対応するブラ
    ンチメトリックに加算し、 前記ソース状態メトリックの合計のそれぞれとブランチメトリックを比較し、 最小合計を選択し、それをターゲット状態メトリックとして指定することを含
    む請求項５記載の方法。
  7. 【請求項７】 前記中間ターゲット状態メトリックを計算することは、 前記中間ソース状態メトリックを２つの可能性ある遷移のそれぞれに対応する
    ブランチメトリックに加算し、 前記中間ソース状態メトリックの合計のそれぞれとブランチメトリックを比較
    し、 最小合計を選択し、それを中間ターゲット状態メトリックとして指定すること
    を含む請求項６記載の方法。
  8. 【請求項８】 前記加算比較選択バタフライ動作は畳み込みエンコードされ
    たデータをデコードするのに使用される請求項７記載の方法。
  9. 【請求項９】 前記第３の記憶エレメントは複数のメモリブロックを含むチ
    ェーンバックメモリユニットに設けられ、前記メモリブロックのそれぞれは前記
    偶数および奇数クロックサイクルのそれぞれに対する前記予め定められた論理ビ
    ットを含む請求項８記載の方法。
  10. 【請求項１０】 複数のデコードビット値を発生させるチェーンバック動作
    をさらに含む請求項８記載の方法。
  11. 【請求項１１】 前記チェーンバック動作は、 前記チェーンバックメモリユニット中の最新の前記メモリブロックに対して、
    最小値を有する前記予め定められた論理ビットを識別し、 前記最小値論理ビットを特定アドレスに関連付け、 前記予め定められた論理ビットを読み出し、 前記最小値論理ビットの値を前記特定アドレスの最下位ビットに移動させ、前
    記特定アドレス内のすべての値を１ビット位置だけ左にシフトさせて、前記チェ
    ーンバックメモリユニット中の次のメモリブロックに対応する次の特定アドレス
    を突きとめることを含む請求項１０記載の方法。
  12. 【請求項１２】 ビタビアルゴリズム実現のために加算比較選択バタフライ
    動作を実行するシステムにおいて、 複数のソース状態メトリックを記憶する第１のメモリエレメントと、 第１の記憶エレメントに結合され、偶数クロックサイクル中に、第１の動作パ
    スを選択し、奇数クロックサイクル中に、第２の動作パスを選択するマルチプレ
    クサと、 前記マルチプレクサに結合され、ターゲット状態メトリックを一時的に記憶す
    る第２の記憶エレメントと、 前記第２の記憶エレメントと前記マルチプレクサに結合され、前記ソース状態
    メトリックのそれぞれに対して、ターゲット状態メトリックを計算する加算比較
    選択メカニズムと、 最低値を有するターゲット状態メトリックに対応する予め定められた論理ビッ
    トを記憶する第３の記憶エレメントとを具備し、 前記マルチプレクサは偶数クロックサイクル中に第１の動作パスを選択し、前
    記ソース状態メトリックを前記第１のメモリエレメントから前記加算比較選択メ
    カニズムに供給して、第１セットの受信シンボルに対応するターゲット状態メト
    リックを発生させ、 前記マルチプレクサは奇数クロックサイクル中に第２の動作パスを選択し、タ
    ーゲット状態メトリックを前記第２のメモリエレメントから読み出し、第２セッ
    トの受信シンボルに対応する中間ソース状態メトリックに基づいて前記加算比較
    選択メカニズムに中間ターゲット状態メトリックを発生させるために、前記読み
    出されたターゲット状態メトリックを中間ソース状態メトリックとして使用する
    システム。
  13. 【請求項１３】 前記第１および第２セットの受信シンボルは束縛長Ｋを使
    用してエンコードされる請求項１２記載のシステム。
  14. 【請求項１４】 前記加算比較選択バタフライ動作は、前記第１および第２
    セットの受信シンボルのそれぞれに対して、各２K-1ターゲット状態が巡回され
    るまで実行される請求項１３記載のシステム。
  15. 【請求項１５】 前記加算比較選択バタフライ動作は８×１加算比較選択バ
    タフライ構造により実行される請求項１４記載の方法。
  16. 【請求項１６】 前記複数のソース状態メトリックは１セットの１６連続ソ
    ース状態に対するメトリックからなり、前記１セットの１６連続ソース状態は増
    加する偶数クロックサイクル中にシーケンシャルに選択される請求項１５記載の
    システム。
  17. 【請求項１７】 前記加算比較選択メカニズムは、 前記ソース状態メトリックを２つの可能性ある遷移のそれぞれに対応するブラ
    ンチメトリックに加算し、 前記ソース状態メトリックの合計のそれぞれとブランチメトリックを比較し、 最小合計を選択し、それをターゲット状態メトリックとして指定することによ
    り前記加算比較選択動作を実行する請求項１２記載のシステム。
  18. 【請求項１８】 前記加算比較選択バタフライ動作は畳み込みエンコードさ
    れたデータをデコードするのに使用される請求項１７記載のシステム。
  19. 【請求項１９】 前記第３の記憶エレメントは複数のメモリブロックを含む
    チェーンバックメモリユニットに設けられ、前記メモリブロックのそれぞれは前
    記偶数および奇数クロックサイクルのそれぞれに対する前記予め定められた論理
    ビットを含む請求項１８記載のシステム。
  20. 【請求項２０】 前記チェーンバックメモリユニットは複数のデコードビッ
    ト値を発生させる請求項１９記載のシステム。
  21. 【請求項２１】 前記チェーンバックメモリユニットは、 最新の前記メモリブロックに対して、最小値を有する前記予め定められた論理
    ビットを識別し、 前記最小値論理ビットを特定アドレスに関連付け、 前記予め定められた論理ビットを読み出し、 前記最小値論理ビットの値を前記特定アドレスの最下位ビットに移動させ、前
    記特定アドレス内のすべての値を１ビット位置だけ左にシフトさせて、前記チェ
    ーンバックメモリユニット中の次のメモリブロックに対応する次の特定アドレス
    を突きとめる請求項２０記載のシステム。
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