JPH05244019A - 畳み込み符号の簡易復号方法及び簡易復号回路 - Google Patents

Abstract

(57)【要約】 【目的】 所望の拘束長Ｋ、符号化率ｎ／ｍの畳み込み
符号に対する簡易復号を行う。 【構成】 復号回路に供給されるｍ（＝４）ビット毎の
畳み込み符号データは、それぞれがｘ＝［（Ｋ−１）／
（ｍ−ｎ）］個の直列接続されたシフト段を有するｍ個
のシフトレジスタＳＲ₁ 〜ＳＲ₄ に１ビットずつ分配さ
れて与えられる。ここで［ｐ］は実数ｐ以上の最小の整
数を意味する。ｎ（＝３）個のｍｏｄ２加算器（２３₁
〜２３₄ ）はそれぞれ全シフトレジスタの全シフト段
（＃１〜＃２４）とｎ個の復号生成多項式を規定するｎ
個の復号生成ベクトルによって結合が規定され、それぞ
れのｍｏｄ２加算器は結合されたシフト段の出力をｍｏ
ｄ２加算し、ｎ個の加算結果をｎビットの復号結果とし
て出力する。ｎ個の復号生成ベクトルは、Ｎ＝ｍｘ（＝
２４）個の畳み込み符号の生成多項式を規定するＮ×Ｎ
個の係数を要素とする正方行列の逆行列として得られる
Ｎ行の復号生成ベクトルから選ばれた連続するｎ行の要
素をそれぞれ係数として持つものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、誤り訂正符号の１つ
である畳み込み符号を受信して簡易に原データを復号す
る、それ自体では誤り訂正機能を持たない簡易復号方法
及び簡易復号回路に関する。

【０００２】

【従来の技術】現在知られている畳み込み符号の復号方
法の１つとしてA.J.Viterbi により提案された復号アル
ゴリズムが最も高い誤り訂正能力と信頼性を有する復号
方法であることが知られており、ビタビ復号器としてす
でに衛星通信の分野で一部実用化され、その優位性が実
証されている。しかし、ビタビ復号器は上述したような
優れた特性を持つ反面、誤り訂正率を高めるためには回
路規模が極めて大きくなり、しかもその結果、消費電力
が大きくなるという欠点がある。

【０００３】一方、畳み込み符号を受信して誤り訂正復
号を行う他の復号方法としては、閾値復号、逐次復号な
どがある。これらの復号方法もビタビ復号ほどではない
にしてもそれを実施する復号回路の規模は大きく、その
電力消費が大きくなる欠点がある。そこで、ビタビ復号
器の低消費電力化及び回路規模の低減が可能な方式とし
てＳＳＴ（Scarce State Transition ）方式が提案さ
れ、実用化されている（Ishitani et al, "A Scarece-S
tate-Transition Viterbi-Decoder VLSI for Error Cor
rection", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VO
L.SC-22, NO.4,AUGUST 1987, pp575-581）。

【０００４】図１は例えば上述の文献に示されているよ
うな、ブランチメトリック回路とＡＣＳ回路とパスメモ
リ回路からなる従来の狭義のビタビ復号回路１６にＳＳ
Ｔ方式を適用して構成したＳＳＴ型ビタビ復号器の例で
あり、拘束長Ｋ＝７、符号化率１／２の場合である。Ｓ
ＳＴ型ビタビ復号器は、まず端子１１₁ 、１１₂ に与え
られた伝送路誤りを含んでいるかも知れない受信畳み込
み符号Ｘ₁ ，Ｘ₂ から誤り訂正機能を持たない簡易復号
回路２により復号を行って原データＤの推測復号データ
Ｄ’を得る。この文献に示された簡易復号回路は１０個
のシフト段に保持された１０ビットの符号データから結
合ベクトル(1110111010)で指定された７つのシフト段の
出力符号データを選択してｍｏｄ２加算することにより
原データを１ビット復号するものである。次に、この推
測復号データＤ’を送信側畳み込み符号器と同じ構成の
符号器３で再符号化し、この再符号化畳み込み符号
Ｘ₁'，Ｘ₂'と受信畳み込み符号データ（軟判定データ）
Ｘ₁ ，Ｘ₂ を比較器（排他的論理和回路）１３₁ 、１３
₂ で比較する。

【０００５】伝送路誤りがなければ受信符号データ
Ｘ₁ 、Ｘ₂ と再符号化データＸ₁ ’、Ｘ ₂ ’は一致し、
比較器１３₁ 、１３₂ の出力は共に“０”となる。畳み
込み符号データＸ₁ 、Ｘ₂ は原データの畳込みの結果本
来各データＸ₁ 、Ｘ₂ 、Ｘ₃ 、…の前後複数ビットに渡
って互いに影響を及ぼし合っているので、伝送路誤りが
生じると正しい畳み込み符号では起こり得ないビットパ
ターンが生じる。一方、畳み込み符号器３の出力再符号
化データは、その入力データＤ’が推定誤りであったと
しても畳み込み符号としての再符号化データには異常な
ビットパターンは生じない。従って、伝送路誤りがあっ
た場合、比較器１３₁ 、１３₂ には複数ビットに渡って
連続または不連続に“１”が生じる。この様な推定誤り
を表す比較結果を従来のビタビ復号回路１４の入力とし
て与えてその推定誤りを復号し、その出力と簡易復号回
路２の復号結果Ｄ’とのｍｏｄ２加算をｍｏｄ２加算器
１５で行うことにより簡易復号結果Ｄ’の推定誤りを訂
正し、原データＤを得る。なお、遅延回路１２₁ 、１２
₂ 、１６はデータのタイミングを合わせるためのもので
ある。

【０００６】この様なＳＳＴ型ビタビ復号器では、伝送
路上で畳み込み符号データに誤りが生じなければ、狭義
のビタビ復号回路１４の入力は常に“０”である。その
ため、ビタビ復号回路１４は信号誤りのみを処理するこ
とになる。即ち、ビタビ復号回路１４内のパスメモリ回
路に記憶されるデータは、信号に誤りが生じたとき以外
は“０”であり、パスメモリ回路のゲートのＯＮ−ＯＦ
Ｆ動作は、ほとんど起こらない。一般に、ＣＭＯＳ回路
は信号のＯＮ−ＯＦＦで電力を消費するため、ＳＳＴ型
ビタビ復号器の消費電力は、従来型のビタビ復号器と比
較すると大幅に低減される（復号後の誤り率Ｐｅ＝１０
のとき約４０％）。更に、従来型のビタビ復号器におい
ては、所要パスメモリ長を削減するために最尤判定回路
を用いていたが、ＳＳＴ法を適用したビタビ復号器では
パスメモリ長が削減されるので最尤判定回路を省略する
ことができる。これらの理由からＳＳＴ型ビタビ復号器
は、狭義のビタビ復号回路１４の消費電力と回路規模の
削減が可能であり、有効である。

【０００７】送信側において従来用いられている符号化
率Ｒ＝１／２、拘束長Ｋ＝４の畳み込み符号器の最も簡
単な構成例を図２に示す。この例では符号器は３段のシ
フトレジスタ４と、ｍｏｄ２加算器５₁ 、５₂ とから構
成されている。原データＤ（Ｄ₁ ，Ｄ₂ ，…）が入力端
子６を通してシフトレジスタ４に順次入力され、ｍｏｄ
２加算器５₁ はシフトレジスタ４の全シフト段からの出
力のｍｏｄ２加算を行い、ｍｏｄ２加算器５₂ はシフト
レジスタ４の第１及び第３シフト段からの出力をｍｏｄ
２加算し、これらｍｏｄ２加算器５₁ 、５₂ から畳み込
み符号データＸ ₁ ，Ｘ₂ が端子７₁ 、７₂ に出力され
る。図１の受信側のＳＳＴ型ビタビ復号器はこの符号デ
ータＸ₁ ，Ｘ₂ を受信し、復号する。図２の符号器にお
いてシフトレジスタ４の第１段と第３段の出力は何れも
常に両方のｍｏｄ２加算器５₁ 、５ ₂ に与えられている
ので、データＸ₂ に対するデータＸ₁ の相対的関係はデ
ータＸ₂ を“０”に設定し、第２シフト段の出力をデー
タＸ₁ としたときの関係と等価になる。従って、図２の
符号器に対する図１内の簡易復号回路２は図３に示すよ
うに１つのｍｏｄ２加算器で構成できることは容易に理
解される。この場合、入力符号データをｍｏｄ２加算器
に結合する結合ベクトルは（１１）で表される。

【０００８】

【発明が解決しようとする課題】一般に符号の伝送能率
を高めるためには符号化率Ｒ＝ｎ／ｍ（ｎは入力情報ビ
ット数、ｍは出力ビット数）を大きくし、即ち１に近づ
け、また誤り訂正能力を高めるためには拘束長Ｋをより
長くすることが望まれる。しかしながら、この様なＳＳ
Ｔ型ビタビ復号器で必要となる簡易復号回路２は、畳み
込み符号の符号化率Ｒが１／２で拘束長Ｋが７以下の場
合は前述の文献に示されているように比較的に容易に構
成することができるが、一般にｎ／ｍで表される任意の
符号化率Ｒの畳み込み符号を復号する簡易復号回路を構
成するための論理設計アルゴリズムは見いだされていな
かった。実際、符号化率Ｒ＝１／２以外の畳み込み符号
に対する簡易復号回路はこの出願の発明者らにより符号
化率Ｒ＝３／４、拘束長Ｋ＝７の畳み込み符号について
復号可能な簡易復号回路を試行錯誤的にたまたま構成す
ることができただけである（川添等、「ＳＳＴ型高符号
化率ビタビ復号器の検討」、１９９１年電子情報通信学
会、秋期大会、Ｂ−１５６）。この様に拘束長Ｋが７以
下でかつ符号化率Ｒが１／２である符号以外の任意の符
号化率の畳み込み符号に対する簡易復号回路を構成する
ことは従来困難であり、従ってそのような符号に対する
簡易復号回路を使用しなければならないＳＳＴ型ビタビ
復号器は一般には構成することができなかった。そのた
め、符号化率ｎ／ｍの符号に対してはＳＳＴ型でない従
来のビタビ復号器を用いる必要があり、上記の電力消費
量が大きい問題点を解決できなかった。

【０００９】この発明の第１の目的は、任意の拘束長と
符号化率の畳み込み符号に対する簡易的復号方法を提供
することである。この発明の第２の目的は、上記復号方
法による簡易復号回路を提供することである。この発明
の第３の目的は、上記簡易復号回路を形成する方法を提
供することである。

【００１０】この発明の第４の目的は、上記簡易復号回
路を適用し、任意の符号化率と拘束長の畳み込み符号に
対する消費電力の少ないＳＳＴ型ビタビ復号器を提供す
ることである。この発明の第５の目的は、上記簡易復号
回路を適用した簡単な構成の伝送路品質監視装置を提供
することである。

【００１１】

【課題を解決するための手段】この発明によれば、第１
の目的は符号器に入力された原データの連続するＫ＋ｎ
−１ビットから、それぞれがＫ＋ｎ−１個の予め決めた
結合係数からなるｍ個の符号生成ベクトルのそれぞれの
結合係数に従ってそれぞれ選択されたデータをそれぞれ
ｍｏｄ２加算してｍビットの符号データを出力すること
を、原データがｎビットずつシフトして上記符号器に入
力される毎に繰り返して生成された拘束長Ｋ、符号化率
Ｒ＝ｎ／ｍの畳み込み符号を復号する簡易復号回路であ
り、Ｋ，ｎ，ｍは自然数、Ｋ＞１，ｍ＞ｎであり、順次
受信したｍビット毎の上記畳み込み符号のデータがそれ
ぞれ１ビットずつ供給され、それぞれがｘ≧（Ｋ−１）
／（ｍ−ｎ）を満足する予め決めた整数ｘ個の直列接続
されたシフト段を有するｍ個のシフトレジスタと、上記
ｍ個のシフトレジスタの全Ｎ＝ｍｘ個のシフト段はＮ個
の符号データを保持するためのシフトレジスタ回路を構
成し、上記符号器の符号生成ベクトルに対応した復号生
成行列中から選択された連続するｎ行がそれぞれ有する
Ｎ個の要素である結合係数に従って上記Ｎ個のシフト段
から選択したそれぞれ複数の上記シフト段から出力を取
り出すｎ個の選択結合手段と、上記ｎ個の選択結合手段
とそれぞれ接続され、それぞれ上記複数のシフト段の出
力のｍｏｄ２加算を行いｎビットの復号データを出力す
るｎ個のｍｏｄ２加算手段、とを含み、上記復号生成行
列は、ｎビット毎に上記符号器に入力された原データの
連続するＫ＋ｎ−１ビットに対し上記符号器のｍ個の符
号生成ベクトルを使って作られたＮ＝ｍｘ個の符号を生
成するＮ個の符号生成多項式のＮ×Ｎ個の係数を要素と
する正方行列の逆行列である、ように構成することによ
り達成することが出来る。

【００１２】または符号器に入力された原データの連続
するＫ＋ｎ−１ビットから、それぞれがＫ＋ｎ−１個の
予め決めた結合係数からなるｍ個の符号生成ベクトルの
それぞれの結合係数に従ってそれぞれ選択されたデータ
をそれぞれｍｏｄ２加算してｍビットの符号データを出
力することを、原データがｎビットずつシフトして上記
符号器に入力される毎に繰り返して生成された拘束長
Ｋ、符号化率Ｒ＝ｎ／ｍの畳み込み符号を復号する簡易
復号回路であり、Ｋ，ｎ，ｍは自然数、Ｋ＞１，ｍ＞ｎ
であり、受信した上記畳み込み符号のデータが１ビット
ずつ供給され、Ｎ≧ｍ（Ｋ−１）／（ｍ−ｎ）を満足す
る予め決めた整数Ｎ個の直列接続されたシフト段を有す
るシフトレジスタと、上記Ｎ個のシフト段はＮ個の符号
データを保持するためのシフトレジスタ回路を構成し、
上記符号器の符号生成ベクトルに対応した復号生成行列
中から選択された連続するｎ行がそれぞれ有するＮ個の
要素である結合係数に従って上記Ｎ個のシフト段から選
択したそれぞれ複数の上記シフト段から出力を取り出す
ｎ個の選択結合手段と、上記ｎ個の選択結合手段とそれ
ぞれ接続され、それぞれ上記複数のシフト段の出力のｍ
ｏｄ２加算を行いｎビットの復号データを出力するｎ個
のｍｏｄ２加算手段、とを含み、上記復号生成行列は、
ｎビット毎に上記符号器に入力された原データの連続Ｋ
＋ｎ−１ビットに対し上記符号器のｍ個の符号生成ベク
トルを使って作られたＮ個の符号を生成するＮ個の符号
生成多項式のＮ×Ｎ個の係数を要素とする正方行列の逆
行列である、ように構成することによって達成すること
が出来る。

【００１３】この発明の第２の目的は、符号器に入力さ
れた原データの連続するＫ＋ｎ−１ビットから、それぞ
れがＫ＋ｎ−１個の予め決めた結合係数からなるｍ個の
符号生成ベクトルのそれぞれの結合係数に従ってそれぞ
れ選択されたデータをそれぞれｍｏｄ２加算してｍビッ
トの符号データを出力することを、原データがｎビット
ずつシフトして上記符号器に入力される毎に繰り返して
生成された拘束長Ｋ、符号化率Ｒ＝ｎ／ｍの畳み込み符
号を復号する簡易復号方法であり、Ｋ，ｎ，ｍは自然
数、Ｋ＞１，ｍ＞ｎであり、ｍビットずつ受信した上記
畳み込み符号の最も新しい連続するＮビット、ＮはＮ≧
ｍ（Ｋ−１）／（ｍ−ｎ）を満足する予め決めた整数、
を保持するステップと、上記符号器の符号生成ベクトル
に対応した復号生成行列中から選択された連続するｎ行
がそれぞれ有するＮ個の要素である結合係数に従って上
記Ｎビットの保持されたデータからそれぞれ選択したデ
ータをｎ個のグループで取り出すステップと、上記ｎ個
の各グループ内の上記選択されたデータをｍｏｄ２加算
してｎビットの復号データを出力するステップ、とを含
み、上記復号生成行列は、ｎビット毎に上記符号器に入
力された原データの連続Ｋ＋ｎ−１ビットに対し上記符
号器のｍ個の符号生成ベクトルを使って作られたＮ＝ｍ
ｘ個の符号を生成するＮ個の符号生成多項式のＮ×Ｎ個
の係数を要素とする正方行列の逆行列である、復号方法
により達成することが出来る。

【００１４】この発明の第３の目的は、符号器に入力さ
れた原データの連続するＫ＋ｎ−１ビットから、それぞ
れがＫ＋ｎ−１個の予め決めた結合係数からなるｍ個の
符号生成ベクトルのそれぞれの結合係数に従ってそれぞ
れ選択されたデータをそれぞれｍｏｄ２加算してｍビッ
トの符号データを出力することを、原データがｎビット
ずつシフトして上記符号器に入力される毎に繰り返して
生成された拘束長Ｋ、符号化率Ｒ＝ｎ／ｍの畳み込み符
号を復号する簡易復号回路の形成方法であり、Ｋ，ｎ，
ｍは自然数、Ｋ＞１，ｍ＞ｎであり、上記原データがｎ
ビット入力される毎に入力された最新の連続するＫ＋ｎ
−１ビットの上記原データに対し上記ｍ個の符号生成ベ
クトルを使ってｍビットの符号データを生成することを
繰り返し、各組がｍビットの符号データをｘ組を得るス
テップと、ｘはｘ≧（Ｋ−１）／（ｍ−ｎ）を満足する
予め決めた整数であり、各上記組のｍビットの符号デー
タを生成するｍ個の符号生成多項式を上記ｍ個の符号生
成ベクトルの各（Ｋ＋ｎ−１）個の上記結合係数を含む
Ｎ＝ｘｍ個の結合係数により表現することにより、それ
ぞれがＮ個の結合係数を有するＮ個の符号生成多項式を
得るステップと、上記Ｎ個の符号生成多項式の各Ｎ個の
上記結合係数を要素とするＮ×Ｎの符号生成行列を形成
するステップと、上記符号生成行列からその逆行列を得
るステップと、上記逆行列の連続するｎ行を選択し、上
記選択した各行のＮ個の要素を結合係数とし、上記Ｎ個
の結合係数に従って、上記畳み込み符号データが入力さ
れるＮ個のシフト段とｎ個のｍｏｄ２加算器の対応する
１つとを選択結合するステップ、とを含む、方法により
達成することが出来る。

【００１５】この発明の第４の目的は、上記第１または
第２の目的を達成し、受信畳み込み符号を復号して推定
原データを得る上記簡易復号回路と、上記簡易復号回路
からの推定原データを畳み込みにより再符号化する、送
信側符号器と同じ構成の畳み込み符号器と、上記受信符
号データと上記再符号化データとを排他的論理和により
比較する比較手段と、上記比較手段の比較結果から推定
誤りを復号するビタビ復号回路と、上記簡易復号回路か
らの推定原データと上記ビタビ復号回路からの推定誤り
とをｍｏｄ２加算することにより上記推定原データの推
定誤りを訂正して出力するｍｏｄ２加算手段、とを含む
復号器によって達成することが出来る。

【００１６】この発明の第５の目的は、上記第１または
第２の目的を達成し、受信畳み込み符号を復号して推定
原データを得る上記簡易復号回路と、上記簡易復号回路
からの推定原データを畳み込みにより再符号化する、送
信側符号器と同じ構成の畳み込み符号器と、上記受信符
号データと上記再符号化データとを排他的論理和により
比較して不一致を検出する比較手段と、上記比較手段に
より検出された不一致の数を計数して、その計数値に対
応する評価値を出力する計数手段、とを含む伝送路品質
監視装置によって達成することが出来る。

【００１７】

【実施例】まずこの発明に到達する過程を理解し易くす
るため、この発明の簡易復号回路が対象とする符号化率
ｎ／ｍの畳み込み符号の生成について説明する。拘束長
Ｋで所望の符号化率Ｒ＝ｎ／ｍの畳み込み符号を生成す
る符号器は周知である。例えばパンクチュアド型符号器
の場合は、図４にＫ＝７，Ｒ＝ｎ／ｍ＝３／４の場合を
示すように、７つのシフト段を有するシフトレジスタ４
と、これら７つのシフト段の予め決めたものと結合され
たｍｏｄ２加算器５₁ 、５₂ 、及びｍｏｄ２加算器
５₁ 、５₂ の出力からｎ＝３ビット毎に予め決めたｍ／
２＝２個のビット位置のデータを抽出するシフトレジス
タ８₁ 、８₂ から成るパンクチュア回路８とから構成さ
れる。７つのシフト段と各ｍｏｄ２加算器５₁ 、５₂ と
の結合状態は７つの係数０または１を要素とする結合ベ
クトルで表され、図４の場合の結合ベクトルは（110110
1)と（1001101)であり、係数“１" 及び“０”はそれぞ
れ結合、非結合を表している。なお、拘束長Ｋは１つの
ｍｏｄ２加算器と係数“１”で結合された複数のシフト
段の一端から他端までの段数に対応している。

【００１８】Ｋシフト段と各ｍｏｄ２加算器５₁ 、５₂
との結合は結合ベクトルの係数（要素）が“１”に対応
するシフト段とｍｏｄ２加算器５₁ 、５₂ との結線とし
て示してある。この結合ベクトルとパンクチュア回路８
の抽出ビット位置は、生成される畳み込み符号の誤り訂
正能力が最大となるように選ばれた場合を示している。
この例では原データＤが３ビット入力される毎に４ビッ
トの符号化データＩ₁,Ｉ₂ ，Ｑ₁ ，Ｑ₃ が出力される。
即ち、シフトレジスタ４の全シフト段に原データＤ₁ 〜
Ｄ₇ が保持された状態でｍｏｄ２加算器５₁ 、５₂ から
データ対Ｉ₁ ，Ｑ₁ が出力され、次にデータＤ8 が入力
されるとｍｏｄ２加算器５₁ 、５₂ からデータ対Ｉ₂ ，
Ｑ₂ が出力され、以下同様にデータ対（Ｉ₃ ，Ｑ₃ ），
（Ｉ₁ ，Ｑ₁ ），（Ｉ₂ ，Ｑ₂ ），…が得られる。

【００１９】ｍｏｄ２加算器５₁ 、５₂ からのデータ対
がシフトレジスタ８₁ 、８₂ にそれぞれ３ビット入力さ
れる毎にシフトレジスタ８₁ の第１及び第２ビット位置
及びシフトレジスタ８₂ の第１及び第３ビット位置から
それぞれデータＩ₁ ，Ｉ₂ ，Ｑ₁ ，Ｑ₃ が１組の畳み込
み符号として出力される。従って４つのデータからなる
１組の畳み込み符号（Ｉ₁ ，Ｉ₂ ，Ｑ₁ ，Ｑ₃ ）が得ら
れるには、シフトレジスタ４に原データＤ₁ 〜Ｄ₇ が保
持されている状態に対し更に２つのデータＤ₈,Ｄ₉ が入
力される必要がある。これら２つのデータＤ₈ ，Ｄ₉ が
入力された状態ではシフトレジスタ４にはデータＤ₃ 〜
Ｄ₉ が保持されており、シフトレジスタ８₁ 、８₂ には
ｍｏｄ２加算器５₁ 、５₂ からの現在の出力対Ｉ₃ 、Ｑ
₃ とそれ以前の２対の出力Ｉ₂ 、Ｑ₂ 、Ｉ₁ 、Ｑ₁ が保
持されている。そこで、９ビットのデータＤ₁ 〜Ｄ₉ に
対しデータＩ₁ 、Ｑ₁ を生成する２つの符号生成ベクト
ル（各９ビット）と、データＩ₂ を生成する１つの符号
生成ベクトル（９ビット）と、データＱ₃ を生成する１
つの符号生成ベクトル（９ビット）を規定することがで
きる。

【００２０】図５は図４と同様に拘束長Ｋ＝７，符号化
率Ｒ＝３／４の場合のパンクチュアド型でない畳み込み
符号器の例であり、９個のシフト段を有するシフトレジ
スタ４と、９個のシフト段とそれぞれ予め決めた結合ベ
クトルで結合された４つのｍｏｄ２加算器５₁ 〜５₄ と
から構成されている。図５の接続から明らかなようにｍ
ｏｄ２加算器５₂ とシフトレジスタ４の接続はｍｏｄ２
加算器５₁ とシフトレジスタ４の接続と接続位置が１段
ずれているだけであり、同様にｍｏｄ２加算器５₄ とシ
フトレジスタ４の接続はｍｏｄ２加算器５₃ と２段ずれ
ているだけである。従って、図５の符号器は図４の符号
器と本質的に同じものであり、何れの場合も４ビットの
畳み込み符号Ｉ₁ ，Ｉ₂ ，Ｑ₁ ，Ｑ₃ を得るのに連続９
ビットの入力データを必要とし、原データＤが３ビット
追加される毎に１組４ビット（Ｉ ₁ ，Ｉ₂ ，Ｑ₁ ，
Ｑ₃ ）の畳み込み符号が出力される。従って、図５の場
合これら４ビットの符号データを生成するための４つの
符号生成ベクトル（各９ビット）は上記４つの結合ベク
トルと同じものであり、これらは図４の４つの符号生成
ベクトルと同じである。一般に、拘束長Ｋ、符号化率ｎ
／ｍの場合、ｍビット１組の畳み込み符号を得るには連
続Ｋ＋ｎ−１ビットの入力データを必要とし、入力デー
タＤがｎビット追加される毎にｍビットの畳み込み符号
を得るＫ＋ｎ−１ビットの生成ベクトルをｎ個規定する
ことができる。

【００２１】図４及び５で示した例では９ビットの原デ
ータＤ₁ 〜Ｄ₉ を用いて最初の１組の符号データＩ₁ ¹，
Ｉ₂ ¹，Ｑ₁ ¹，Ｑ₃ ¹をそれぞれ次式 Ｉ₁ ¹＝Ｄ₁＋Ｄ₂＋Ｄ₄＋Ｄ₅＋Ｄ₇ Ｉ₂ ¹＝Ｄ₂＋Ｄ₃＋Ｄ₅＋Ｄ₆＋Ｄ₈ Ｑ₁ ¹＝Ｄ₁＋Ｄ₄＋Ｄ₅＋Ｄ₆＋Ｄ₇ Ｑ₃ ¹＝Ｄ₃＋Ｄ₆＋Ｄ₇＋Ｄ₈＋Ｄ₉ （１） の様に表すことができる。但し上式中の記号“＋”はｍ
ｏｄ２加算（排他的論理和）を表すものとする。前述の
ように、受信側において受信したＫ＝７，Ｒ＝３／４の
畳み込み符号データＩ₁ ，Ｉ₂ ，Ｑ₁ ，Ｑ₃ から原デー
タＤ₁ 〜Ｄ₉ を復号できる誤り訂正機能を持たない簡易
復号回路はこの出願の発明者らにより試行錯誤的にたま
たま１つだけ構成することができたが、一般に拘束長
Ｋ、符号化率Ｒ＝ｎ／ｍの畳み込み符号をビタビ復号ア
ルゴリズムを使わないで復号できる簡易復号回路を構成
することは非常に困難であった。

【００２２】ところで、式（１）で表される状態にある
図４又は５の符号器に更に３ビットの原データＤ₁₀，Ｄ
₁₁，Ｄ₁₂を入力して得られる符号器の１組の出力符号デ
ータＩ₁ ²，Ｉ₂ ²，Ｑ₁ ²，Ｑ₃ ²は次式 Ｉ₁ ²＝Ｄ₄＋Ｄ₅＋Ｄ₇＋Ｄ₈＋Ｄ₁₀ Ｉ₂ ²＝Ｄ₅＋Ｄ₆＋Ｄ₈＋Ｄ₉＋Ｄ₁₁ Ｑ₁ ²＝Ｄ₄＋Ｄ₇＋Ｄ₈＋Ｄ₉＋Ｄ₁₀ Ｑ₃ ²＝Ｄ₆＋Ｄ₉＋Ｄ₁₀＋Ｄ₁₁＋Ｄ₁₂ （２） で表される。式（１）では９個の変数Ｄ₁ 〜Ｄ₉ により
１組４個のｍｏｄ２加算値Ｉ₁ ¹，Ｉ₂ ¹，Ｑ₁ ¹，Ｑ₃ ¹を決
定する１組４つの多項式が得られ、式（２）では３個の
変数Ｄ₁₀〜Ｄ₁₂が新たに追加されて更に４個のｍｏｄ２
加算値を決定する４つの多項式が得られる。この様に原
データＤが３ビットずつ入力される毎に１組４個ずつ多
項式が増加するので、これを繰り返せばある時点で得ら
れた多項式の数が使用された変数Ｄ₁ ，Ｄ₂ ，…の数と
等しいかそれより大きくなる。例えば上述のＫ＝７，ｎ
／ｍ＝３／４の場合は、全部でｘ組の多項式が得られた
時点で全多項式の数が変数データＤの数以上になったと
すると、次式 ４ｘ≧９＋３（ｘ−１） （３） が成立するので、式（３）を満足する最小の整数ｘの値
はｘ＝６となり、２４個の変数Ｄ₁ 〜Ｄ₂₄を含む２４個
の多項式が得られる。このことは畳み込み符号データで
ある２４個（６組）のｍｏｄ２加算値（Ｉ₁ ¹，Ｉ₂ ¹，Ｑ
₁ ¹，Ｑ₃ ¹），（Ｉ ₁ ²，Ｉ₂ ²，Ｑ₁ ²，Ｑ₃ ²），…，
（Ｉ₁ ⁶，Ｉ₂ ⁶，Ｑ₁ ⁶，Ｑ₃ ⁶）が与えられれば逆に変数Ｄ
₁ 〜Ｄ₂₄を決定することができることを意味している。
そこで受信側の簡易復号回路においては少なくとも２４
個の受信符号データを保持することができるシフトレジ
スタを設ければ、このシフトレジスタに保持された２４
個の受信データ、即ち６組の受信畳み込み符号から２４
ビットの原データＤ₁ 〜Ｄ₂₄を以下のようにして求める
ことができる。

【００２３】上述の２４個の多項式を、係数ａ_i,j ( ａ
_i,j は０又は１であり、ｉ＝１〜２４、ｊ＝１〜２４で
ある）を使って次のような符号生成多項式として表す。 Ｉ₁ ¹＝ａ₁,₁Ｄ₁＋ａ₁,₂Ｄ₂＋…＋ａ₁,₂₄Ｄ₂₄ Ｉ₂ ¹＝ａ₂,₁Ｄ₁＋ａ₂,₂Ｄ₂＋…＋ａ₂,₂₄Ｄ₂₄ Ｑ₁ ¹＝ａ₃,₁Ｄ₁＋ａ₃,₂Ｄ₂＋…＋ａ₃,₂₄Ｄ₂₄ Ｑ₃ ¹＝ａ₄,₁Ｄ₁＋ａ₄,₂Ｄ₂＋…＋ａ₄,₂₄Ｄ₂₄ ・ ・ Ｉ₁ ⁶＝ａ₂₁,₁Ｄ₁＋ａ₂₁,₂Ｄ₂＋…＋ａ₂₁,₂₄Ｄ₂₄ Ｉ₂ ⁶＝ａ₂₂,₁Ｄ₁＋ａ₂₂,₂Ｄ₂＋…＋ａ₂₂,₂₄Ｄ₂₄ Ｑ₁ ⁶＝ａ₂₃,₁Ｄ₁＋ａ₂₃,₂Ｄ₂＋…＋ａ₂₃,₂₄Ｄ₂₄ Ｑ₃ ⁶＝ａ₂₄,₁Ｄ₁＋ａ₂₄,₂Ｄ₂＋…＋ａ₂₄,₂₄Ｄ₂₄ （４） 式（１）、（２）を参照すれば、例えばａ₁,₁ ＝１，ａ
₁,₂ ＝１，ａ₁,₃ ＝０，ａ₁,₄ ＝１，ａ₁,₅ ＝１，ａ₁,
₆ ＝０，ａ₁,₇ ＝１であり、８≦ｊ≦２４ではａ_i,j ＝
０であることは明かである。同様にして他の全ての係数
も決定されており、これら全多項式の係数ａ_i,j を要素
とする正方行列Ａを図６に示す。即ち、この行列Ａは図
４又は５に示す符号器の畳み込み符号生成行列を表して
いる。図６から明らかなように、例えば４行９列の係数
ａ₁,₁ 〜ａ₄,₉ が例えば図５に示す４つのｍｏｄ２加算
器５₁ 〜５₄ のそれぞれとシフトレジスタ４の９つのシ
フト段との結合係数を示している。この様に全ての係数
ａ_i,j は図４又は５の符号器の構成により予め決められ
ている。従って式（４）の係数ａ_i,j を要素とする正方
行列Ａの逆行列Ｂを求めれば原データＤ₁ 〜Ｄ₂₄は次式
により求められる。

【００２４】 Ｄ₁＝ｂ₁,₁Ｉ₁ ¹＋ｂ₁,₂Ｉ₂ ¹＋ｂ₁,₃Ｑ₁ ¹＋…＋ｂ₁,₂₄Ｑ₃ ⁶ Ｄ₂＝ｂ₂,₁Ｉ₁ ¹＋ｂ₂,₂Ｉ₂ ¹＋ｂ₂,₃Ｑ₁ ¹＋…＋ｂ₂,₂₄Ｑ₃ ⁶ ・ ・ Ｄ₂₄＝ｂ₂₄,₁Ｉ₁ ¹＋ｂ₂₄,₂Ｉ₂ ¹＋ｂ₂₄,₃Ｑ₁ ¹＋…＋ｂ₂₄,₂₄Ｑ₃ ⁶ （５） ここでｂ_i,j （ｉ＝１〜２４，ｊ＝１〜２４）は正方行
列Ｂの要素であり、“１" 又は“０" である。式（５）
を復号生成多項式を呼ぶ。

【００２５】図６に示す正方行列Ａの逆行列は容易に計
算することができ、その計算結果を図７に示す。行列Ｂ
は原データ復号生成行列を表している。前述の説明から
明らかなように符号化率Ｒ＝３／４の場合の畳み込み符
号の復号においては４ビットの受信符号データ毎に３ビ
ットの原データを得ることになる。図７の行列Ｂにおい
て、任意の行から開始して連続する３行は何れも図６に
示す符号生成行列に従って畳み込み符号化を行う図４又
は５に示す符号器によって生成された畳み込み符号から
３ビットの原データを決定する３つの復号生成多項式の
係数解を与えており、どの連続する３行の係数を使って
も復号回路を構成することができる。

【００２６】図８は図７においてＬa で示す最下３行の
グループの係数を使って構成したこの発明による簡易復
号回路の実施例を示し、復号すべき符号は前述の図４又
は５の符号器によって生成される拘束長Ｋ＝７，符号化
率Ｒ＝３／４の畳み込み符号である。この実施例では２
４ビットの受信符号データを保持するのに必要な２４個
のシフト段＃１〜＃２４は４行６列に配列され、各行の
６つのシフト段は直列に接続され４つのシフトレジスタ
ＳＲ₁ 〜ＳＲ₄ が構成され、これら４つのシフトレジス
タがシフトレジスタ回路２２を構成している。これら４
つのシフトレジスタＳＲ₁ 〜ＳＲ₄ の入力端子２１₁ 〜
２１₄ に４ビット毎の入力符号データＩ ₁ ，Ｉ₂ ，
Ｑ₁ ，Ｑ₃ を分配して入力することを繰り返すことによ
り２４個のシフト段の全てがデータが満たされている状
態では第１行第６列（右上角）のシフト段に最も早い、
即ち最も古いデータが保持され、第４行第１列（左下
角）のシフト段に最も遅れた、即ち最も新しいデータが
保持されているので、２４個のデータの最も早いデータ
から最も遅れたデータまでをそれぞれ保持しているシフ
ト段に図に示すように番号＃１〜＃２４を順に付けてあ
る。

【００２７】図８の簡易復号回路には復号結果を３ビッ
トずつ並列出力する３つのｍｏｄ２加算器２３₁ 、２３
₂ 、２３₃ が更に設けられている。図７の行グループＬ
a 内の第１行目の左から右に並んだ２４個の係数は２４
個のシフト段＃１〜＃２４のそれぞれとｍｏｄ２加算器
２３₁ との結合状態を表し、係数“１”のそれぞれの位
置に対応するシフト段＃１〜＃４、＃６、＃９、＃１
５、＃１７、＃１９、＃２０、＃２３の出力が選択され
ｍｏｄ２加算器２３₁ でｍｏｄ２加算される。同様に行
グループＬa 内の第２行目の２４個の係数は２４個のシ
フト段＃１〜＃２４のそれぞれとｍｏｄ２加算器２３₂
との結合状態を表し、係数“１”の位置に対応するシフ
ト段＃５〜＃９、＃１１、＃１２、＃１５〜＃１９、＃
２１〜＃２３の出力が選択されｍｏｄ２加算器２３₂ で
ｍｏｄ２加算され、行グループＬa内の第３行目の２４
個の係数は２４個のシフト段のそれぞれとｍｏｄ２加算
器２３₃ との結合状態を表し、係数“１”の位置に対応
するシフト段＃９〜＃１２、＃１４、＃１７、＃２１、
＃２２、＃２４の出力が選択されｍｏｄ２加算器２３ ₃
でｍｏｄ２加算される。

【００２８】最初の２４個の符号データがシフトレジス
タ回路２２に保持された状態でｍｏｄ２加算器２３₁ 〜
２３₃ から得られる出力は復号された原データＤ₁ ，Ｄ
₂ ，Ｄ₃ である。以降４ビットのデータＩ₁ ，Ｉ₂ ，Ｑ
₁ ，Ｑ₃ がシフトレジスタ回路２２に入力される毎にデ
ータＤ₄ ，Ｄ₅ ，Ｄ₆ ，…が３ビットずつ出力端子２４
₁ 、２４₂ 、２４₃ に得られる。

【００２９】前述のように行グループＬa は畳み込み符
号の復号を可能とする生成多項式を決める１組の係数解
であり、同様に他の任意の連続する３行のグループの何
れも同様の畳み込み符号の復号を可能とする生成多項式
を決める他の組の係数解となっている。それぞれ連続す
る３行の係数に従って図８における２４個のシフト段＃
１〜＃２４と３つのｍｏｄ２加算器２３₁ 、２３₂ 、２
３₃ との結線を行えば同様に簡易復号回路を構成するこ
とができる。例えばＬb で示す最上３行を使って簡易復
号回路を構成する場合は、図７から明らかなように行グ
ループＬb の右端４つのビット位置の係数は全て“０”
となっており、この４つのビット位置に対応するシフト
段は３つのｍｏｄ２加算器２３₁ 、２３₂ 、２３₃ の何
れとも結合されない。従ってこの４つのシフト段を省略
することができ、その場合シフトレジスタ回路２２はシ
フト段＃２１〜＃２４が省略された４行５列のシフトレ
ジスタ回路となる。この場合が前述の論文に発表した、
この出願の発明者等によって試行錯誤的に構成すること
ができた復号回路に相当する。

【００３０】行グループＬc は行グループＬb において
右端４つのビット位置の係数“０”を全て左端に移した
ものと等価であり、その４つのビット位置に対応するシ
フト段も同様に省略できるので、行グループＬb に従っ
て構成した簡易復号回路と全く同じとなる。この様にＫ
＝７，Ｒ＝３／４の畳み込み符号が４ビット毎に並列に
入力される簡易復号回路のシフトレジスタ回路２２は一
般には４行６列のシフトレジスタ回路となるが、図７の
場合のように１つまたは複数のシフト段が省略できる係
数解の組が得られる場合もある。また図８におけるシフ
ト段＃１３のように何れのｍｏｄ２加算器とも結合され
ないがデータ間のタイミングを保存するためにのみ使わ
れるものもある。

【００３１】図８の実施例では入力符号データが４ビッ
ト毎に並列に入力される場合の簡易復号回路の例を示し
たが、図９に示す簡易復号回路の実施例は直列に入力さ
れる畳み込み符号に対し図８の場合と同様に図７の逆行
列で表された係数解の１つの組である行グループＬa に
従って構成した場合を示す。この実施例ではシフトレジ
スタ回路２２を構成する２４個のシフト段＃１〜＃２４
は全て直列に接続され、これらのシフト段と３つのｍｏ
ｄ２加算器２３₁ 、２３₂ 、２３₃ が図７の逆行列中の
行グループＬa の係数に従って図８の場合と同様に接続
されている。入力符号データはＩ₁ ，Ｉ₂ ，Ｑ₁ ，Ｑ₃
の順に繰り返しシフトレジスタ回路２２に入力され、全
シフト段＃１〜＃２４にデータが初めて満たされた状態
でｍｏｄ２加算器２３₁ 、２３₂ 、２３₃ の出力が復号
された原データＤ₁ ，Ｄ₂ ，Ｄ₃としてラッチ２５₁ 、
２５₂ 、２５₃ に取り込まれ、出力端子２４₁ 、２
４₂ 、２４₃ に出力される。以降は４ビットの符号デー
タＩ₁ ，Ｉ₂ ，Ｑ₁ ，Ｑ₃ が入力される毎にｍｏｄ２加
算器２３₁ 、２３₂ 、２３₃ から３ビットの復号データ
がラッチ２５₁ 、２５₂ 、２５₃ に取り込まれる。

【００３２】上述では拘束長Ｋ＝７、符号化率Ｒ＝ｎ／
ｍ＝３／４の畳み込み符号に対する簡易復号回路の例を
説明したが、同じ拘束長Ｋ＝７，で例えば符号化率Ｒ＝
ｎ／ｍ＝７／８の畳み込み符号の場合についてその簡易
復号回路を構成する手順を簡単に説明する。最初の１３
ビットの原データＤ₁ 〜Ｄ₁₃を用いて次の符号生成多項
式に従った符号器により最初の８ビットの畳み込み符号
データＩ₁ ，Ｉ₂ ，Ｉ ₃ ，Ｉ₄ ，Ｉ₆ ，Ｑ₁ ，Ｑ₅ ，Ｑ
₇ を生成するものとする。

【００３３】 Ｉ₁ ¹＝Ｄ₁＋Ｄ₂＋Ｄ₄＋Ｄ₅＋Ｄ₇ Ｉ₂ ¹＝Ｄ₂＋Ｄ₃＋Ｄ₅＋Ｄ₆＋Ｄ₈ Ｉ₃ ¹＝Ｄ₃＋Ｄ₄＋Ｄ₆＋Ｄ₇＋Ｄ₉ Ｉ₄ ¹＝Ｄ₄＋Ｄ₅＋Ｄ₇＋Ｄ₈＋Ｄ₁₀ Ｉ₆ ¹＝Ｄ₆＋Ｄ₇＋Ｄ₉＋Ｄ₁₀＋Ｄ₁₂ Ｑ₁ ¹＝Ｄ₁＋Ｄ₄＋Ｄ₅＋Ｄ₆＋Ｄ₇ Ｑ₅ ¹＝Ｄ₅＋Ｄ₈＋Ｄ₉＋Ｄ₁₀＋Ｄ₁₁ Ｑ₇ ¹＝Ｄ₇＋Ｄ₁₀＋Ｄ₁₁＋Ｄ₁₂＋Ｄ₁₃ （６） 次の７ビットの原データＤ₁₄〜Ｄ₂₀が符号器に入力され
ると上式中のデータを全て７ビットシフトして得られる
次式により次の８ビット１組の符号データが得られる。

【００３４】 Ｉ₁ ²＝Ｄ₈＋Ｄ₉＋Ｄ₁₁＋Ｄ₁₂＋Ｄ₁₄ Ｉ₂ ²＝Ｄ₉＋Ｄ₁₀＋Ｄ₁₂＋Ｄ₁₃＋Ｄ₁₅ Ｉ₃ ²＝Ｄ₁₀＋Ｄ₁₁＋Ｄ₁₃＋Ｄ₁₄＋Ｄ₁₆ Ｉ₄ ²＝Ｄ₁₁＋Ｄ₁₂＋Ｄ₁₄＋Ｄ₁₅＋Ｄ₁₇ Ｉ₆ ²＝Ｄ₁₃＋Ｄ₁₄＋Ｄ₁₆＋Ｄ₁₇＋Ｄ₁₉ Ｑ₁ ²＝Ｄ₈＋Ｄ₁₁＋Ｄ₁₂＋Ｄ₁₃＋Ｄ₁₄ Ｑ₅ ²＝Ｄ₁₂＋Ｄ₁₅＋Ｄ₁₆＋Ｄ₁₇＋Ｄ₁₈ Ｑ₇ ²＝Ｄ₁₄＋Ｄ₁₇＋Ｄ₁₈＋Ｄ₁₉＋Ｄ₂₀ （７） 更に原データＤを７ビット符号器に入力する毎に８ビッ
ト１組の符号データが増えるので、８ビット符号データ
の生成をｘ回繰り返したとき、得られる符号生成多項式
の数（全符号データ数）がそれまでに入力された原デー
タＤの数と等しいかそれより大きいとすると、８ｘ≧１
３＋７（ｘ−１）が成り立つから最小のｘの値はｘ＝６
となる。この時得られる８ｘ＝４８個の符号データをそ
れぞれ表す符号生成多項式の各係数ａ_i,j （ｉ＝１〜４
８，ｊ＝１〜４８）で表すと、式（６）、（７）からこ
れらの係数ａ_i,j は図１０に示す正方行列Ａで表すこと
ができる。これら４８個の符号生成多項式の係数がこの
ように決められているので、４８個の符号化データが与
えられれば逆に４８個の原データを決定することがで
き、それら原データを生成する復号生成多項式の係数ｂ
_i,j （ｉ＝１〜４８，ｊ＝１〜４８）は図１０に示す正
方行列Ａの逆行列Ｂ＝Ａ¹ によって与えられ、その逆行
列Ｂの計算結果を図１１に示す。従って、簡易復号回路
においては８ｘ＝４８ビットの入力畳み込み符号データ
を保持するシフト段数を有するシフトレジスタ回路を設
ければ、新しく入力された８ビットの符号データとそれ
以前の４０ビットの符号データから図１１で決められた
係数の７つの復号生成多項式を使って７ビットの原デー
タを復号する事ができる。

【００３５】図１１の逆行列において、任意の行から開
始する連続する７行は何れも復号生成多項式の係数解の
組を与える。例えば行グループＬa で示す最上７行の係
数に従って構成した簡易復号回路を図１２に示す。図８
の場合と同様に行グループＬa 内の第１〜７行の係数
“１”の位置はシフト段＃１〜＃４８中の、ｍｏｄ２加
算器２３₁ 〜２３₇ と結合すべきシフト段番号を表して
いる。この簡易復号回路により、最初の４８ビットの符
号データがシフト段＃１〜＃４８に保持された状態で原
データＤ₁ 〜Ｄ₇ がｍｏｄ２加算器２３₁ 〜２３₇ から
復号されて出力され、以降入力符号データが８ビット与
えられる毎に７ビットの原データが復号される。図１１
の簡易復号回路も図９と同様に全てのシフト段が直列接
続された構成に変形できることは明かである。

【００３６】一般に拘束長Ｋ、符号化率Ｒ＝ｎ／ｍの畳
み込み符号に対する簡易復号回路において、シフトレジ
スタ回路２２に保持しなければならない全データビット
数Ｎ＝ｍｘは式（３）と同様に次式 ｍｘ≧Ｋ＋ｎ−１＋ｎ（ｘ−１） （８） を満足する必要がある。従って列数（例えば図８の実施
例の各シフトレジスタＳＲ₁ 〜ＳＲ₄ のシフト段数）ｘ
は次式 ｘ≧（Ｋ−１）／（ｍ−ｎ） （９） を満足する整数を選べばよく、またシフトレジスタ回路
２２内の必要な全シフト段数Ｎは次式 Ｎ＝ｘｍ≧ｍ（Ｋ−１）／（ｍ−ｎ） （１０） で表される。簡易復号回路の構成を小さくするにはｘの
値を小さく選ぶことが好ましく、その場合は次式 ｘ＝［（Ｋ−１）／（ｍ−ｎ）］ （１１） によってｘの値を決定すればよい。但し記号［ｐ］は実
数ｐ以上の最小の整数を表すものとする。あるいは上式
（９）、（１０）において（Ｋ−１）／（ｍ−ｎ）が整
数とならない場合は、（Ｋ−１）／（ｍ’−ｎ）が整数
となるｍを越えない最大の整数ｍ’を求めてｍの代わり
に用いてもよい。一般にｍ’＝ｎ＋１に選べば式（９）
のｘの値は拘束長Ｋが如何なる値でも常に整数となる。
即ち、例えば式（１）のようなｍ個の畳み込み符号生成
多項式からｍ’＝ｎ＋１個を選択して前述と同様にｎビ
ットのデータを追加する毎にｍ’個の生成多項式を増や
していく手順でｘｍ’個の生成多項式を得て、それら多
項式の係数を要素とするｍｘ×ｍｘの正方行列Ａを求め
る。この場合、シフトレジスタ回路２２内の１行のシフ
ト段数ｘはＫ−１となる。何れの方法においても得られ
た符号生成行列Ａの行列式が０となった場合は逆行列Ｂ
＝Ａ^-1を求めることはできない。その時は式（９）を満
足する他のｘの値を選べば逆行列を求められる可能性が
ある。

【００３７】この様にこの発明によれば従来構成できな
かった任意の符号化率ｎ／ｍの復号回路を例えば図８、
９、１２に示すようにシフトレジスタ回路と論理回路に
より簡単に実現できる。この発明の適用例として、図１
と同様に簡易復号回路を用いて構成した符号化率ｎ／ｍ
のＳＳＴ型ビタビ復号器の構成を図１３に示す。伝送路
上で誤りの加わったｍビットの受信畳み込み符号データ
（軟判定データ）Ｘ₁ 〜Ｘ_m から符号化率ｎ／ｍのこの
発明の簡易復号回路２０を用いてｎビットの原データＤ
の推測を行う。次にｎビットの推測原データＤ’を送信
側畳み込み符号器と同じ構成の符号器３で再符号化し、
この再符号化畳み込み符号と受信畳み込み符号Ｘ₁ 〜Ｘ
_mを比較器（排他的論理和回路）１３₁ 〜１３_m で比較
して検出される伝送路誤りに起因したビットパターン異
常を狭義のビタビ復号回路１４に入力し、対応する推定
データＤ’の誤りを復号する。この結果得られた推定デ
ータＤ’の誤りと簡易復号回路２０の出力である推定原
データＤ’をｍｏｄ２加算器１５₁ 〜１５_nでｍｏｄ２
加算することにより推定原データＤ’中の誤りを訂正し
てｎビットの最終復号データＤを得る。

【００３８】この発明の他の適用例として、回線の品質
を監視するため、バーモニタと呼ばれる伝送路符号誤り
測定装置に適用した場合の構成を図１４に示す。伝送路
上から得た符号化率ｎ／ｍの受信符号データが端子１１
₁ 〜１１_m に与えられ、図１３の場合と同様に誤り訂正
機能を持たないこの発明の簡易復号回路２０でｎビット
の原データが推定復号される。復号結果は図１３と同様
に送信側符号器と同じ構成の符号器３により再符号化さ
れて比較器１３₁ 〜１３_m に与えられる。一方、端子１
１₁ 〜１１_m から受信ｍビット符号データもタイミング
を合わせる遅延回路１２₁ 〜１２_m を通して比較器１３
₁ 〜１３_m に与えられ、再符号化データと比較される。
受信ｍビット符号データに伝送路誤りがなければ受信符
号データと再符号化データは互いに一致し、比較器１３
₁ 〜１３_m の出力は全て“０”である。受信符号データ
に伝送路誤りがあるとそのビットパターンの異常が生
じ、再符号化データとの間に不一致が生じ、不一致を検
出した比較器から“１”が出力され、その不一致を表す
“１”が計数回路１８により計数される。計数回路１８
は誤りの計数値に基づいて回線品質を表す評価値を計算
して出力する。

【００３９】

【発明の効果】以上説明したようにこの発明によれば、
予め決められた任意の符号化率ｎ／ｍの畳み込み符号を
複合できる簡易復号回路を実現できる。この簡易復号回
路をＳＳＴ型ビタビ復号器に適用すれば、それに使用さ
れている狭義のビタビ復号回路は主に誤り系列だけを復
号する事になる。伝送路で受ける誤り系列は原データ系
列の情報量と比較すれば、その量は大幅に小さいので、
狭義のビタビ復号回路をＣＭＯＳによって構成すること
によりビタビ復号回路における電力消費を大幅に小さく
できる。また誤り系列だけを復号すればよいため、その
状態は“０，０”の状態に集中するものと見ることがで
きる。このため最尤判定回路を特に設けなくてもあるパ
スメモリ系列を特定してその出力から復号出力を取り出
す構成にしても大きな誤差が発生することはない。従っ
て、最尤判定回路を省略することができ、回路規模を小
さくすることができる。

【図面の簡単な説明】

【図１】従来のＳＳＴ型ビタビ復号器の構成を示すブロ
ック図。

【図２】符号化率Ｒ＝１／２、拘束長Ｋ＝４の符号器の
構成図。

【図３】図２の符号器に対応する簡易復号回路の構成
図。

【図４】符号化率Ｒ＝３／４、拘束長Ｋ＝７のパンクチ
ュアド型符号器の構成図。

【図５】図４の符号器を変形した非パンクチュアド型符
号器の例を示す図。

【図６】図４の符号器の符号生成多項式の係数を要素と
する正方行列を示す図。

【図７】図６の正方行列の逆行列を示す図。

【図８】図７により求められた復号生成多項式の係数に
従って構成した簡易復号回路の実施例を示す図。

【図９】図８の復号回路の変形実施例を示す図。

【図１０】符号化率Ｒ＝７／８、拘束長Ｋ＝７の符号生
成多項式の係数を要素とする正方行列を示す図。

【図１１】図１０の行列の逆行列を示す図。

【図１２】図１１により求められた復号生成多項式の係
数に従って構成した簡易復号回路の実施例を示す図。

【図１３】この発明の簡易復号回路を適用したＳＳＴ型
ビタビ復号器の構成を示すブロック図。

【図１４】この発明の簡易復号回路を適用した伝送路符
号誤り測定装置の構成を示すブロック図。

フロントページの続き (72)発明者 加藤 修三 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内

Claims (12)

【特許請求の範囲】
1. 【請求項１】 符号器に入力された原データの連続する
   Ｋ＋ｎ−１ビットから、それぞれがＫ＋ｎ−１個の予め
   決めた結合係数からなるｍ個の符号生成ベクトルのそれ
   ぞれの結合係数に従ってそれぞれ選択されたデータをそ
   れぞれｍｏｄ２加算してｍビットの符号データを出力す
   ることを、原データがｎビットずつシフトして上記符号
   器に入力される毎に繰り返して生成された拘束長Ｋ、符
   号化率Ｒ＝ｎ／ｍの畳み込み符号を復号する簡易復号回
   路であり、Ｋ，ｎ，ｍは自然数、Ｋ＞１，ｍ＞ｎであ
   り、 順次受信したｍビット毎の上記畳み込み符号のデータが
   それぞれ１ビットずつ供給され、それぞれがｘ≧（Ｋ−
   １）／（ｍ−ｎ）を満足する予め決めた整数ｘ個の直列
   接続されたシフト段を有するｍ個のシフトレジスタと、
   上記ｍ個のシフトレジスタの全Ｎ＝ｍｘ個のシフト段は
   Ｎ個の符号データを保持するためのシフトレジスタ回路
   を構成し、 上記符号器の符号生成ベクトルに対応した復号生成行列
   中から選択された連続するｎ行がそれぞれ有するＮ個の
   要素である結合係数に従って上記Ｎ個のシフト段から選
   択したそれぞれ複数の上記シフト段から出力を取り出す
   ｎ個の選択結合手段と、 上記ｎ個の選択結合手段とそれぞれ接続され、それぞれ
   上記複数のシフト段の出力のｍｏｄ２加算を行いｎビッ
   トの復号データを出力するｎ個のｍｏｄ２加算手段、 とを含み、上記復号生成行列は、ｎビット毎に上記符号
   器に入力された原データの連続するＫ＋ｎ−１ビットに
   対し上記符号器のｍ個の符号生成ベクトルを使って作ら
   れたＮ＝ｍｘ個の符号を生成するＮ個の符号生成多項式
   のＮ×Ｎ個の係数を要素とする正方行列の逆行列であ
   る。
2. 【請求項２】 符号器に入力された原データの連続する
   Ｋ＋ｎ−１ビットから、それぞれがＫ＋ｎ−１個の予め
   決めた結合係数からなるｍ個の符号生成ベクトルのそれ
   ぞれの結合係数に従ってそれぞれ選択されたデータをそ
   れぞれｍｏｄ２加算してｍビットの符号データを出力す
   ることを、原データがｎビットずつシフトして上記符号
   器に入力される毎に繰り返して生成された拘束長Ｋ、符
   号化率Ｒ＝ｎ／ｍの畳み込み符号を復号する簡易復号回
   路であり、Ｋ，ｎ，ｍは自然数、Ｋ＞１，ｍ＞ｎであ
   り、 受信した上記畳み込み符号のデータが１ビットずつ供給
   され、Ｎ≧ｍ（Ｋ−１）／（ｍ−ｎ）を満足する予め決
   めた整数Ｎ個の直列接続されたシフト段を有するシフト
   レジスタと、上記Ｎ個のシフト段はＮ個の符号データを
   保持するためのシフトレジスタ回路を構成し、 上記符号器の符号生成ベクトルに対応した復号生成行列
   中から選択された連続するｎ行がそれぞれ有するＮ個の
   要素である結合係数に従って上記Ｎ個のシフト段から選
   択したそれぞれ複数の上記シフト段から出力を取り出す
   ｎ個の選択結合手段と、 上記ｎ個の選択結合手段とそれぞれ接続され、それぞれ
   上記複数のシフト段の出力のｍｏｄ２加算を行いｎビッ
   トの復号データを出力するｎ個のｍｏｄ２加算手段、 とを含み、上記復号生成行列は、ｎビット毎に上記符号
   器に入力された原データの連続Ｋ＋ｎ−１ビットに対し
   上記符号器のｍ個の符号生成ベクトルを使って作られた
   Ｎ個の符号を生成するＮ個の符号生成多項式のＮ×Ｎ個
   の係数を要素とする正方行列の逆行列である。
3. 【請求項３】 符号器に入力された原データの連続する
   Ｋ＋ｎ−１ビットから、それぞれがＫ＋ｎ−１個の予め
   決めた結合係数からなるｍ個の符号生成ベクトルのそれ
   ぞれの結合係数に従ってそれぞれ選択されたデータをそ
   れぞれｍｏｄ２加算してｍビットの符号データを出力す
   ることを、原データがｎビットずつシフトして上記符号
   器に入力される毎に繰り返して生成された拘束長Ｋ、符
   号化率Ｒ＝ｎ／ｍの畳み込み符号を復号する簡易復号方
   法であり、Ｋ，ｎ，ｍは自然数、Ｋ＞１，ｍ＞ｎであ
   り、 ｍビットずつ受信した上記畳み込み符号の最も新しい連
   続するＮビット、ＮはＮ≧ｍ（Ｋ−１）／（ｍ−ｎ）を
   満足する予め決めた整数、を保持するステップと、 上記符号器の符号生成ベクトルに対応した復号生成行列
   中から選択された連続するｎ行がそれぞれ有するＮ個の
   要素である結合係数に従って上記Ｎビットの保持された
   データからそれぞれ選択したデータをｎ個のグループで
   取り出すステップと、 上記ｎ個の各グループ内の上記選択されたデータをｍｏ
   ｄ２加算してｎビットの復号データを出力するステッ
   プ、 とを含み、上記復号生成行列は、ｎビット毎に上記符号
   器に入力された原データの連続Ｋ＋ｎ−１ビットに対し
   上記符号器のｍ個の符号生成ベクトルを使って作られた
   Ｎ＝ｍｘ個の符号を生成するＮ個の符号生成多項式のＮ
   ×Ｎ個の係数を要素とする正方行列の逆行列である。
4. 【請求項４】 符号器に入力された原データの連続する
   Ｋ＋ｎ−１ビットから、それぞれがＫ＋ｎ−１個の予め
   決めた結合係数からなるｍ個の符号生成ベクトルのそれ
   ぞれの結合係数に従ってそれぞれ選択されたデータをそ
   れぞれｍｏｄ２加算してｍビットの符号データを出力す
   ることを、原データがｎビットずつシフトして上記符号
   器に入力される毎に繰り返して生成された拘束長Ｋ、符
   号化率Ｒ＝ｎ／ｍの畳み込み符号を復号する簡易復号回
   路の形成方法であり、Ｋ，ｎ，ｍは自然数、Ｋ＞１，ｍ
   ＞ｎであり、 上記原データがｎビット入力される毎に入力された最新
   の連続するＫ＋ｎ−１ビットの上記原データに対し上記
   ｍ個の符号生成ベクトルを使ってｍビットの符号データ
   を生成することを繰り返し、各組がｍビットの符号デー
   タをｘ組を得るステップと、ｘはｘ≧（Ｋ−１）／（ｍ
   −ｎ）を満足する予め決めた整数であり、 各上記組のｍビットの符号データを生成するｍ個の符号
   生成多項式を上記ｍ個の符号生成ベクトルの各（Ｋ＋ｎ
   −１）個の上記結合係数を含むＮ＝ｘｍ個の結合係数に
   より表現することにより、それぞれがＮ個の結合係数を
   有するＮ個の符号生成多項式を得るステップと、 上記Ｎ個の符号生成多項式の各Ｎ個の上記結合係数を要
   素とするＮ×Ｎの符号生成行列を形成するステップと、 上記符号生成行列からその逆行列を得るステップと、 上記逆行列の連続するｎ行を選択し、上記選択した各行
   のＮ個の要素を結合係数とし、上記Ｎ個の結合係数に従
   って、上記畳み込み符号データが入力されるＮ個のシフ
   ト段とｎ個のｍｏｄ２加算器の対応する１つとを選択結
   合するステップ、とを含む。
5. 【請求項５】 請求項１に記載の簡易復号回路におい
   て、上記ｘの値は次式 ｘ＝［（Ｋ−１）／（ｍ−ｎ）］ によって与えられ、記号［ｐ］は実数ｐ以上の最小の整
   数を表す。
6. 【請求項６】 請求項２に記載の簡易復号回路におい
   て、上記Ｎの値は次式 Ｎ＝ｍ［（Ｋ−１）／（ｍ−ｎ）］ によって与えられ、記号［ｐ］は実数ｐ以上の最小の整
   数を表す。
7. 【請求項７】 請求項３に記載の簡易復号方法におい
   て、上記Ｎの値は次式 Ｎ＝ｍ［（Ｋ−１）／（ｍ−ｎ）］ によって与えられ、記号［ｐ］は実数ｐ以上の最小の整
   数を表す。
8. 【請求項８】 請求項４に記載の簡易復号回路の形成方
   法において、上記ｘの値は次式 ｘ＝［（Ｋ−１）／（ｍ−ｎ）〕 によって与えられ、記号［ｐ］は実数ｐ以上の最小の整
   数を表す。
9. 【請求項９】 請求項１または２に記載の簡易復号回路
   において、Ｋ＝４，Ｒ＝ｎ／ｍ＝１／２であり、かつ上
   記復号生成行列の上記選択される行のベクトルが（１
   １）である構成と、Ｋ＝７，Ｒ＝ｎ／ｍ＝１／２であ
   り、かつ上記復号生成行列の上記選択される行のベクト
   ルが(1110111010)である構成を除く。
10. 【請求項１０】 請求項３に記載の簡易復号方法におい
    て、Ｋ＝４，Ｒ＝ｎ／ｍ＝１／２であり、かつ上記復号
    生成行列の上記選択される行のベクトルが（１１）であ
    る場合と、Ｋ＝７，Ｒ＝ｎ／ｍ＝１／２であり、かつ上
    記復号生成行列の上記選択される行のベクトルが(11101
    11010)である場合を除く。
11. 【請求項１１】 受信畳み込み符号を復号して推定原デ
    ータを得るクレーム１または２の簡易復号回路と、 上記簡易復号回路からの推定原データを畳み込みにより
    再符号化する、送信側符号器と同じ構成の畳み込み符号
    器と、 上記受信符号データと上記再符号化データとを排他的論
    理和により比較する比較手段と、 上記比較手段の比較結果から推定誤りを復号するビタビ
    復号回路と、 上記簡易復号回路からの推定原データと上記ビタビ復号
    回路からの推定誤りとをｍｏｄ２加算することにより上
    記推定原データの推定誤りを訂正して出力するｍｏｄ２
    加算手段、 とを含む復号器。
12. 【請求項１２】 受信畳み込み符号を復号して推定原デ
    ータを得るクレーム１または２の簡易復号回路と、 上記簡易復号回路からの推定原データを畳み込みにより
    再符号化する、送信側符号器と同じ構成の畳み込み符号
    器と、 上記受信符号データと上記再符号化データとを排他的論
    理和により比較して不一致を検出する比較手段と、 上記比較手段により検出された不一致の数を計数して、
    その計数値に対応する評価値を出力する計数手段、 とを含む伝送路品質監視装置。