JPH0697843A - ビタビ復号回路 - Google Patents
ビタビ復号回路Info
- Publication number
- JPH0697843A JPH0697843A JP24497092A JP24497092A JPH0697843A JP H0697843 A JPH0697843 A JP H0697843A JP 24497092 A JP24497092 A JP 24497092A JP 24497092 A JP24497092 A JP 24497092A JP H0697843 A JPH0697843 A JP H0697843A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- selection
- comparison
- acs
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Error Detection And Correction (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 同一のＡＣＳ回路を高利得を得ることが可能
な状態数の大きなＡＣＳ回路として使用する場合と高速
動作が可能な２k 者択一のＡＣＳ回路として使用する場
合とで切り替えて使用可能とすることにより、汎用性を
図ったビタビ復号回路を提供する。 【構成】 加算比較選択回路を２n 者択一の加算比較選
択回路として使用する場合には該加算比較選択回路の計
算結果を出力し、２k 者択一の加算比較選択回路として
使用する場合には該加算比較選択回路を組み合わせて、
比較、選択を繰り返し計算した結果を出力するように切
り替え回路によって切り替えている。
な状態数の大きなＡＣＳ回路として使用する場合と高速
動作が可能な２k 者択一のＡＣＳ回路として使用する場
合とで切り替えて使用可能とすることにより、汎用性を
図ったビタビ復号回路を提供する。 【構成】 加算比較選択回路を２n 者択一の加算比較選
択回路として使用する場合には該加算比較選択回路の計
算結果を出力し、２k 者択一の加算比較選択回路として
使用する場合には該加算比較選択回路を組み合わせて、
比較、選択を繰り返し計算した結果を出力するように切
り替え回路によって切り替えている。
Description
【０００１】
【産業上の利用分野】本発明は、畳み込み符号を受信し
て誤り訂正を行う誤り訂正回路であるビタビ復号回路に
関し、更に詳しくは、複数の種類の状態遷移数および速
度で使用可能な加算比較選択回路（以下、ＡＣＳ回路と
称する）を有するビタビ復号回路に関する。
て誤り訂正を行う誤り訂正回路であるビタビ復号回路に
関し、更に詳しくは、複数の種類の状態遷移数および速
度で使用可能な加算比較選択回路（以下、ＡＣＳ回路と
称する）を有するビタビ復号回路に関する。
【０００２】
【従来の技術】ビタビ復号回路は畳み込み符号に対して
非常に高い符号化利得が得られる訂正回路であり、すで
に各分野で実用に供されている。
非常に高い符号化利得が得られる訂正回路であり、すで
に各分野で実用に供されている。
【０００３】図２は従来のビタビ復号回路の一例を示
す。図中の１０１，１０２は受信畳み込み符号入力端
子、１０３は加算比較選択（ＡＣＳ）回路群を示す。Ａ
ＣＳ群で算出されたパスメトリックは最尤判定回路１０
５に供給され、また、パスセレクト信号１０７〜１１０
はパスメモリ回路１０４に供給される。最尤判定回路１
０５は、各パスメモリ系列に蓄えられた情報の中から最
も尤度の高い系列を判定して、そのパスメモリ系列の最
終のビットを出力する回路である。パスメモリ回路１０
４はパスセレクト信号に従って生き残りパスを更新、記
憶する回路で、各ＡＣＳ回路毎に選択機能付きシフトレ
ジスタが従属接続されて全部で状態数個の系列をなし、
そのシフトレジスタ系列の相互間が畳み込み符号の状態
遷移に合わせて結合される。
す。図中の１０１，１０２は受信畳み込み符号入力端
子、１０３は加算比較選択（ＡＣＳ）回路群を示す。Ａ
ＣＳ群で算出されたパスメトリックは最尤判定回路１０
５に供給され、また、パスセレクト信号１０７〜１１０
はパスメモリ回路１０４に供給される。最尤判定回路１
０５は、各パスメモリ系列に蓄えられた情報の中から最
も尤度の高い系列を判定して、そのパスメモリ系列の最
終のビットを出力する回路である。パスメモリ回路１０
４はパスセレクト信号に従って生き残りパスを更新、記
憶する回路で、各ＡＣＳ回路毎に選択機能付きシフトレ
ジスタが従属接続されて全部で状態数個の系列をなし、
そのシフトレジスタ系列の相互間が畳み込み符号の状態
遷移に合わせて結合される。
【０００４】図３は、ＡＣＳ回路の構成例を示したもの
である。ＡＣＳ回路は畳み込み符号の各状態のブランチ
メトリック１，２とパスメトリック３，４を加算、比
較、選択といった機能により計算する演算回路であり、
加算回路５，６、比較回路７、選択回路８で構成され、
選択回路８からパスメトリック９とパスセレクト信号１
０が出力される。このように、従来のビタビ復号器は、
復号器の入力信号１クロック毎にパスの選択及び記憶を
行うため、ＡＣＳ回路の処理速度がビタビ復号回路の最
大動作速度を制限することとなる。そこで、ブランチメ
トリックの計算及びパスメトリックとの加算を復号器の
入力ｎ bit毎に行い、２n 者択一の最適パスの選択を行
うＡＣＳ回路がある（"High-Speed Parallel Viterbi D
ecoding ：Algorithm and VLSI Archtecture",IEEE Com
m.Mag.，[May 1991]）。
である。ＡＣＳ回路は畳み込み符号の各状態のブランチ
メトリック１，２とパスメトリック３，４を加算、比
較、選択といった機能により計算する演算回路であり、
加算回路５，６、比較回路７、選択回路８で構成され、
選択回路８からパスメトリック９とパスセレクト信号１
０が出力される。このように、従来のビタビ復号器は、
復号器の入力信号１クロック毎にパスの選択及び記憶を
行うため、ＡＣＳ回路の処理速度がビタビ復号回路の最
大動作速度を制限することとなる。そこで、ブランチメ
トリックの計算及びパスメトリックとの加算を復号器の
入力ｎ bit毎に行い、２n 者択一の最適パスの選択を行
うＡＣＳ回路がある（"High-Speed Parallel Viterbi D
ecoding ：Algorithm and VLSI Archtecture",IEEE Com
m.Mag.，[May 1991]）。
【０００５】図４は、２k 者択一のＡＣＳ回路の構成例
をｋ＝２の場合について示したものである。本ＡＣＳ回
路は４種類の各状態のブランチメトリック１１，１３，
１５，１７とパスメトリック１２，１４，１６，１８の
加算、比較、選択を行う演算回路であり、加算回路１
９，２０，２１，２２、比較回路２３、選択回路２４で
構成され、選択回路２４からパスメトリック２５とパス
セレクト信号２６が出力される。復号器の入力信号２ク
ロック毎にパスの選択及び記憶を行うため、要求される
ＡＣＳ回路の処理速度が約１／２となり、ビタビ復号回
路の最大動作速度を向上することが可能となる。
をｋ＝２の場合について示したものである。本ＡＣＳ回
路は４種類の各状態のブランチメトリック１１，１３，
１５，１７とパスメトリック１２，１４，１６，１８の
加算、比較、選択を行う演算回路であり、加算回路１
９，２０，２１，２２、比較回路２３、選択回路２４で
構成され、選択回路２４からパスメトリック２５とパス
セレクト信号２６が出力される。復号器の入力信号２ク
ロック毎にパスの選択及び記憶を行うため、要求される
ＡＣＳ回路の処理速度が約１／２となり、ビタビ復号回
路の最大動作速度を向上することが可能となる。
【０００６】
【発明が解決しようとする課題】上述した従来のビタビ
復号回路に使用されるＡＣＳ回路は２者択一のＡＣＳと
比較して、２倍の加算器と３倍の比較器を必要とするた
め、高利得を得ることが可能な状態数の大きなビタビ復
号回路を構成する場合には、そのハードウェア量が増大
するという問題がある。
復号回路に使用されるＡＣＳ回路は２者択一のＡＣＳと
比較して、２倍の加算器と３倍の比較器を必要とするた
め、高利得を得ることが可能な状態数の大きなビタビ復
号回路を構成する場合には、そのハードウェア量が増大
するという問題がある。
【０００７】本発明は、上記に鑑みてなされたもので、
その目的とするところは、同一のＡＣＳ回路を高利得を
得ることが可能な状態数の大きなＡＣＳ回路として使用
する場合と高速動作が可能な２k 者択一のＡＣＳ回路と
して使用する場合とで切り替えて使用可能とすることに
より、汎用性を図ったビタビ復号回路を提供することに
ある。
その目的とするところは、同一のＡＣＳ回路を高利得を
得ることが可能な状態数の大きなＡＣＳ回路として使用
する場合と高速動作が可能な２k 者択一のＡＣＳ回路と
して使用する場合とで切り替えて使用可能とすることに
より、汎用性を図ったビタビ復号回路を提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明のビタビ復号回路は、畳み込み符号の各状態
の生き残りとその尤度を加算、比較、選択する演算回路
である加算比較選択回路をｍ個搭載するビタビ復号回路
であって、前記加算比較選択回路を２n 者択一の加算比
較選択回路として使用する場合には、該加算比較選択回
路の計算結果を出力し、２k （ｋ＞ｎ）者択一の加算比
較選択回路として使用する場合には、該加算比較選択回
路を組み合わせて、比較、選択を繰り返し計算した結果
を出力する切り替え回路を有することを要旨とする。
め、本発明のビタビ復号回路は、畳み込み符号の各状態
の生き残りとその尤度を加算、比較、選択する演算回路
である加算比較選択回路をｍ個搭載するビタビ復号回路
であって、前記加算比較選択回路を２n 者択一の加算比
較選択回路として使用する場合には、該加算比較選択回
路の計算結果を出力し、２k （ｋ＞ｎ）者択一の加算比
較選択回路として使用する場合には、該加算比較選択回
路を組み合わせて、比較、選択を繰り返し計算した結果
を出力する切り替え回路を有することを要旨とする。
【０００９】
【作用】本発明のビタビ復号回路では、加算比較選択回
路を２n 者択一の加算比較選択回路として使用する場合
には該加算比較選択回路の計算結果を出力し、２k 者択
一の加算比較選択回路として使用する場合には該加算比
較選択回路を組み合わせて、比較、選択を繰り返し計算
した結果を出力するように切り替え回路により切り替え
ている。
路を２n 者択一の加算比較選択回路として使用する場合
には該加算比較選択回路の計算結果を出力し、２k 者択
一の加算比較選択回路として使用する場合には該加算比
較選択回路を組み合わせて、比較、選択を繰り返し計算
した結果を出力するように切り替え回路により切り替え
ている。
【００１０】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。
る。
【００１１】図１は、本発明の一実施例に係わるビタビ
復号回路に使用されるＡＣＳ回路の構成を示すブロック
図である。本発明はＡＣＳ回路の組み合せ数２k （ｍ＞
２k＞１，ｍはＡＣＳ回路の搭載数、ｋは自然数）によ
らず適用可能であるが、本実施例ではｎ＝１，ｋ＝１の
場合（２者択一と４者択一）を例に説明する。
復号回路に使用されるＡＣＳ回路の構成を示すブロック
図である。本発明はＡＣＳ回路の組み合せ数２k （ｍ＞
２k＞１，ｍはＡＣＳ回路の搭載数、ｋは自然数）によ
らず適用可能であるが、本実施例ではｎ＝１，ｋ＝１の
場合（２者択一と４者択一）を例に説明する。
【００１２】図１に示すＡＣＳ回路には、４種類のブラ
ンチメトリック３１，３３，３５，３７とパスメトリッ
ク３２，３４，３６，３８が入力される。高利得を得る
ことが可能な状態数の大きなビタビ復号器用ＡＣＳ回路
として使用する場合は、ブランチメトリック３１とパス
メトリック３２及びブランチメトリック３３とパスメト
リック３４の加算、比較、選択を加算回路４１，４２、
比較回路４３、選択回路４４を用いて行い、パスセレク
ト信号５２および生き残りパスメトリック５３が算出さ
れ、モード選択信号６４に従い、選択回路５１より出力
される。ブランチメトリック３５とパスメトリック３６
及びブランチメトリック３７とパスメトリック３８につ
いても同様である。
ンチメトリック３１，３３，３５，３７とパスメトリッ
ク３２，３４，３６，３８が入力される。高利得を得る
ことが可能な状態数の大きなビタビ復号器用ＡＣＳ回路
として使用する場合は、ブランチメトリック３１とパス
メトリック３２及びブランチメトリック３３とパスメト
リック３４の加算、比較、選択を加算回路４１，４２、
比較回路４３、選択回路４４を用いて行い、パスセレク
ト信号５２および生き残りパスメトリック５３が算出さ
れ、モード選択信号６４に従い、選択回路５１より出力
される。ブランチメトリック３５とパスメトリック３６
及びブランチメトリック３７とパスメトリック３８につ
いても同様である。
【００１３】さらに、高速動作が可能な４者択一のＡＣ
Ｓ回路として使用する場合には、上記計算結果をさらに
比較回路４９で比較し、選択回路５０より生き残りパス
メトリックが算出され、モード選択信号６４に従い、選
択回路５１より出力される。また、パスセレクト信号も
高利得モード時はパスセレクト信号５２及び５４が選択
回路５１より最終パスセレクト信号５８，６３として出
力され、高速モード時はパスセレクト信号５６及び同信
号より判定するパスセレクト信号５２或いは５４のどち
らかが最終パスセレクト信号５８，６３として出力され
る。
Ｓ回路として使用する場合には、上記計算結果をさらに
比較回路４９で比較し、選択回路５０より生き残りパス
メトリックが算出され、モード選択信号６４に従い、選
択回路５１より出力される。また、パスセレクト信号も
高利得モード時はパスセレクト信号５２及び５４が選択
回路５１より最終パスセレクト信号５８，６３として出
力され、高速モード時はパスセレクト信号５６及び同信
号より判定するパスセレクト信号５２或いは５４のどち
らかが最終パスセレクト信号５８，６３として出力され
る。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
加算比較選択回路を２n 者択一の加算比較選択回路とし
て使用する場合には該加算比較選択回路の計算結果を出
力し、２k 者択一の加算比較選択回路として使用する場
合には該加算比較選択回路を組み合わせて、比較、選択
を繰り返し計算した結果を出力するように切り替え回路
によって切り替えているので、同一のＡＣＳ回路を高利
得を得ることが可能な状態数の大きなＡＣＳ回路として
使用する場合と高速動作が可能な２k 者択一のＡＣＳ回
路として使用する場合とで切り替えて使用することが可
能であり、ビタビ復号回路の汎用性を図ることができ
る。
加算比較選択回路を２n 者択一の加算比較選択回路とし
て使用する場合には該加算比較選択回路の計算結果を出
力し、２k 者択一の加算比較選択回路として使用する場
合には該加算比較選択回路を組み合わせて、比較、選択
を繰り返し計算した結果を出力するように切り替え回路
によって切り替えているので、同一のＡＣＳ回路を高利
得を得ることが可能な状態数の大きなＡＣＳ回路として
使用する場合と高速動作が可能な２k 者択一のＡＣＳ回
路として使用する場合とで切り替えて使用することが可
能であり、ビタビ復号回路の汎用性を図ることができ
る。
【図１】本発明の一実施例に係わるビタビ復号回路に使
用されるＡＣＳ回路の構成を示すブロック図である。
用されるＡＣＳ回路の構成を示すブロック図である。
【図２】従来のビタビ復号回路の構成図である。
【図３】図２に示す従来のビタビ復号回路に使用されて
いるＡＣＳ回路の構成図である。
いるＡＣＳ回路の構成図である。
【図４】２k 者択一のＡＣＳ回路の構成図である。
４１，４２，４５，４６ 加算回路 ４３，４７，４９ 比較回路 ４４，４８，５０ 選択回路 ５１ モード選択回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 修三 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内
Claims (1)
- 【請求項１】 畳み込み符号の各状態の生き残りとその
尤度を加算、比較、選択する演算回路である加算比較選
択回路をｍ個搭載するビタビ復号回路であって、前記加
算比較選択回路を２n 者択一の加算比較選択回路として
使用する場合には、該加算比較選択回路の計算結果を出
力し、２k （ｋ＞ｎ）者択一の加算比較選択回路として
使用する場合には、該加算比較選択回路を組み合わせ
て、比較、選択を繰り返し計算した結果を出力する切り
替え回路を有することを特徴とするビタビ復号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24497092A JPH0697843A (ja) | 1992-09-14 | 1992-09-14 | ビタビ復号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24497092A JPH0697843A (ja) | 1992-09-14 | 1992-09-14 | ビタビ復号回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697843A true JPH0697843A (ja) | 1994-04-08 |
Family
ID=17126664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24497092A Pending JPH0697843A (ja) | 1992-09-14 | 1992-09-14 | ビタビ復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697843A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100298528B1 (ko) * | 1994-07-04 | 2001-10-22 | 사와무라 시코 | 디지털연산회로 |
-
1992
- 1992-09-14 JP JP24497092A patent/JPH0697843A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100298528B1 (ko) * | 1994-07-04 | 2001-10-22 | 사와무라 시코 | 디지털연산회로 |
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