KR100298528B1 - 디지털연산회로 - Google Patents

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KR100298528B1
KR100298528B1 KR1019950013735A KR19950013735A KR100298528B1 KR 100298528 B1 KR100298528 B1 KR 100298528B1 KR 1019950013735 A KR1019950013735 A KR 1019950013735A KR 19950013735 A KR19950013735 A KR 19950013735A KR 100298528 B1 KR100298528 B1 KR 100298528B1
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아라끼사또루
시마자끼요시히또
호소다겐이찌로
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사와무라 시코
오끼 덴끼 고오교 가부시끼가이샤
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes

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Abstract

[목적] 상태수가 증가하여도, 상태수가 증가와 등가인 시간만큼의 처리지연을 방지하는 디지털 연산회로를 제공한다.
[구성] 제 1 신호와 제 2 신호를 입력하여 가감산 연산을 행하고, 제 1 연산결과를 출력하는 제 1 가감산수단 (104) 과, 제 1 신호와 제 3 신호를 입력하여 가감산 연산을 행하고, 제 2 연산결과를 출력하는 제 2 가감산수단 (105) 과, 상기 제 1 및 제 2 연산결과를 입력하여 우도를 비교하고, 비교결과를 출력하는 제 1 비교수단 (106) 과, 상기 비교결과와 상기 제 1 및 제 2 연산결과를 입력하여 상기 비교결과에 따른 상기 제 1 또는 제 2 연산결과를 출력하는 선택수단 (108) 과, 상기 선택수단으로부터 출력된 상기 제 1 또는 제 2 연산결과를 입력하여 기억하는 기억수단 (109) 과, 상기 기억수단으로부터 출력된 상기 제 1 또는 제 2 연산결과와 제 3 신호를 입력하여 가감산 연산을 행하고, 제 3 연산결과를 출력하는 제 3 가감산수단 (110) 과, 상기 기억 수단으로부터 출력된 상기 제 1 또는 제 2 연산결과와 제 4 신호를 입력하여 가감산 연산을 행하고, 제 4 연산결과를 출력하는 제 4 가감산수단 (111) 과, 상기 제 3 및 제 4 연산결과를 입력하여 우도를 비교하고, 비교결과를 출력하는 제 2 비교수단 (112) 과, 상기 비교결과와 상기 제 3 및 제 4 연산결과를 입력하여 상기 비교결과에 따른 상기 제 3 또는 제 4 연산결과를 출력하는 선택수단 (114) 에 의해 구성된다.

Description

디지털 연산 회로
제1도는 본 발명의 디지털 연산 회로의 실시예 1 을 나타내는 블럭도.
제2도는 본 발명의 디지털 연산 회로의 동작을 나타내는 트렐리스도.
제3도는 본 발명의 디지털 연산 회로의 실시예 2 를 나타내는 블럭도.
제4도는 종래의 디지털 연산 회로의 동작을 나타내는 트렐리스도.
<도면의 주요부분에 대한 부호의 설명>
103, 301 : 가감산 데이터 기억 회로 104, 105, 110, 111 : 가감산 회로
106, 112 : 비교 회로 108, 114 : 선택 회로
109 : 선택 결과 격납용 기억 회로
본 발명은, 수치 연산 처리 및 신호 처리의 디지털 시그널 프로세서 (DSP), 또는 그와 비슷한 대규모 집적 회로 (LSI) 에 설치되는 디지털 연산 회로에 관한 것이다.
종래의 디지털 연산 회로는, 각 시각마다 이하와 같은 처리를 행하고 있다.
제 4 도는, 시각 t 로부터 시각 t+2 로의 천이로서, 부호화율 1/2, 구속 길이(constraint length) K = 4, 상태수 8 (= 2K - 1 = 23) 의 컨벌루션 부호기의 내부 상태의 천이를 나타내는 트렐리스도이다. 여기에서, SO(t), ···, S7(t) 는 시각 t 에 있어서의 상태를 나타내고, PO(t), ···, P7(t)는 상태 SO(t), ···, S7(t) 에 대응하는 패스 매트릭스를 나타낸다. B0(t+1), ···, B7(t+1) 은, 시각 t 로부터 시각 t+1 로의 브랜치 매트릭스를 나타낸다. 여기에서, 상태 SO(t+1) 에 있어서의 패스 매트릭스 P0(t+1) 는, 하기의 식 (1) 또는 (2)
P0(t+1) = P0(t) + B0(t+1) ···(1)
P0(t+1) = P1(t) + B1(t+1) ···(2)
를 계산하여 얻어진 2 개의 P0(t+1) 중에서, 우도(尤度) 가 높은 P0(t+1) 가 상태 S0(t+1)에 대한 패스 매트릭스로 된다. 여기에서 브랜치 매트릭스는 B1(t+1) = - B0(t+1) 라는 관계가 성립함으로써, 식 (2) 는
P0(t+1) = P1(t) - B0(t+1) ···(2’)
와 같이 표시할 수 있다.
이하 제 4 도를 이용하여 시각 t 로부터 시각 t+2에 있어서의 종래의 디지털 연산 회로의 동작을 구체적으로 설명한다. 처음에, 디지털 연산 회로는 P0(t) 와 P1(t) 와 B0(t+1) 를 입력하고, 식 (1) 및 식 (2’) 를 계산하여 2 개의 P0(t+1) 를 구한다. 그리고, 얻어진 2 개의 P0(t+1) 을 비교하고, 그 1 비트의 비교 결과를 이용하여 2 개의 P0(t+1) 중에서 우도가 높은 P0(t+1) 의 값을 패스 매트릭스로 하고, 도시하지 않은 패스 매트릭스 보관용 메모리에 퇴피시킨다. 또, 비교 결과도 도시하지 않은 보관용 메모리에 퇴피시킨다(스텝 1). 다음에, 디지털 연산 회로는 P0(t), P1(t), B0(t+1)의 값을 그대로 유지하고, 식 (3) 및 (4)
P4(t+1) = P0(t) - B0(t+1) ···(3)
p4(t+1) = P1(t) - B1(t+1)
= P1(t) + B0(t+1) ···(4)
를 계산하여 얻어진 2 개의 P4(t+1) 를 구한다. 그리고, 얻어진 2개의 P4(t+1) 중에서, 우도가 높은 P4(t+1) 의 값을 패스 매트릭스로서 구한다(스텝2). 이와 같이, 상태 S0(t+1) 의 패스 매트릭스를 계산한 후 바로 상태 S4(t+1) 의 패스 매트릭스를 계산하면, 상태 S4(t+1)의 패스 매트릭스를 계산할 때에 상태 S0(t+1) 에서 이용한 같은 데이터 P0(t), P1(t), B0(t+1) 를 한번 더 입력할 필요가 없어진다. 동일하게 하여, 스텝(3) → (4) → ···→ (7) → (8) 을 행하고, 패스 매트릭스 P1(t+1), P5(t+1) ··· P3(t+1), P7(t+1) 을 구한다. 그리고, 시각 t+1 의 모든 상태에 있어서의 패스 매트릭스를 계산한 후에, 스텝(9) → (10)···→ (15) → (16) 을 행하고, 시각 t+2 에 있어서의 패스 매트릭스를 얻고 있었다.
그러나, 종래의 디지털 연산 회로에 있어서는, 상태수가 증가함에 따라, 상태수의 증가와 등가인 시간만큼 다음의 시각에 대한 처리가 늦어진다는 문제점이 있었다.
본 발명은, 상태수가 증가하여도, 상태수의 증가와 등가인 시간만큼의 처리 지연을 막는 디지털 연산 회로를 제공하는 것을 목적으로 한다.
제 1 신호와 제 2 신호를 입력하여 가감산 연산을 행하고, 제 1 연산 결과를 출력하는 제 1 가감산 수단, 제 1 신호와 제 3 신호를 입력하여 가감산 연산을 행하고, 제 2 연산 결과를 출력하는 제 2 가감산 수단, 상기 제 1 및 제 2 연산 결과를 입력하여 우도를 비교하고, 비교 결과를 출력하는 제 1 비교 수단, 상기 비교 결과와 상기 제 1 및 제 2 연산 결과를 입력하여 상기 비교 결과에 따른 상기 제 1 또는 제 2 연산 결과를 출력하는 선택 수단, 상기 선택 수단으로부터 출력된 상기 제 1 또는 제 2 연산 결과를 입력하여 기억하는 기억 수단, 상기 기억 수단으로부터 출력된 상기 제 1 또는 제 2 연산 결과와 제 3 신호를 입력하여 가감산 연산을 행하고, 제 3 연산 결과를 출력하는 제 3 가감산 수단, 상기 기억 수단으로부터 출력된 상기 제 1 또는 제 2 연산 결과와 제 4 신호를 입력하여 가감산 연산을 행하고, 제 4 연산 결과를 출력하는 제 4 가감산 수단, 상기 제 3 및 제 4 연산 결과를 입력하여 우도를 비교하고, 비교 결과를 출력하는 제 2 비교 수단, 및 상기 비교 결 상기 제 3 및 제 4 연산 결과를 입력하여 상기 비교 결과에 따른 상기 제 3 또는 제 4 연산 결과를 출력하는 선택 수단에 의해 구성된다.
상기와 같이 구성된 디지털 연산 회로에 있어서는, 제 1 가감산 수단 및 제 2 가감산 수단으로 계산된 후에 선택 수단으로부터 출력된 현시 각에서의 패스 매트릭스를 기억 수단에 일단 기억시키고, 기억 수단으로부터 출력된 패스 매트릭스를 이용하여 제 3 가감산 수단 및 제 4 가감산 수단으로 다음 시각에서의 패스 매트릭스를 계산한다.
이하, 본 발명의 디지털 연산 회로의 실시예 1 을 도면을 참조하여 설명한다. 여기에서, 제 1 도는 제 1 실시예의 상세구성을 나타내는 블럭도이다.
먼저, 본 발명의 디지털 연산 회로의 구성을 설명한다. 본 발명의 디지털 연산 회로는, 제 1 데이터 버스 (101), 제 2 데이터 버스 (102), 가감산 데이터 기억 회로 (103) 제 1 가감산 회로 (104), 제 2 가감산 회로 (105), 제 1 비교 회로 (106), 제 1 시프트 레지스터 (107), 제 1 선택 회로 (108), 선택 결과 격납용 기억 회로 (109), 제 3 가감산 회로 (110), 제 4 가감산 회로 (111), 제 2 비교 회로 (112), 제 2 시프트 레지스터 (113), 및 제 2 선택 회로 (114)로 구성된다.
제 1 데이터 버스 (101) 는 가감산 데이터 기억 회로 (103) 및 제 1 가감산 회로 (104) 와 접속되고, 가감산 데이터 기억 회로 (103) 는 제 1 가감산 회로 (104) 및 제 2 가감산 회로 (105) 와 접속된다. 제 1 가감산 회로 (104) 및 제 2 가감산 회로 (105) 는 제 1 비교 회로 (106) 및 제 1 선택회로 (108)와 접속되고, 제 1 비교 회로 (106) 는 제 1 시프트 레지스터 (107) 및 제 1 선택 회로 (108) 와 접속된다. 제 1 시프트 레지스터 (107) 는 데이터 버스 (101) 에 준하는 비트 폭을 가지며, 제 1 데이터 버스 (101) 와 접속되고, 제 1 선택 회로 (108) 는 선택 결과 격납용 기억 회로 (109) 와 접속된다. 선택 결과 격납용 기억 회로(109) 는 제 3 가감산 회로 (110) 및 제 4 가감산 회로 (111) 와 접속되고, 제 3 가감산 회로 (110) 및 제 4 가감산 회로 (111) 는 제 2 비교 회로 (112) 및 제 2 선택 회로 (114) 에 접속된다. 제 2 비교 회로 (112) 는 제 2 시프트 레지스터 (113) 및 제 2 선택 회로 (114) 와 접속되고, 제 2 시프트 레지스터 (113), 는 제 2 데이터 버스 (102) 에 준하는 비트폭을 가지며, 제 2 선택 회로 (114)와 제 2 레지스터 (113) 는 데이터 버스 (102) 에 준하는 비트 폭을 가지며, 제 2 선택 회로 (114) 와 함께 제 2 데이터 버스 (102) 와 접속된다. 제 2 데이터 버스 (102) 는 제 2 가감산 회로 (105), 제 3 가감산 회로 (110) 및 제 4 가감산 회로 (111) 와 접속된다.
다음에, 제 2 도를 참조하여, 시각 t 으로부터 시각 t+2 까지의 본 발명의 디지털 연산 회로의 동작을 설명한다.
이하, 스텝 (1) 의 동작에 대해서 설명한다. 처음에, 제 1 가감산 회로 (104) 는 제 1 데이터 버스 (101) 로부터 패스 매트릭스 P0(t) 를 입력하고, 제 2 가감산 회로 ( 105) 는 제 2 데이터 버스 (102) 로부터 패스 매트릭스 P1(t) 를 입력한다. 가감산 데이터 기억 회로 (103) 는 제 1 데이터 버스 (101) 로부터 브랜치 매트릭스 B0(t+1)을 입력·기억하고, 제 1 가감산 회로 (104) 및 제 2 가감산 회로 (105) 에 출력한다. 그리고, 제 1 가감산 회로 (104) 는, 식 P0(t) + B0(t+1) 을 계산하여 P0(t+1) 를 구한다. 또, 제 2 가감산 회로 (105) 는, 식 P1(t) - B0(t+1) 를 계산하여 P0(t+1) 를 구한다. 그리고, 제 1 가감산 회로 (104) 및 제 2 가감산 회로 (105) 는, 계산 결과 P0(t+1) 를 제 1 비교 회로 (106) 및 제 1 선택 회로 (108) 에 출력한다. 제 1 비교 회로 (106) 는 입력한 2 개의 P0(t+1) 의 우도를 비교하고, 우도가 높은 P0(t+1) 를 패스 매트릭스라 판정한다. 여기에서는, 비교 회로 (106) 는 비교 결과로서 『0』 또는 『1』 을 출력한다. 여기에서는, 제 1 가감산 회로 (104) 로부터 입력된 P0(t+1) 의 우도가 높은 경우는 『0』을 출력하고, 제 2 가감산 회로 (105) 로부터 입력된 P0(t+1) 의 우도가 높은 경우는 『1』 을 출력한다. 제 1 시프트 레지스터 (107) 는, 제 1비교 회로 (106) 로부터 출력되는 비교 결과를 축적하고, 격납할 수 있는 비트수를 1 단위로서 제 1 데이터 버스 (101) 에 출력한다. 제 1 선택 회로 (108) 는 제 1 비교 회로 (106) 로부터 비교 결과를 입력하고, 제 1 비교 회로 (106) 에 있어서의 우도가 높다고 판단된 P0(t+1) 를 선택 . 출력한다. 선택 결과 격납용 기억 회로 (109) 는 제 1 비교 회로 (106) 로부터 입력된 P0(t+1) 를 기억한다.
다음에, 스텝 (2) 의 동작에 대해서 설명한다. 여기에서, 가감산 데이터 기억 회로 (103), 제 1 가감산 회로 (104) 및 제 2 가감산 회로 (105) 는 스텝 (1) 에서 입력된 패스 매트릭스 치 및 브랜치 매트릭스 치를 그대로 유지하고 있다. 그리고, 제 1 가감산 회로 (104) 는, 식 P0(t) - B0(t+1)를 계산하여 P4(t+1) 를 구한다. 또, 제 2 가감산 회로 (105) 는, 식 P1(t) + B0(t+1) 를 계산하여 P4(t+1) 를 구한다. 여기에서, 제 1 비교 회로 (106) 등의 동작은, 스텝 (1) 과 동일하다.
동일하게 스텝 (3) 을 행하고, 패스 매트릭스 P1(t+1) 를 구한다.
다음에, 스텝 (4) 의 동작에 대하여 설명한다. 스텝 (1) 과 동일하게, 제 1 가감산 회로 (104) 는 P2(t) 를 입력하고, 제 2 가감산 회로 (105)는 P3(t) 를 입력하고, 가감산 테이터 기억 회로 (103) 는 B1(t+1) 을 입력. 기억한다. 그리고, 제 1 가감산 회로 (104)는 식 P2(t) + B1(t+1) 을 계산하고, 제 2 가감산 회로 (105) 는 식 P3(t) - B1(t+1) 을 계산하여, 각각 P5(t+1) 를 구한다. 여기에서, 제 1 비교 회로 (106) 등의 동작은, 스텝(1) 과 동일하다. 또, 스텝 (4) 에서는, 패스 매트릭스 P5(t+1) 을 구함과 동시에, 스텝 (1) 및 스텝 (3) 에서 구한 패트릭스 P0(t+1) 및 P1(t+1) 을 이용하여 패스 매트릭스 P0(t+2) 를 구한다.
이하, 패스 매트릭스 P0(t+2) 를 구한 동작을 설명한다. 선택 결과 격납용 기억 회로 (109) 는 기억하고 있었던 패스 매트릭스 P0(t+1) 를 제 3 가감산 회로 (110) 에 출력하고, P1(t+1) 을 제 4 가감산 회로 (111) 에 출력 한다. 제 3 가감산 회로 (110) 및 제 4 가감산 회로 (111) 는, 제 2 데이터 버스 (102) 로부터 브랜치 매트릭스 B0(t+2) 를 입력한다. 그리고, 제3 가감산 회로 (110) 는 식 P0(t+1) + B0(t+2) 를 계산하고, 제 4 가감산 회로 (111) 는 식 P1(t+1) - B0(t+2)를 계산하여, 각각 P0(t+2) 를 구하여, 출력한다. 그리고, 제 3 가감산 회로 (110) 및 제 4 가감산 회로 (111) 는, 계산 결과 P0(t+2) 를 제 2 비교 회로 (112) 및 제 2 선택 회로 (114) 에 출력한다. 제 2 비교 회로 (112) 는 입력된 2 개의 P0(t+2) 의 우도를 비교하고, 우도가 높은 P0(t+2) 를 패스 매트릭스라 판정한다. 여기에서, 제 2 비교 회로 (112) 는 비교 결과로서 『0』 또는 『1』을 출력하고, 여기에서는, 제 3 가감산 회로 (110) 로부터 입력된 P0(t+2) 의 우도가 높은 경우는 『0』을 출력하고, 제 4 가감산 회로 (111)로부터 입력된 P0(t+2) 의 우도가 높은 경우는 『1』을 출력한다. 제 2 시프트 레지스터 (113) 는, 제 2 비교 회로 (112) 로부터 비교 결과를 입력하고, 격납할 수 있는 비트수를 1 단위로 하여 제 2 데이터 버스 (102) 에 출력한다. 제 2 선택 회로 (114) 는 제 2 비교 회로 (112) 로부터 비교 결과를 입력하고, 제 2 비교 회로 (112) 에 있어서 우도가 높다고 판단된 P0(t+2) 를 선택하여 제 2 데이터 버스 (102) 에 출력한다. 이상의 동작에 의해 패스 매트릭스 P0(t+2) 를 구할 수 있다.
이하 동일하게, 스텝 (5) 에 있어서 패스 매트릭스 P2(t+1) 및 P4(t+2)를 동시에 구하고, 스텝 (6) 에 있어서 패스 매트릭스 P6(t+1) 및 P2(t+2) 를 동시에 구하고, 스텝 (7) 에 있어서 패스 매트릭스 P3(t+1) 및 P6(t+2) 를 동시에 구하고, 스텝 (8) 에 있어서 패스 매트릭스 P7(t+1) 및 P1(t+2) 를 동시에 구한다. 그리고, 스텝 (9) 에 있어서 패스 매트릭스 P5(t+2) 를 구하고, 스텝 (10) 에 있어서 패스 매트릭스 P3(t+2) 를 구하고, 스텝 (11) 에 있어서 패스 매트릭스 P7(t+2)를 구한다. 이상에 의해, 시각 t 로부터 t+2의 상태에 있어서의 패스 매트릭스를 구할 수있다.
다음에, 본 발명의 디지털 연산 회로의 실시예 2 의 도면을 참조하여 설명한다. 여기에서, 제 3 도는 실시예 2의 상세구성을 나타내는 블럭도이며, 제 1 도와 동일, 대응 부분에는, 동일 부호를 붙여서 나타내고 있다.
처음에, 본 발명의 디지털 연산 회로의 실시예 2 의 구성을 설명한다.
본 발명의 디지털 연산 회로는, 제 1 데이터 버스 (101), 제 2 데이터 버스 (102), 가감산 데이터 기억 회로 (103), 제 1 가감산 회로 (104), 제 2 가감산 회로 (105), 제 1 비교 회로 (106) 제 1 시프트 레지스터 (107), 제 1 선택 회로 (108), 선택 결과 격납용 기억 회로 (109), 제 2 가감산 데이터 기억 회로 (301), 제 3 가감산 회로 (110), 제 4 가감산 회로 (111), 제 2 비교 회로 (112), 제 2 시프트 레지스터 (113), 및 제 2 선택 회로 (114)로 구성된다.
제 1 데이터 버스 (101) 는 가감산 데이터 기억 회로 (103) 및 제 1 가감산 회로 (104) 와 접속되고, 가감산 데이터 기억 회로 (103) 는 제 1 가감산 회로 (104) 및 제 2 가감산 회로 (105) 와 접속된다. 제 1 가감산 회로 (104) 및 제 2 가감산 회로 (105) 는 제 1 비교 회로 (106) 및 제 1 선택 회로 (108) 와 접속되고, 제 1 비교 회로 (106) 는 제 1 시프트 레지스터 (107) 및 제 1 선택 회로 (108) 와 접속된다. 제 1 시프트 레지스터(107) 는 제 1 데이터 버스 (101) 와 접속되고, 제 1 선택 회로 (108) 는 선택 결과 격납용 기억 회로 (109) 와 접속된다. 선택 결과 격납용 기억 회로 (109) 는 제 3 가감산 회로 (110) 및 제 4 가감산 회로 (111) 와 접속되고, 제 3 가감산 회로 (110) 및 제 4 가감산 회로 (111) 는 제 2 비교 회로 (112) 및 제 2 선택 회로 (114) 와 접속된다. 제 2 비교 회로 (112) 는 제 2 시프트 레지스터 (113) 및 제 2 선택 회로 (114) 와 접속되고, 제 2 시프트 레지스터 (113) 는 제 2 데이터 버스 (102) 에 준하는 비트폭을 가지며, 제 2 선택 회로 (114) 와 함께 제 2 데이터 버스 (102) 와 접속된다. 제 2 데이터 버스 (102) 는 제 2 가감산 회로 (105) 및 제 2 가감산 데이터 기억 회로 (301) 와 접속되고, 제 2 가감산 데이터 기억 회로 (301) 는 제 3 가감산 회로 (110) 및 제 4 가감산 회로 (111) 와 접속된다.
다음은, 시각 t 로부터 시각 t+2 까지의 본 발명의 디지털 연산 회로의 동작을 설명한다. 제 2 가감산 데이터 기억 회로 (301) 를 제외하고는, 제 1 실시예와 동일한 동작이다. 그 때문에, 제 2 가감산 데이터 기억 회로 (301) 의 동작에 대하여만 이하에 설명한다. 제 2 가감산 데이터 기억 회로 (301) 는 제 2 데이터 버스 (102) 로부터 브랜치 매트릭스를 입력하여 기억하고, 기억한 브랜치 매트릭스를 제 3 가감산 회로 (110) 및 제 4 가감산 회로 (111) 에 출력한다.
이와 같이, 제 2 가감산 데이터 기억 회로 (301) 를 설치하면, 실시예 1 과 다르고, 제 3 가감산 회로 (110) 및 제 4 가감산 회로 (111) 에 브랜치 매트릭스를 입력할 때마다, 도시하지 않은 메모리 등으로부터 브랜치 매트릭스를 읽어낼 필요가 없어진다. 그 때문에, 브랜치 매트릭스를 읽어내는 처리시간이 단축된다.
본 발명은 이상 설명한 바와 같이 구성되어 있기 때문에, 종래 2 개의 시각에 있어서의 패스 매트릭스를 산출하는데 16 스텝이 걸리고 있었지만, 11 스텝으로 대폭적으로 스텝수가 삭감되기 때문에, 처리시간이 단축된다. 그리고, 이 실시예에서는, 상태수 8 (구속길이 K = 4) 의 경우에 대하여 기재하고 있기 때문에, 5 스텝수의 삭감으로 되어 있지만, 북미규격 CDMA 방식에서는 상태수 256 (구속길이 K = 9) 인 것으로부터, 스텝수는 512 스텝으로부터 259 스텝으로되며, 약 반수로 삭감시킬 수 있다.
또, 계산 및 선택된 패스 매트릭스는, 메모리에 격납되고, 종래에는 각

Claims (2)

  1. 제 1 신호와 제 2 신호를 입력하여 가감산 연산을 행하고, 제 1 연산 결과를 출력하는 제 1 가감산 수단; 제 1 신호와 제 3 신호를 입력하여 가감산 연산을 행하고, 제 2 연산 결과를 출력하는 제 2 가감산 수단; 상기 제 1 및 제 2 연산 결과를 입력하여 우도를 비교하고, 제 1 비교 결과를 출력하는 제 1 비교 수단; 상기 제 1 비교 결과와 상기 제 1 및 제 2 연산 결과를 입력하고, 상기 제 1 비교 결과에 따라 상기 제 1 또는 제 2 연산 결과를 선택하여 제 1 선택 결과로서 출력하는 제 1 선택 수단; 상기 선택 수단으로부터 출력된 상기 제 1 선택 결과를 입력하여 기억하는 기억 수단; 상기 기억 수단으로부터 출력된 상기 제 1 선택 결과와 제 4 신호를 입력하여 가감산 연산을 행하고, 제 3 연산 결과를 출력하는 제 3 가감산 수단; 상기 기억 수단으로부터 출력된 상기 제 1 선택 결과와 제 4 신호를 입력하여 가감산 연산을 행하고, 제 4 연산 결과를 출력하는 제 4 가감산 수단; 상기 제 3 및 제 4 연산 결과를 입력하여 우도를 비교하고, 제 2 비교 결과를 출력하는 제 2 비교 수단; 및 상기 제 2 비교 결과와 상기 제 3 및 제 4 연산 결과를 입력하고, 상기 제 2 비교 결과에 따라 상기 제 3 또는 제 4 연산 결과를 선택하여 제 2 선택 결과로서 출력하는 제 2 선택 수단에 의해 구성되는 것을 특징으로 하는 디지털 연산 회로.
  2. 제1항에 있어서, 상기 제 2 신호 및 제 3 신호는 패스 매트릭스를 나타내는 신호이며, 상기 제 1 신호는 브랜치 매트릭스를 나타내는 신호인 것을 특징으로 하는 디지털 연산 회로.
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