JP4623216B2 - 信号処理装置、及び信号処理方法 - Google Patents
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Description
本発明は、信号処理装置、及び信号処理方法に関する。
デジタル変調方式としては、例えば、振幅変調方式や位相変調方式が良く知られている。振幅変調方式は、ＡＳＫ（Ａｍｐｌｉｔｕｄｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）方式とも呼ばれ、送信データに応じて搬送波の振幅を変化させるタイプのデジタル変調方式である。また、振幅変調方式の他の例として、データを振幅の有無に対応させるＯＳＫ（Ｏｎ−Ｏｆｆ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）方式なども知られている。一方、位相変調方式は、ＰＳＫ（Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）方式とも呼ばれ、送信データに応じて搬送波の位相を変化させるタイプのデジタル変調方式である。位相変調方式には、ＢＰＳＫ（Ｂｉｎａｒｙ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）方式やＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）方式等の種類がある。
位相変調方式でデータを送信した場合、受信機では、例えば、同期検波等の方法を用いて搬送波が再生され、その搬送波と受信信号との間の位相差を判定することでデータが復調される。また、位相変調方式のデータ復調方法に関し、下記の特許文献１には、搬送波周波数と同じ周波数のサンプリングクロックを用いてサンプリングデータを生成し、受信信号からサンプリングすべき正しい位相範囲を検出する技術が開示されている。この技術を用いると、データ検出や位相の確定に搬送波周波数と同じ周波数のサンプリングクロックが用いられるため、搬送波周波数の数倍程度のサンプリング周波数を用いてデータ処理を行う従前の方式よりも要求される動作速度が緩和される。その結果、より高い周波数の搬送波を用いて効率的にデータを送受信することができるようになる。
より詳細に述べると、上記文献に記載の技術では、まず、互いに異なる位相を持つ複数のサンプリングクロックを用いて受信信号がサンプリングされ、得られたサンプリングデータを用いて、上記の複数のサンプリングクロックの位相でそれぞれ検波データ及び位相データが生成される。さらに、同技術では、生成された検波データ及び位相データに基づいて受信信号の位相に最も位相が近いサンプリングクロックが選択され、そのサンプリングクロックの位相で検波した検波データが復調される。このような方法により、アナログデジタル変換を用いず、搬送波の周波数と同じ駆動クロックを用いてデータの検出処理及び位相の比較処理が実現される。
しかしながら、同技術の装置には、選択されないサンプリングクロックの位相で生成された検波データ、位相データのためのロジックセルが含まれている。そのため、回路構成が比較的複雑化している。そして、電力消費量が比較的大きい。また、同技術においては、サンプリングクロックの位相が繰り上がったり、繰り下がったりした場合にデータの重複や欠落が発生してしまう。なお、サンプリングクロックの繰り上がりとは、例えば、１／８周期ずつ位相を遅延させた８通りのサンプリングクロックを用いる場合に７／８周期遅延させたサンプリングクロックが遅延無しのものと切り替わることを意味する。例えば、マンチェスター符号で符号化された変調信号を判定する際にサンプリングクロックの繰り上がりが発生すると、データの重複や欠落がデータの誤りに直結してしまう。
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、比較的簡単な構成により、搬送波周波数と同程度の動作クロックで、入力された位相変調信号に近い位相を持つサンプリングデータを検出することが可能な、新規かつ改良された信号処理装置、及び信号処理方法を提供することにある。
上記課題を解決するために、本発明のある観点によれば、
搬送波の周波数と同じ周波数を持つ駆動クロックの位相を所定量だけ遅延させて複数のサンプリングクロックを生成するサンプリングクロック生成部と、
前記搬送波の位相を偏移して得られる変調信号から前記サンプリングクロック生成部で生成された各サンプリングクロックを用いてサンプリングされ、かつ、所定の前記駆動クロックに同期された複数のロジックデータを生成するロジックデータ生成部と、
前記ロジックデータ生成部で生成されたロジックデータを前記所定の駆動クロックに合わせてシフトさせ、前記搬送波の一周期よりも長いサンプリングビット列を生成するサンプリングビット列生成部と、
前記サンプリングビット列生成部で生成されたサンプリングビット列から切り出された前記搬送波の一周期分のビット列を用いて当該ビット列の位相と前記搬送波の位相とのずれ量を表す位相誤差データとを生成する位相誤差データ生成部と、
前記位相誤差データ生成部で生成された位相誤差データに基づいて前記搬送波に近い位相を持つ前記一周期分のビット列を切り出す位置を決定する切り出し位置決定部と、
を備える、信号処理装置が提供される。
搬送波の周波数と同じ周波数を持つ駆動クロックの位相を所定量だけ遅延させて複数のサンプリングクロックを生成するサンプリングクロック生成部と、
前記搬送波の位相を偏移して得られる変調信号から前記サンプリングクロック生成部で生成された各サンプリングクロックを用いてサンプリングされ、かつ、所定の前記駆動クロックに同期された複数のロジックデータを生成するロジックデータ生成部と、
前記ロジックデータ生成部で生成されたロジックデータを前記所定の駆動クロックに合わせてシフトさせ、前記搬送波の一周期よりも長いサンプリングビット列を生成するサンプリングビット列生成部と、
前記サンプリングビット列生成部で生成されたサンプリングビット列から切り出された前記搬送波の一周期分のビット列を用いて当該ビット列の位相と前記搬送波の位相とのずれ量を表す位相誤差データとを生成する位相誤差データ生成部と、
前記位相誤差データ生成部で生成された位相誤差データに基づいて前記搬送波に近い位相を持つ前記一周期分のビット列を切り出す位置を決定する切り出し位置決定部と、
を備える、信号処理装置が提供される。
また、前記ロジックデータ生成部は、前記各サンプリングクロックの立ち上がりタイミングに同期して入力信号をサンプリングし、当該サンプリングしたロジックデータを次の立ち上がりタイミングまで保持する複数のレジスタを有していてもよい。
そして、第１段目の前記レジスタには、第１の前記サンプリングクロックと共に、前記入力信号として前記変調信号が入力されるように構成されていてもよい。さらに、第Ｎ段目（Ｎ≧２）の前記レジスタには、前記第１のサンプリングクロック又は当該第１のサンプリングクロックよりも前記所定の駆動クロックに位相が近いサンプリングクロックが入力されると共に、第Ｎ−１段目の前記レジスタで保持されたロジックデータが入力されるように構成されていてもよい。
この場合、前記サンプリングビット列生成部は、最終段目の前記レジスタで保持されたロジックデータを用いて前記搬送波の一周期よりも長いサンプリングビット列を生成するように構成される。
そして、第１段目の前記レジスタには、第１の前記サンプリングクロックと共に、前記入力信号として前記変調信号が入力されるように構成されていてもよい。さらに、第Ｎ段目（Ｎ≧２）の前記レジスタには、前記第１のサンプリングクロック又は当該第１のサンプリングクロックよりも前記所定の駆動クロックに位相が近いサンプリングクロックが入力されると共に、第Ｎ−１段目の前記レジスタで保持されたロジックデータが入力されるように構成されていてもよい。
この場合、前記サンプリングビット列生成部は、最終段目の前記レジスタで保持されたロジックデータを用いて前記搬送波の一周期よりも長いサンプリングビット列を生成するように構成される。
また、前記位相誤差データ生成部は、前記ビット列の各ビット値に第１の所定の重みを付けて加算した軟判定データを検波データとして算出する検波データ算出部と、前記ビット列の各ビット値に前記第１の所定の重みとは異なる第２の所定の重みを付けて加算した軟判定データを位相データとして算出する位相データ算出部と、前記検波データ算出部で算出された検波データ及び前記位相データ算出部で算出された位相データに基づいて前記位相誤差データを算出する位相誤差データ算出部と、を含むように構成されていてもよい。
また、前記位相誤差データ算出部は、前記検波データ算出部で算出された検波データの符号が負の場合に前記位相データ算出部で算出された位相データの符号を反転させたデータを前記位相誤差データとして出力し、当該検波データの符号が正の場合に当該位相データを前記位相誤差データとして出力するように構成されていてもよい。
また、前記変調信号のプリアンブルには、同じビット値が連続して含まれていてもよい。この場合、前記位相誤差データ算出部は、前記プリアンブルの検出前において前記位相データを前記位相誤差データとして出力し、前記プリアンブルの検出後において前記検波データの符号に応じて符号が反転された前記位相データを前記位相誤差データとして出力するように構成される。
また、前記変調信号のプリアンブルには、互いに異なるビット値が交互に含まれていてもよい。この場合、前記位相誤差データ算出部は、前記検波データが０に近い場合に前記位相誤差データとして所定値Ｅ（Ｅ＞＞０）を出力するように構成される。
また、前記切り出し位置決定部は、前記切り出されたビット列の位置が前記サンプリングビット列の先頭ビット又は終端ビットに近い場合、当該ビット列の切り出し位置を当該サンプリングビット列の中央ビットに近い位置にシフトさせるように構成されていてもよい。
また、上記課題を解決するために、本発明の別の観点によれば、搬送波の周波数と同じ周波数を持つ駆動クロックの位相を所定量だけ遅延させて複数のサンプリングクロックを生成するサンプリングクロック生成ステップと、前記搬送波の位相を偏移して得られる変調信号から前記サンプリングクロック生成ステップで生成された各サンプリングクロックを用いてサンプリングされ、かつ、所定の前記駆動クロックに同期された複数のロジックデータを生成するロジックデータ生成ステップと、前記ロジックデータ生成ステップで生成されたロジックデータを前記所定の駆動クロックに合わせてシフトさせ、前記搬送波の一周期よりも長いサンプリングビット列を生成するサンプリングビット列生成ステップと、前記サンプリングビット列生成ステップで生成されたサンプリングビット列から切り出された前記搬送波の一周期分のビット列を用いて当該ビット列の位相と前記搬送波の位相とのずれ量を表す位相誤差データとを生成する位相誤差データ生成ステップと、前記位相誤差データ生成ステップで生成された位相誤差データに基づいて前記搬送波に近い位相を持つ前記一周期分のビット列を切り出す位置を決定する切り出し位置決定ステップと、を含む、信号処理方法が提供される。
以上説明したように本発明によれば、比較的簡単な構成により、搬送波周波数と同程度の動作クロックで、入力された位相変調信号に近い位相を持つサンプリングデータを検出することが可能になる。
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
［説明の流れについて］
ここで、以下に記載する本発明の実施形態に関する説明の流れについて簡単に述べる。まず、図１を参照しながら、搬送波周波数と同じ駆動クロックを用いて位相変調信号からデータを検波する方法について説明する。次いで、図２を参照しながら、同実施形態に係る信号処理装置２００の機能構成について説明する。この中で、図３〜図９を参照しながら、同実施形態に係る検波方法の具体的な構成について説明する。次いで、図１０〜図１３を参照しながら、同実施形態に係る検波処理の流れについて説明する。
ここで、以下に記載する本発明の実施形態に関する説明の流れについて簡単に述べる。まず、図１を参照しながら、搬送波周波数と同じ駆動クロックを用いて位相変調信号からデータを検波する方法について説明する。次いで、図２を参照しながら、同実施形態に係る信号処理装置２００の機能構成について説明する。この中で、図３〜図９を参照しながら、同実施形態に係る検波方法の具体的な構成について説明する。次いで、図１０〜図１３を参照しながら、同実施形態に係る検波処理の流れについて説明する。
（説明項目）
１：基盤技術
１−１：信号処理装置１００の機能構成
２：実施形態
２−１：信号処理装置２００の機能構成
２−２：信号処理装置２００による処理の流れ
対策１：プリアンブル前後で位相データの生成方法を変更する方法
対策２：プリアンブルでデータの切り替わりを多数発生させる方法
対策３：切り出し範囲のシフト
１：基盤技術
１−１：信号処理装置１００の機能構成
２：実施形態
２−１：信号処理装置２００の機能構成
２−２：信号処理装置２００による処理の流れ
対策１：プリアンブル前後で位相データの生成方法を変更する方法
対策２：プリアンブルでデータの切り替わりを多数発生させる方法
対策３：切り出し範囲のシフト
＜１：基盤技術＞
まず、本発明に係る実施形態について説明するに先立ち、搬送波周波数と同じ周波数を持つ駆動クロックを用いて検波を行う技術について簡単に説明する。なお、以下の説明において、当該技術のことを基盤技術と称する。
まず、本発明に係る実施形態について説明するに先立ち、搬送波周波数と同じ周波数を持つ駆動クロックを用いて検波を行う技術について簡単に説明する。なお、以下の説明において、当該技術のことを基盤技術と称する。
［１−１：信号処理装置１００の機能構成］
まず、図１を参照しながら、基盤技術に係る信号処理装置１００の機能構成について説明する。図１は、基盤技術に係る信号処理装置１００の一構成例を示す説明図である。
まず、図１を参照しながら、基盤技術に係る信号処理装置１００の機能構成について説明する。図１は、基盤技術に係る信号処理装置１００の一構成例を示す説明図である。
信号処理装置１００は、サンプリングクロック発生部１０２と、サンプリングデータ生成部１０４と、バス１０６とを有する。また、信号処理装置１００は、サンプリング別位相データ生成部１０８と、位相データ決定部１１０と、サンプリング別検波データ生成部１１２と、検波データ決定部１１４と、サンプリングクロック決定部１１６とを有する。
まず、信号処理装置１００には、送信機（非図示）から送信されたデジタル変調信号が入力される。そして、入力されたデジタル変調信号は、サンプリングデータ生成部１０４に入力される。なお、ここで言うデジタル変調信号とは、例えば、搬送波の位相又は振幅をベースバンドデータに応じて変調した信号のことを意味する。なお、デジタル変調信号は、その中心レベルがロジック判定の基準レベルにシフトされていてもよい。
（サンプリングクロック発生部１０２）
また、サンプリングクロック発生部１０２には、デジタル変調信号の搬送波と同程度の周波数を持つ駆動クロックが入力される。この駆動クロックは、デジタル回路を駆動するためのものであり、デジタル回路の動作タイミングを制御する際の基準となる。サンプリングクロック発生部１０２は、入力された駆動クロックを当該駆動クロックの周期より短い時間だけ遅延させてサンプリングクロックを生成する。例えば、サンプリングクロック発生部１０２は、互いに位相の異なる複数のサンプリングクロックを生成する。サンプリングクロック発生部１０２で生成されたサンプリングクロックは、サンプリングデータ生成部１０４に入力される。
また、サンプリングクロック発生部１０２には、デジタル変調信号の搬送波と同程度の周波数を持つ駆動クロックが入力される。この駆動クロックは、デジタル回路を駆動するためのものであり、デジタル回路の動作タイミングを制御する際の基準となる。サンプリングクロック発生部１０２は、入力された駆動クロックを当該駆動クロックの周期より短い時間だけ遅延させてサンプリングクロックを生成する。例えば、サンプリングクロック発生部１０２は、互いに位相の異なる複数のサンプリングクロックを生成する。サンプリングクロック発生部１０２で生成されたサンプリングクロックは、サンプリングデータ生成部１０４に入力される。
（サンプリングデータ生成部１０４）
サンプリングクロック発生部１０２から複数のサンプリングクロックが入力されると、サンプリングデータ生成部１０４は、入力された各サンプリングクロックを用いてデジタル変調信号をサンプリングし、サンプリングデータを生成する。例えば、サンプリングデータ生成部１０４は、各サンプリングクロックの各タイミングで受信したデジタル変調信号に対してロジック判定を実行してサンプリングデータを生成する。サンプリングデータ生成部１０４により生成されたサンプリングデータは、バス１０６を介してサンプリング別検波データ生成部１１２、及びサンプリング別位相データ生成部１０８に入力される。
サンプリングクロック発生部１０２から複数のサンプリングクロックが入力されると、サンプリングデータ生成部１０４は、入力された各サンプリングクロックを用いてデジタル変調信号をサンプリングし、サンプリングデータを生成する。例えば、サンプリングデータ生成部１０４は、各サンプリングクロックの各タイミングで受信したデジタル変調信号に対してロジック判定を実行してサンプリングデータを生成する。サンプリングデータ生成部１０４により生成されたサンプリングデータは、バス１０６を介してサンプリング別検波データ生成部１１２、及びサンプリング別位相データ生成部１０８に入力される。
（サンプリング別検波データ生成部１１２）
サンプリングデータ生成部１０４からサンプリング別検波データ生成部１１２に各サンプリングクロックに対応するサンプリングデータが入力されると、サンプリング別検波データ生成部１１２は、各サンプリングデータから検波データを生成する。この検波データは、各サンプリングデータから得られるベースバンドデータのことである。例えば、検波データは、対応するサンプリングクロックがデジタル変調信号の搬送波に同期していると仮定して検波することにより生成される。サンプリング別検波データ生成部１１２により生成された検波データは、検波データ決定部１１４に入力される。
サンプリングデータ生成部１０４からサンプリング別検波データ生成部１１２に各サンプリングクロックに対応するサンプリングデータが入力されると、サンプリング別検波データ生成部１１２は、各サンプリングデータから検波データを生成する。この検波データは、各サンプリングデータから得られるベースバンドデータのことである。例えば、検波データは、対応するサンプリングクロックがデジタル変調信号の搬送波に同期していると仮定して検波することにより生成される。サンプリング別検波データ生成部１１２により生成された検波データは、検波データ決定部１１４に入力される。
また、サンプリング別検波データ生成部１１２は、サンプリングデータに基づいて搬送波とは同期していないサンプリングクロックを検出し、そのサンプリングクロックが選択されないようにエラーデータを生成するように構成されていてもよい。さらに、サンプリング別検波データ生成部１１２は、検波データ及びエラーデータに基づいて搬送波の初期位相を決定する。例えば、サンプリング別検波データ生成部１１２は、複数のサンプリングクロックのうち、検波開始直後におけるデジタル変調信号の搬送波に同期したサンプリングクロックを選択し、そのサンプリングクロックを示す初期位相データを生成する。この初期位相データは、検波データ決定部１１４に入力される。
（検波データ決定部１１４）
また、検波データ決定部１１４には、後述するサンプリングクロック決定部１１６から位相比較ローパスデータが入力される。ここで言う位相比較ローパスデータとは、デジタル変調信号に対応する搬送波の位相が受信開始直後から相対的にどれだけずれたかを示すデータである。これらのデータが入力されると、検波データ決定部１１４は、入力された初期位相データ及び位相比較ローパスデータに基づき、サンプリングクロックの検波データの中から搬送波に最も近い位相を持つサンプリングクロックを用いて検波された検波データを決定する。検波データ決定部１１４で決定された検波データは、サンプリングクロック決定部１１６に入力されると共に、後段のデータ判定処理ブロックに出力される。
また、検波データ決定部１１４には、後述するサンプリングクロック決定部１１６から位相比較ローパスデータが入力される。ここで言う位相比較ローパスデータとは、デジタル変調信号に対応する搬送波の位相が受信開始直後から相対的にどれだけずれたかを示すデータである。これらのデータが入力されると、検波データ決定部１１４は、入力された初期位相データ及び位相比較ローパスデータに基づき、サンプリングクロックの検波データの中から搬送波に最も近い位相を持つサンプリングクロックを用いて検波された検波データを決定する。検波データ決定部１１４で決定された検波データは、サンプリングクロック決定部１１６に入力されると共に、後段のデータ判定処理ブロックに出力される。
（サンプリング別位相データ生成部１０８）
さて、サンプリング別位相データ生成部１０８は、サンプリングデータ生成部１０４から入力されたサンプリングデータに基づいて位相比較データを生成する。ここで言う位相比較データとは、各サンプリングクロックの位相が搬送波の位相に対して相対的にどれだけずれているかを示すデータである。サンプリング別位相データ生成部１０８で生成された位相比較データは、位相データ決定部１１０に入力される。
さて、サンプリング別位相データ生成部１０８は、サンプリングデータ生成部１０４から入力されたサンプリングデータに基づいて位相比較データを生成する。ここで言う位相比較データとは、各サンプリングクロックの位相が搬送波の位相に対して相対的にどれだけずれているかを示すデータである。サンプリング別位相データ生成部１０８で生成された位相比較データは、位相データ決定部１１０に入力される。
（位相データ決定部１１０）
位相データ決定部１１０には、位相比較データの他、サンプリング別検波データ生成部１１２で生成された初期位相データ、及びサンプリングクロック決定部１１６で決定された位相比較ローパスデータが入力される。これらのデータが入力されると、位相データ決定部１１０は、入力された初期位相データ及び位相比較ローパスデータに基づき、入力された位相比較データの中でデジタル変調信号に対応する搬送波の位相に最も近い位相のサンプリングクロックに対応する位相比較データを選択する。位相データ決定部１１０で選択された位相比較データは、サンプリングクロック決定部１１６に入力される。
位相データ決定部１１０には、位相比較データの他、サンプリング別検波データ生成部１１２で生成された初期位相データ、及びサンプリングクロック決定部１１６で決定された位相比較ローパスデータが入力される。これらのデータが入力されると、位相データ決定部１１０は、入力された初期位相データ及び位相比較ローパスデータに基づき、入力された位相比較データの中でデジタル変調信号に対応する搬送波の位相に最も近い位相のサンプリングクロックに対応する位相比較データを選択する。位相データ決定部１１０で選択された位相比較データは、サンプリングクロック決定部１１６に入力される。
（サンプリングクロック決定部１１６）
上記の通り、サンプリングクロック決定部１１６には、検波データ決定部１１４から検波データが入力され、位相データ決定部１１０から位相比較データが入力される。これらのデータが入力されると、サンプリングクロック決定部１１６は、デジタル変調信号に対応する搬送波の位相に最も近い位相のサンプリングクロックを検出する。また、サンプリングクロック決定部１１６は、入力された検波データ及び位相比較データに基づいて位相比較ローパスデータを生成する。そして、位相比較ローパスデータは、検波データ決定部１１４、及び位相データ決定部１１０に入力される。
上記の通り、サンプリングクロック決定部１１６には、検波データ決定部１１４から検波データが入力され、位相データ決定部１１０から位相比較データが入力される。これらのデータが入力されると、サンプリングクロック決定部１１６は、デジタル変調信号に対応する搬送波の位相に最も近い位相のサンプリングクロックを検出する。また、サンプリングクロック決定部１１６は、入力された検波データ及び位相比較データに基づいて位相比較ローパスデータを生成する。そして、位相比較ローパスデータは、検波データ決定部１１４、及び位相データ決定部１１０に入力される。
以上、信号処理装置１００の一構成例について説明した。上記のように、信号処理装置１００は、搬送波と同じ周波数を持ち、互いに位相が異なる複数のサンプリングクロックを発生させ、各サンプリングクロックでデジタル変調信号から複数のサンプリングデータを切り出す構成を有する。そして、各サンプリングデータについてデジタル変調信号に対応する搬送波の位相に近いサンプリングクロックが選択され、そのサンプリングクロックに対応するサンプリングデータが検波データとして検出される。
また、各サンプリングデータとデジタル変調信号の搬送波との位相のずれを考慮し、サンプリングクロック決定部１１６で生成される位相比較ローパスデータに基づいてサンプリングクロックの選択処理が繰り返し実行される。その結果、デジタル変調信号に対応する搬送波の位相に最も近いサンプリングクロックでサンプリングされたサンプリングデータが検波データとして出力される。このように、搬送波の周波数と同じサンプリングクロックを用いて検波データの検出処理が実行されるため、信号処理装置１００における駆動クロックが搬送波の周波数程度に抑えられる。
その結果、搬送波周波数の数倍もの駆動クロックが求められた従前のデータ検波手段に比べ、高い周波数の搬送波で変調されたデジタル変調信号を扱うことができるようになる。また、検波手段としてアナログデジタル変換器を用いずに済むため、電力消費量を抑制することが可能になると共に、回路構成を簡素化することに成功している。
（信号処理装置１００が抱える問題点について）
しかしながら、上記の構成を持つ信号処理装置１００には、選択されていないサンプリングクロックで動作するロジック回路が含まれてしまう。そのため、省電力化及び回路構成の簡素化が十分に達成されているとは言えない。さらに、サンプリングクロックの位相が繰り上がったり、繰り下がったりすることで、データの重複や欠落が発生してしまう。そのため、データの誤りが発生してしまう可能性が高い。こうした点を踏まえ、本件発明者は、更に研究開発を進め、上記の信号処理装置１００よりも省電力化及び回路構成の簡素化の点で優れた装置を考案した。以下、当該装置について説明する。
しかしながら、上記の構成を持つ信号処理装置１００には、選択されていないサンプリングクロックで動作するロジック回路が含まれてしまう。そのため、省電力化及び回路構成の簡素化が十分に達成されているとは言えない。さらに、サンプリングクロックの位相が繰り上がったり、繰り下がったりすることで、データの重複や欠落が発生してしまう。そのため、データの誤りが発生してしまう可能性が高い。こうした点を踏まえ、本件発明者は、更に研究開発を進め、上記の信号処理装置１００よりも省電力化及び回路構成の簡素化の点で優れた装置を考案した。以下、当該装置について説明する。
＜２：実施形態＞
本発明の一実施形態について説明する。本実施形態は、デジタル変調信号に対応する搬送波の一周期以上のサンプリングデータを生成し、そのサンプリングデータの中から適当な一周期分の範囲を抜き出してデータ再生及び位相データの検出を行う方法を提案するものである。特に、検波データ及び位相データに基づいて一周期分の範囲を適切に抜き出す方法に特徴がある。この方法を用いることで、上記の信号処理装置１００よりも省電力化及び回路構成の簡素化を実現することが可能になる。
本発明の一実施形態について説明する。本実施形態は、デジタル変調信号に対応する搬送波の一周期以上のサンプリングデータを生成し、そのサンプリングデータの中から適当な一周期分の範囲を抜き出してデータ再生及び位相データの検出を行う方法を提案するものである。特に、検波データ及び位相データに基づいて一周期分の範囲を適切に抜き出す方法に特徴がある。この方法を用いることで、上記の信号処理装置１００よりも省電力化及び回路構成の簡素化を実現することが可能になる。
［２−１：信号処理装置２００の機能構成］
まず、図２を参照しながら、本実施形態に係る信号処理装置２００の機能構成について説明する。この説明の中で、必要に応じて各構成要素の具体的な回路構成や処理方法の流れについて説明する。図２は、本実施形態に係る信号処理装置２００の機能構成例を示す説明図である。
まず、図２を参照しながら、本実施形態に係る信号処理装置２００の機能構成について説明する。この説明の中で、必要に応じて各構成要素の具体的な回路構成や処理方法の流れについて説明する。図２は、本実施形態に係る信号処理装置２００の機能構成例を示す説明図である。
図２に示すように、信号処理装置２００は、主に、サンプリングクロック発生部２０２と、サンプリングビット列生成部２０４と、ビット列切り出し部２０６と、検波・位相比較部２０８とを有する。
なお、サンプリングクロック発生部２０２は、サンプリングクロック生成部の一例である。また、サンプリングビット列生成部２０４は、ロジックデータ生成部、及びサンプリングビット列生成部の一例である。そして、検波・位相比較部２０８は、位相誤差データ生成部、検波データ算出部、位相データ算出部、位相誤差データ算出部の一例である。さらに、ビット列切り出し部２０６は、切り出し位置決定部の一例である。
まず、信号処理装置２００には、送信機（非図示）から送信されたデジタル変調信号が入力される。そして、入力されたデジタル変調信号は、サンプリングビット列生成部２０４に入力される。なお、ここで言うデジタル変調信号とは、例えば、搬送波の位相又は振幅をベースバンドデータに応じて変調した信号のことを意味する。なお、デジタル変調信号は、その中心レベルがロジック判定の基準レベルにシフトされていてもよい。
（サンプリングクロック発生部２０２）
また、サンプリングクロック発生部２０２には、デジタル変調信号の搬送波と同程度の周波数を持つ駆動クロックが入力される。この駆動クロックは、デジタル回路を駆動するためのものであり、デジタル回路の動作タイミングを制御する際の基準となる。サンプリングクロック発生部２０２は、入力された駆動クロックを当該駆動クロックの周期より短い時間だけ遅延させてサンプリングクロックを生成する。例えば、サンプリングクロック発生部２０２は、互いに位相の異なる複数のサンプリングクロックを生成する。サンプリングクロック発生部２０２で生成されたサンプリングクロックは、サンプリングビット列生成部２０４に入力される。
また、サンプリングクロック発生部２０２には、デジタル変調信号の搬送波と同程度の周波数を持つ駆動クロックが入力される。この駆動クロックは、デジタル回路を駆動するためのものであり、デジタル回路の動作タイミングを制御する際の基準となる。サンプリングクロック発生部２０２は、入力された駆動クロックを当該駆動クロックの周期より短い時間だけ遅延させてサンプリングクロックを生成する。例えば、サンプリングクロック発生部２０２は、互いに位相の異なる複数のサンプリングクロックを生成する。サンプリングクロック発生部２０２で生成されたサンプリングクロックは、サンプリングビット列生成部２０４に入力される。
（サンプリングクロック発生部２０２の具体的な構成例）
ここで、図３を参照しながら、サンプリングクロック発生部２０２の具体的な回路構成について説明する。図３は、サンプリングクロック発生部２０２の具体的な回路構成の一例を示す説明図である。なお、図３に例示したサンプリングクロック発生部２０２は、駆動クロック（Ｃｌｏｃｋ）が入力された場合に、駆動クロックの８分の１周期の整数倍だけ位相がずれた８つのサンプリングクロックを発生させるものである。
ここで、図３を参照しながら、サンプリングクロック発生部２０２の具体的な回路構成について説明する。図３は、サンプリングクロック発生部２０２の具体的な回路構成の一例を示す説明図である。なお、図３に例示したサンプリングクロック発生部２０２は、駆動クロック（Ｃｌｏｃｋ）が入力された場合に、駆動クロックの８分の１周期の整数倍だけ位相がずれた８つのサンプリングクロックを発生させるものである。
図３に示すように、サンプリングクロック発生部１０２は、遅延部２３４、２３８、２４２、及びインバータ２３２、２３６、２４０、２４４を含む。遅延部２３４、２３８、２４２の機能は、例えば、プログラマブル遅延素子により実現される。また、インバータ２３２、２３６、２４０、２４４の機能は、例えば、駆動クロックの周期に比べて高速で動作するインバータ回路により実現される。
まず、駆動クロック（Ｃｌｏｃｋ）が入力される。入力された駆動クロックは、サンプリングクロックｃｌｏｃｋ［０］として出力されると共に、遅延部２３４、２３８、２４２、及びインバータ２３２に入力される。サンプリングクロックｃｌｏｃｋ［０］は、駆動クロックそのものであるので、駆動クロックと同じ位相を持つ。
また、インバータ２３２は、入力された駆動クロックを反転させる。そして、反転された駆動クロックは、サンプリングクロックｃｌｏｃｋ［４］として出力される。サンプリングクロックｃｌｏｃｋ［４］は、駆動クロックが反転されたものであるから、サンプリングクロックｃｌｏｃｋ［０］に対して８分の４周期だけ遅延した位相を持つ。
遅延部２３４は、セレクタから入力された制御信号に応じて駆動クロックを８分の１周期だけ遅延させる。そして、遅延された駆動クロックは、サンプリングクロックｃｌｏｃｋ［１］として出力されると共に、インバータ２３６に入力される。サンプリングクロックｃｌｏｃｋ［１］は、駆動クロックが８分の１周期だけ遅延されたものであるから、サンプリングクロックｃｌｏｃｋ［０］に対して８分の１周期だけ遅延した位相を持つ。
インバータ２３６は、８分の１周期だけ遅延された駆動クロック（サンプリングクロックｃｌｏｃｋ［１］に対応）を反転させる。そして、反転された駆動クロックは、サンプリングクロックｃｌｏｃｋ［５］として出力される。サンプリングクロックｃｌｏｃｋ［５］は、８分の１周期だけ遅延された駆動クロックが反転されたものであるから、サンプリングクロックｃｌｏｃｋ［０］に対して８分の５周期だけ遅延した位相を持つ。
遅延部２３８は、セレクタから入力された制御信号に応じて駆動クロックを８分の２周期だけ遅延させる。そして、遅延された駆動クロックは、サンプリングクロックｃｌｏｃｋ［２］として出力されると共に、インバータ２４０に入力される。サンプリングクロックｃｌｏｃｋ［２］は、駆動クロックが８分の２周期だけ遅延されたものであるから、サンプリングクロックｃｌｏｃｋ［０］に対して８分の２周期だけ遅延した位相を持つ。
インバータ２４０は、８分の２周期だけ遅延された駆動クロック（サンプリングクロックｃｌｏｃｋ［２］に対応）を反転させる。そして、反転された駆動クロックは、サンプリングクロックｃｌｏｃｋ［６］として出力される。サンプリングクロックｃｌｏｃｋ［６］は、８分の２周期だけ遅延された駆動クロックが反転されたものであるから、サンプリングクロックｃｌｏｃｋ［０］に対して８分の６周期だけ遅延した位相を持つ。
遅延部２４２は、セレクタから入力された制御信号に応じて駆動クロックを８分の３周期だけ遅延させる。そして、遅延された駆動クロックは、サンプリングクロックｃｌｏｃｋ［３］として出力されると共に、インバータ２４４に入力される。サンプリングクロックｃｌｏｃｋ［３］は、駆動クロックが８分の３周期だけ遅延されたものであるから、サンプリングクロックｃｌｏｃｋ［０］に対して８分の３周期だけ遅延した位相を持つ。
インバータ２４４は、８分の３周期だけ遅延された駆動クロック（サンプリングクロックｃｌｏｃｋ［３］に対応）を反転させる。そして、反転された駆動クロックは、サンプリングクロックｃｌｏｃｋ［７］として出力される。サンプリングクロックｃｌｏｃｋ［７］は、８分の３周期だけ遅延された駆動クロックが反転されたものであるから、サンプリングクロックｃｌｏｃｋ［０］に対して８分の７周期だけ遅延した位相を持つ。
このようにして互いに位相が異なる８種類のサンプリングクロックｃｌｏｃｋ［０］〜ｃｌｏｃｋ［７］が生成される。なお、図３の例では、遅延部２３４、２３８、２４２が並列に配置された構成とされているが、例えば、駆動クロックを８分の１周期だけ遅延させる３つの遅延回路が直列に並置される構成としてもよい。また、図３の例では、反転により位相がπだけ変化することを利用してサンプリングクロックを生成しているため、デューティー比が５０％に近い信号を駆動クロックとして用いる方が好ましい。
このようにして生成されたサンプリングクロックｃｌｏｃｋ［０］〜ｃｌｏｃｋ［７］は、サンプリングビット列生成部２０４に入力される。なお、上記の例においては、デジタル変調信号がマンチェスター符号や２相位相偏移変調信号である場合が想定されていた。このような信号に対しては、上記の例のように、搬送波の位相を８等分にし、異なる位相を持つ８種類のサンプリングクロックを用意する必要がある。例えば、サンプリングクロックが半分の４種類になると、位相が一つずれただけでデータ検出が難しくなる。そのため、マンチェスター符号や２相位相偏移変調信号である場合には、サンプリングクロックの種類を８種類程度にするのが適当である。仮に、４相位相偏移変調信号の場合、サンプリングクロックの種類は、１６種類程度にするのが適当である。
（サンプリングビット列生成部２０４）
再び図２を参照する。サンプリングクロック発生部２０２から複数のサンプリングクロックが入力されると、サンプリングビット列生成部２０４は、入力された各サンプリングクロックを用いてデジタル変調信号をサンプリングし、サンプリングデータを生成する。このとき、サンプリングビット列生成部２０４は、搬送波の一周期以上（例えば、搬送波の三周期）の長さを持つサンプリングデータを生成する。サンプリングビット列生成部２０４により生成されたサンプリングデータは、ビット列切り出し部２０６に入力される。
再び図２を参照する。サンプリングクロック発生部２０２から複数のサンプリングクロックが入力されると、サンプリングビット列生成部２０４は、入力された各サンプリングクロックを用いてデジタル変調信号をサンプリングし、サンプリングデータを生成する。このとき、サンプリングビット列生成部２０４は、搬送波の一周期以上（例えば、搬送波の三周期）の長さを持つサンプリングデータを生成する。サンプリングビット列生成部２０４により生成されたサンプリングデータは、ビット列切り出し部２０６に入力される。
（サンプリングビット列生成部２０４の具体的な構成例）
ここで、図４〜図９を参照しながら、サンプリングビット列生成部２０４の具体的な構成について説明する。図４〜図９は、サンプリングビット列生成部２０４の具体的な構成例を示す説明図である。
ここで、図４〜図９を参照しながら、サンプリングビット列生成部２０４の具体的な構成について説明する。図４〜図９は、サンプリングビット列生成部２０４の具体的な構成例を示す説明図である。
なお、サンプリングビット列生成部２０４の機能は、図４、図５、図７、及び図８に模式的に例示した回路構成（４種類のＤフリップフロップ）により実現される。また、レジスタとして機能する各Ｄフリップフロップの入出力構成は、図６、及び図９に表形式で纏めて示されている。ここでは、８ビットのサンプリングビット列を３つ纏めて２４ビットのサンプリングデータを生成する構成を例に挙げて説明する。
（回路構成例）
まず、図４、図５を参照する。サンプリングビット列生成部２０４は、ビット０に対応するサンプリングビットを生成するために、Ｄフリップフロップ２５２、２５４、２５６、２５８で構成されるシフトレジスタを有する。同様に、サンプリングビット列生成部２０４は、ビット１に対応するサンプリングビットを生成するために、Ｄフリップフロップ２６２、２６４、２６６、２６８で構成されるシフトレジスタを有する。
まず、図４、図５を参照する。サンプリングビット列生成部２０４は、ビット０に対応するサンプリングビットを生成するために、Ｄフリップフロップ２５２、２５４、２５６、２５８で構成されるシフトレジスタを有する。同様に、サンプリングビット列生成部２０４は、ビット１に対応するサンプリングビットを生成するために、Ｄフリップフロップ２６２、２６４、２６６、２６８で構成されるシフトレジスタを有する。
また、サンプリングビット列生成部２０４は、ビット２に対応するサンプリングビットを生成するために、Ｄフリップフロップ２７２、２７４、２７６、２７８で構成されるシフトレジスタを有する。さらに、サンプリングビット列生成部２０４は、ビット３に対応するサンプリングビットを生成するために、Ｄフリップフロップ２８２、２８４、２８６、２８８で構成されるシフトレジスタを有する。
また、サンプリングビット列生成部２０４は、ビット４に対応するサンプリングビットを生成するために、Ｄフリップフロップ２９２、２９４、２９６、２９８で構成されるシフトレジスタを有する。さらに、サンプリングビット列生成部２０４は、ビット５に対応するサンプリングビットを生成するために、Ｄフリップフロップ３０２、３０４、３０６、３０８で構成されるシフトレジスタを有する。
また、サンプリングビット列生成部２０４は、ビット６に対応するサンプリングビットを生成するために、Ｄフリップフロップ３１２、３１４、３１６、３１８で構成されるシフトレジスタを有する。さらに、サンプリングビット列生成部２０４は、ビット７に対応するサンプリングビットを生成するために、Ｄフリップフロップ３２２、３２４、３２６、３２８で構成されるシフトレジスタを有する。このように、サンプリングビット列生成部２０４は、８つのシフトレジスタにより構成される。
（ビット０に対応するサンプリングビットの生成）
まず、図４を参照しながら、Ｄフリップフロップ２５２、２５４、２５６、２５８で構成されるシフトレジスタ（ビット０に対応）の機能について説明する。
なお、ここでは、サンプリングクロックｃｌｏｃｋ［０］は駆動クロックと同一であるものとする。
まず、図４を参照しながら、Ｄフリップフロップ２５２、２５４、２５６、２５８で構成されるシフトレジスタ（ビット０に対応）の機能について説明する。
なお、ここでは、サンプリングクロックｃｌｏｃｋ［０］は駆動クロックと同一であるものとする。
（初段レジスタの処理Ｓ１）
Ｄフリップフロップ２５２のＤ端子には、デジタル変調信号ｒｉｎが入力される。また、Ｄフリップフロップ２５２のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２５２では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたデジタル変調信号ｒｉｎの一部がサンプリングされ、ロジックデータｒｉｎｓ［０］［０］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［０］［０］は、Ｄフリップフロップ２５２のＱ端子から出力される。
Ｄフリップフロップ２５２のＤ端子には、デジタル変調信号ｒｉｎが入力される。また、Ｄフリップフロップ２５２のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２５２では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたデジタル変調信号ｒｉｎの一部がサンプリングされ、ロジックデータｒｉｎｓ［０］［０］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［０］［０］は、Ｄフリップフロップ２５２のＱ端子から出力される。
（中間レジスタの処理Ｓ２）
Ｄフリップフロップ２５２のＱ端子から出力されたロジックデータｒｉｎｓ［０］［０］は、Ｄフリップフロップ２５４のＤ端子に入力される。また、Ｄフリップフロップ２５４のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２５４では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［０］［０］の一部がサンプリングされ、ロジックデータｒｉｎｓ［１］［０］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［１］［０］は、Ｄフリップフロップ２５４のＱ端子から出力される。
Ｄフリップフロップ２５２のＱ端子から出力されたロジックデータｒｉｎｓ［０］［０］は、Ｄフリップフロップ２５４のＤ端子に入力される。また、Ｄフリップフロップ２５４のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２５４では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［０］［０］の一部がサンプリングされ、ロジックデータｒｉｎｓ［１］［０］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［１］［０］は、Ｄフリップフロップ２５４のＱ端子から出力される。
（中間レジスタの処理Ｓ３）
Ｄフリップフロップ２５４のＱ端子から出力されたロジックデータｒｉｎｓ［１］［０］は、Ｄフリップフロップ２５６のＤ端子に入力される。また、Ｄフリップフロップ２５６のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２５６では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［１］［０］の一部がサンプリングされ、ロジックデータｒｉｎｓ［２］［０］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［２］［０］は、Ｄフリップフロップ２５６のＱ端子から出力される。
Ｄフリップフロップ２５４のＱ端子から出力されたロジックデータｒｉｎｓ［１］［０］は、Ｄフリップフロップ２５６のＤ端子に入力される。また、Ｄフリップフロップ２５６のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２５６では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［１］［０］の一部がサンプリングされ、ロジックデータｒｉｎｓ［２］［０］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［２］［０］は、Ｄフリップフロップ２５６のＱ端子から出力される。
（中間レジスタの処理Ｓ４）
Ｄフリップフロップ２５６のＱ端子から出力されたロジックデータｒｉｎｓ［２］［０］は、Ｄフリップフロップ２５８のＤ端子に入力される。また、Ｄフリップフロップ２５８のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２５８では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［２］［０］の一部がサンプリングされ、ロジックデータｒｉｎｓ［３］［０］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［３］［０］は、Ｄフリップフロップ２５８のＱ端子から出力される。
Ｄフリップフロップ２５６のＱ端子から出力されたロジックデータｒｉｎｓ［２］［０］は、Ｄフリップフロップ２５８のＤ端子に入力される。また、Ｄフリップフロップ２５８のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２５８では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［２］［０］の一部がサンプリングされ、ロジックデータｒｉｎｓ［３］［０］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［３］［０］は、Ｄフリップフロップ２５８のＱ端子から出力される。
このように、デジタル変調信号ｒｉｎがサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでサンプリングされ、サンプリングクロックｃｌｏｃｋ［０］に同期したサンプリングビットｒｉｎｓ［３］［０］が出力される。
（ビット１に対応するサンプリングビットの生成）
次に、Ｄフリップフロップ２６２、２６４、２６６、２６８で構成されるシフトレジスタ（ビット１に対応）の機能について説明する。
次に、Ｄフリップフロップ２６２、２６４、２６６、２６８で構成されるシフトレジスタ（ビット１に対応）の機能について説明する。
（初段レジスタの処理Ｓ１）
Ｄフリップフロップ２６２のＤ端子には、デジタル変調信号ｒｉｎが入力される。また、Ｄフリップフロップ２６２のＣ端子には、サンプリングクロックｃｌｏｃｋ［１］が入力される。そして、Ｄフリップフロップ２６２では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［１］の立ち上がりタイミングでＤ端子に入力されたデジタル変調信号ｒｉｎの一部がサンプリングされ、ロジックデータｒｉｎｓ［０］［１］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［０］［１］は、Ｄフリップフロップ２６２のＱ端子から出力される。
Ｄフリップフロップ２６２のＤ端子には、デジタル変調信号ｒｉｎが入力される。また、Ｄフリップフロップ２６２のＣ端子には、サンプリングクロックｃｌｏｃｋ［１］が入力される。そして、Ｄフリップフロップ２６２では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［１］の立ち上がりタイミングでＤ端子に入力されたデジタル変調信号ｒｉｎの一部がサンプリングされ、ロジックデータｒｉｎｓ［０］［１］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［０］［１］は、Ｄフリップフロップ２６２のＱ端子から出力される。
（中間レジスタの処理Ｓ２）
Ｄフリップフロップ２６２のＱ端子から出力されたロジックデータｒｉｎｓ［０］［１］は、Ｄフリップフロップ２６４のＤ端子に入力される。また、Ｄフリップフロップ２６４のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２６４では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［０］［１］の一部がサンプリングされ、ロジックデータｒｉｎｓ［１］［１］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［１］［１］は、Ｄフリップフロップ２６４のＱ端子から出力される。
Ｄフリップフロップ２６２のＱ端子から出力されたロジックデータｒｉｎｓ［０］［１］は、Ｄフリップフロップ２６４のＤ端子に入力される。また、Ｄフリップフロップ２６４のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２６４では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［０］［１］の一部がサンプリングされ、ロジックデータｒｉｎｓ［１］［１］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［１］［１］は、Ｄフリップフロップ２６４のＱ端子から出力される。
（中間レジスタの処理Ｓ３）
Ｄフリップフロップ２６４のＱ端子から出力されたロジックデータｒｉｎｓ［１］［１］は、Ｄフリップフロップ２６６のＤ端子に入力される。また、Ｄフリップフロップ２６６のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２６６では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［１］［１］の一部がサンプリングされ、ロジックデータｒｉｎｓ［２］［１］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［２］［１］は、Ｄフリップフロップ２６６のＱ端子から出力される。
Ｄフリップフロップ２６４のＱ端子から出力されたロジックデータｒｉｎｓ［１］［１］は、Ｄフリップフロップ２６６のＤ端子に入力される。また、Ｄフリップフロップ２６６のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２６６では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［１］［１］の一部がサンプリングされ、ロジックデータｒｉｎｓ［２］［１］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［２］［１］は、Ｄフリップフロップ２６６のＱ端子から出力される。
（中間レジスタの処理Ｓ４）
Ｄフリップフロップ２６６のＱ端子から出力されたロジックデータｒｉｎｓ［２］［１］は、Ｄフリップフロップ２６８のＤ端子に入力される。また、Ｄフリップフロップ２６８のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２６８では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［２］［１］の一部がサンプリングされ、ロジックデータｒｉｎｓ［３］［１］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［３］［１］は、Ｄフリップフロップ２６８のＱ端子から出力される。
Ｄフリップフロップ２６６のＱ端子から出力されたロジックデータｒｉｎｓ［２］［１］は、Ｄフリップフロップ２６８のＤ端子に入力される。また、Ｄフリップフロップ２６８のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２６８では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［２］［１］の一部がサンプリングされ、ロジックデータｒｉｎｓ［３］［１］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［３］［１］は、Ｄフリップフロップ２６８のＱ端子から出力される。
このように、デジタル変調信号ｒｉｎがサンプリングクロックｃｌｏｃｋ［１］の立ち上がりタイミングでサンプリングされ、サンプリングクロックｃｌｏｃｋ［０］に同期したサンプリングビットｒｉｎｓ［３］［１］が出力される。
（ビット２に対応するサンプリングビットの生成）
次に、Ｄフリップフロップ２７２、２７４、２７６、２７８で構成されるシフトレジスタ（ビット２に対応）の機能について説明する。
次に、Ｄフリップフロップ２７２、２７４、２７６、２７８で構成されるシフトレジスタ（ビット２に対応）の機能について説明する。
（初段レジスタの処理Ｓ１）
Ｄフリップフロップ２７２のＤ端子には、デジタル変調信号ｒｉｎが入力される。また、Ｄフリップフロップ２７２のＣ端子には、サンプリングクロックｃｌｏｃｋ［２］が入力される。そして、Ｄフリップフロップ２７２では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［２］の立ち上がりタイミングでＤ端子に入力されたデジタル変調信号ｒｉｎの一部がサンプリングされ、ロジックデータｒｉｎｓ［０］［２］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［０］［２］は、Ｄフリップフロップ２７２のＱ端子から出力される。
Ｄフリップフロップ２７２のＤ端子には、デジタル変調信号ｒｉｎが入力される。また、Ｄフリップフロップ２７２のＣ端子には、サンプリングクロックｃｌｏｃｋ［２］が入力される。そして、Ｄフリップフロップ２７２では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［２］の立ち上がりタイミングでＤ端子に入力されたデジタル変調信号ｒｉｎの一部がサンプリングされ、ロジックデータｒｉｎｓ［０］［２］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［０］［２］は、Ｄフリップフロップ２７２のＱ端子から出力される。
（中間レジスタの処理Ｓ２）
Ｄフリップフロップ２７２のＱ端子から出力されたロジックデータｒｉｎｓ［０］［２］は、Ｄフリップフロップ２７４のＤ端子に入力される。また、Ｄフリップフロップ２７４のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２７４では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［０］［２］の一部がサンプリングされ、ロジックデータｒｉｎｓ［１］［２］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［１］［２］は、Ｄフリップフロップ２７４のＱ端子から出力される。
Ｄフリップフロップ２７２のＱ端子から出力されたロジックデータｒｉｎｓ［０］［２］は、Ｄフリップフロップ２７４のＤ端子に入力される。また、Ｄフリップフロップ２７４のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２７４では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［０］［２］の一部がサンプリングされ、ロジックデータｒｉｎｓ［１］［２］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［１］［２］は、Ｄフリップフロップ２７４のＱ端子から出力される。
（中間レジスタの処理Ｓ３）
Ｄフリップフロップ２７４のＱ端子から出力されたロジックデータｒｉｎｓ［１］［２］は、Ｄフリップフロップ２７６のＤ端子に入力される。また、Ｄフリップフロップ２７６のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２７６では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［１］［２］の一部がサンプリングされ、ロジックデータｒｉｎｓ［２］［２］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［２］［２］は、Ｄフリップフロップ２７６のＱ端子から出力される。
Ｄフリップフロップ２７４のＱ端子から出力されたロジックデータｒｉｎｓ［１］［２］は、Ｄフリップフロップ２７６のＤ端子に入力される。また、Ｄフリップフロップ２７６のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２７６では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［１］［２］の一部がサンプリングされ、ロジックデータｒｉｎｓ［２］［２］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［２］［２］は、Ｄフリップフロップ２７６のＱ端子から出力される。
（中間レジスタの処理Ｓ４）
Ｄフリップフロップ２７６のＱ端子から出力されたロジックデータｒｉｎｓ［２］［２］は、Ｄフリップフロップ２７８のＤ端子に入力される。また、Ｄフリップフロップ２７８のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２７８では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［２］［２］の一部がサンプリングされ、ロジックデータｒｉｎｓ［３］［２］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［３］［２］は、Ｄフリップフロップ２７８のＱ端子から出力される。
Ｄフリップフロップ２７６のＱ端子から出力されたロジックデータｒｉｎｓ［２］［２］は、Ｄフリップフロップ２７８のＤ端子に入力される。また、Ｄフリップフロップ２７８のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２７８では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［２］［２］の一部がサンプリングされ、ロジックデータｒｉｎｓ［３］［２］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［３］［２］は、Ｄフリップフロップ２７８のＱ端子から出力される。
このように、デジタル変調信号ｒｉｎがサンプリングクロックｃｌｏｃｋ［２］の立ち上がりタイミングでサンプリングされ、サンプリングクロックｃｌｏｃｋ［０］に同期したサンプリングビットｒｉｎｓ［３］［２］が出力される。
（ビット３に対応するサンプリングビットの生成）
次に、Ｄフリップフロップ２８２、２８４、２８６、２８８で構成されるシフトレジスタ（ビット３に対応）の機能について説明する。
次に、Ｄフリップフロップ２８２、２８４、２８６、２８８で構成されるシフトレジスタ（ビット３に対応）の機能について説明する。
（初段レジスタの処理Ｓ１）
Ｄフリップフロップ２８２のＤ端子には、デジタル変調信号ｒｉｎが入力される。また、Ｄフリップフロップ２８２のＣ端子には、サンプリングクロックｃｌｏｃｋ［３］が入力される。そして、Ｄフリップフロップ２８２では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［３］の立ち上がりタイミングでＤ端子に入力されたデジタル変調信号ｒｉｎの一部がサンプリングされ、ロジックデータｒｉｎｓ［０］［３］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［０］［３］は、Ｄフリップフロップ２８２のＱ端子から出力される。
Ｄフリップフロップ２８２のＤ端子には、デジタル変調信号ｒｉｎが入力される。また、Ｄフリップフロップ２８２のＣ端子には、サンプリングクロックｃｌｏｃｋ［３］が入力される。そして、Ｄフリップフロップ２８２では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［３］の立ち上がりタイミングでＤ端子に入力されたデジタル変調信号ｒｉｎの一部がサンプリングされ、ロジックデータｒｉｎｓ［０］［３］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［０］［３］は、Ｄフリップフロップ２８２のＱ端子から出力される。
（中間レジスタの処理Ｓ２）
Ｄフリップフロップ２８２のＱ端子から出力されたロジックデータｒｉｎｓ［０］［３］は、Ｄフリップフロップ２８４のＤ端子に入力される。また、Ｄフリップフロップ２８４のＣ端子には、サンプリングクロックｃｌｏｃｋ［１］が入力される。そして、Ｄフリップフロップ２８４では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［１］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［０］［３］の一部がサンプリングされ、ロジックデータｒｉｎｓ［１］［３］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［１］［３］は、Ｄフリップフロップ２８４のＱ端子から出力される。
Ｄフリップフロップ２８２のＱ端子から出力されたロジックデータｒｉｎｓ［０］［３］は、Ｄフリップフロップ２８４のＤ端子に入力される。また、Ｄフリップフロップ２８４のＣ端子には、サンプリングクロックｃｌｏｃｋ［１］が入力される。そして、Ｄフリップフロップ２８４では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［１］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［０］［３］の一部がサンプリングされ、ロジックデータｒｉｎｓ［１］［３］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［１］［３］は、Ｄフリップフロップ２８４のＱ端子から出力される。
（中間レジスタの処理Ｓ３）
Ｄフリップフロップ２８４のＱ端子から出力されたロジックデータｒｉｎｓ［１］［３］は、Ｄフリップフロップ２８６のＤ端子に入力される。また、Ｄフリップフロップ２８６のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２８６では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［１］［３］の一部がサンプリングされ、ロジックデータｒｉｎｓ［２］［３］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［２］［３］は、Ｄフリップフロップ２８６のＱ端子から出力される。
Ｄフリップフロップ２８４のＱ端子から出力されたロジックデータｒｉｎｓ［１］［３］は、Ｄフリップフロップ２８６のＤ端子に入力される。また、Ｄフリップフロップ２８６のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２８６では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［１］［３］の一部がサンプリングされ、ロジックデータｒｉｎｓ［２］［３］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［２］［３］は、Ｄフリップフロップ２８６のＱ端子から出力される。
（中間レジスタの処理Ｓ４）
Ｄフリップフロップ２８６のＱ端子から出力されたロジックデータｒｉｎｓ［２］［３］は、Ｄフリップフロップ２８８のＤ端子に入力される。また、Ｄフリップフロップ２８８のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２８８では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［２］［３］の一部がサンプリングされ、ロジックデータｒｉｎｓ［３］［３］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［３］［３］は、Ｄフリップフロップ２８８のＱ端子から出力される。
Ｄフリップフロップ２８６のＱ端子から出力されたロジックデータｒｉｎｓ［２］［３］は、Ｄフリップフロップ２８８のＤ端子に入力される。また、Ｄフリップフロップ２８８のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２８８では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｉｎｓ［２］［３］の一部がサンプリングされ、ロジックデータｒｉｎｓ［３］［３］が生成される。そして、サンプリングされたロジックデータｒｉｎｓ［３］［３］は、Ｄフリップフロップ２８８のＱ端子から出力される。
このように、デジタル変調信号ｒｉｎがサンプリングクロックｃｌｏｃｋ［３］の立ち上がりタイミングでサンプリングされ、サンプリングクロックｃｌｏｃｋ［０］に同期したサンプリングビットｒｉｎｓ［３］［３］が出力される。
（ビット４〜７に対応するサンプリングビットの生成）
次に、図５を参照しながら、Ｄフリップフロップ２９２、２９４、２９６、２９８で構成されるシフトレジスタ（ビット４に対応）の機能について説明する。また、Ｄフリップフロップ３０２、３０４、３０６、３０８、３１２、３１４、３１６、３１８、３２２、３２４、３２６、３２８で構成されるシフトレジスタ（ビット５〜７に対応）の機能について説明する。
次に、図５を参照しながら、Ｄフリップフロップ２９２、２９４、２９６、２９８で構成されるシフトレジスタ（ビット４に対応）の機能について説明する。また、Ｄフリップフロップ３０２、３０４、３０６、３０８、３１２、３１４、３１６、３１８、３２２、３２４、３２６、３２８で構成されるシフトレジスタ（ビット５〜７に対応）の機能について説明する。
図５に例示したサンプリングビット列生成部２０４の回路構成は、図４に例示した回路構成と実質的に同じである。但し、各Ｄフリップフロップ２９２、２９４、２９６、２９８、３０２、３０４、３０６、３０８、３１２、３１４、３１６、３１８、３２２、３２４、３２６、３２８に入力されるサンプリングクロックｃｌｏｃｋ［ｋ］（ｋ＝０〜７）の組み合わせが異なる。そこで、各シフトレジスタに入力されるサンプリングクロックｃｌｏｃｋ［ｋ］の組み合わせ、及び出力されるサンプリングビットｒｉｎｓ［３］［ｍ］（ｍ＝４〜７）の組み合わせについて簡単に述べるに留め、詳細な回路構成に関する説明を省略することにする。
（ビット４に対応するサンプリングビットの生成）
ビット４に対応するシフトレジスタは、Ｄフリップフロップ２９２、２９４、２９６、２９８で構成される。そして、Ｄフリップフロップ２９２のＣ端子には、サンプリングクロックｃｌｏｃｋ［４］が入力される。また、Ｄフリップフロップ２９４のＣ端子には、サンプリングクロックｃｌｏｃｋ［２］が入力される。さらに、Ｄフリップフロップ２９６、２９８のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２９８のＱ端子からサンプリングビットｒｉｎｓ［３］［４］が出力される。
ビット４に対応するシフトレジスタは、Ｄフリップフロップ２９２、２９４、２９６、２９８で構成される。そして、Ｄフリップフロップ２９２のＣ端子には、サンプリングクロックｃｌｏｃｋ［４］が入力される。また、Ｄフリップフロップ２９４のＣ端子には、サンプリングクロックｃｌｏｃｋ［２］が入力される。さらに、Ｄフリップフロップ２９６、２９８のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ２９８のＱ端子からサンプリングビットｒｉｎｓ［３］［４］が出力される。
このサンプリングビットｒｉｎｓ［３］［４］は、デジタル変調信号ｒｉｎがサンプリングクロックｃｌｏｃｋ［４］の立ち上がりタイミングでサンプリングされ、サンプリングクロックｃｌｏｃｋ［０］に同期されたものである。
（ビット５に対応するサンプリングビットの生成）
ビット５に対応するシフトレジスタは、Ｄフリップフロップ３０２、３０４、３０６、３０８で構成される。そして、Ｄフリップフロップ３０２のＣ端子には、サンプリングクロックｃｌｏｃｋ［５］が入力される。また、Ｄフリップフロップ３０４のＣ端子には、サンプリングクロックｃｌｏｃｋ［３］が入力される。さらに、Ｄフリップフロップ３０６のＣ端子には、サンプリングクロックｃｌｏｃｋ［１］が入力される。そして、Ｄフリップフロップ３０６のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。その結果、Ｄフリップフロップ３０８のＱ端子からサンプリングビットｒｉｎｓ［３］［５］が出力される。
ビット５に対応するシフトレジスタは、Ｄフリップフロップ３０２、３０４、３０６、３０８で構成される。そして、Ｄフリップフロップ３０２のＣ端子には、サンプリングクロックｃｌｏｃｋ［５］が入力される。また、Ｄフリップフロップ３０４のＣ端子には、サンプリングクロックｃｌｏｃｋ［３］が入力される。さらに、Ｄフリップフロップ３０６のＣ端子には、サンプリングクロックｃｌｏｃｋ［１］が入力される。そして、Ｄフリップフロップ３０６のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。その結果、Ｄフリップフロップ３０８のＱ端子からサンプリングビットｒｉｎｓ［３］［５］が出力される。
このサンプリングビットｒｉｎｓ［３］［５］は、デジタル変調信号ｒｉｎがサンプリングクロックｃｌｏｃｋ［５］の立ち上がりタイミングでサンプリングされ、サンプリングクロックｃｌｏｃｋ［０］に同期されたものである。
（ビット６に対応するサンプリングビットの生成）
ビット６に対応するシフトレジスタは、Ｄフリップフロップ３１２、３１４、３１６、３１８で構成される。そして、Ｄフリップフロップ３１２のＣ端子には、サンプリングクロックｃｌｏｃｋ［６］が入力される。また、Ｄフリップフロップ３１４のＣ端子には、サンプリングクロックｃｌｏｃｋ［４］が入力される。さらに、Ｄフリップフロップ３１６のＣ端子には、サンプリングクロックｃｌｏｃｋ［２］が入力される。そして、Ｄフリップフロップ３１６のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。その結果、Ｄフリップフロップ３１８のＱ端子からサンプリングビットｒｉｎｓ［３］［６］が出力される。
ビット６に対応するシフトレジスタは、Ｄフリップフロップ３１２、３１４、３１６、３１８で構成される。そして、Ｄフリップフロップ３１２のＣ端子には、サンプリングクロックｃｌｏｃｋ［６］が入力される。また、Ｄフリップフロップ３１４のＣ端子には、サンプリングクロックｃｌｏｃｋ［４］が入力される。さらに、Ｄフリップフロップ３１６のＣ端子には、サンプリングクロックｃｌｏｃｋ［２］が入力される。そして、Ｄフリップフロップ３１６のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。その結果、Ｄフリップフロップ３１８のＱ端子からサンプリングビットｒｉｎｓ［３］［６］が出力される。
このサンプリングビットｒｉｎｓ［３］［６］は、デジタル変調信号ｒｉｎがサンプリングクロックｃｌｏｃｋ［６］の立ち上がりタイミングでサンプリングされ、サンプリングクロックｃｌｏｃｋ［０］に同期されたものである。
（ビット７に対応するサンプリングビットの生成）
ビット７に対応するシフトレジスタは、Ｄフリップフロップ３２２、３２４、３２６、３２８で構成される。そして、Ｄフリップフロップ３２２のＣ端子には、サンプリングクロックｃｌｏｃｋ［７］が入力される。また、Ｄフリップフロップ３２４のＣ端子には、サンプリングクロックｃｌｏｃｋ［５］が入力される。さらに、Ｄフリップフロップ３２６のＣ端子には、サンプリングクロックｃｌｏｃｋ［３］が入力される。そして、Ｄフリップフロップ３２６のＣ端子には、サンプリングクロックｃｌｏｃｋ［１］が入力される。その結果、Ｄフリップフロップ３２８のＱ端子からサンプリングビットｒｉｎｓ［３］［７］が出力される。
ビット７に対応するシフトレジスタは、Ｄフリップフロップ３２２、３２４、３２６、３２８で構成される。そして、Ｄフリップフロップ３２２のＣ端子には、サンプリングクロックｃｌｏｃｋ［７］が入力される。また、Ｄフリップフロップ３２４のＣ端子には、サンプリングクロックｃｌｏｃｋ［５］が入力される。さらに、Ｄフリップフロップ３２６のＣ端子には、サンプリングクロックｃｌｏｃｋ［３］が入力される。そして、Ｄフリップフロップ３２６のＣ端子には、サンプリングクロックｃｌｏｃｋ［１］が入力される。その結果、Ｄフリップフロップ３２８のＱ端子からサンプリングビットｒｉｎｓ［３］［７］が出力される。
このサンプリングビットｒｉｎｓ［３］［７］は、デジタル変調信号ｒｉｎがサンプリングクロックｃｌｏｃｋ［７］の立ち上がりタイミングでサンプリングされ、サンプリングクロックｃｌｏｃｋ［１］に同期されたものである。但し、サンプリングビットｒｉｎｓ［３］［７］は、サンプリングクロックｃｌｏｃｋ［１］の立ち上がりの次にサンプリングクロックｃｌｏｃｋ［０］が立ち上がるタイミングで取得される。その結果、取得されたサンプリングビットｒｉｎｓ［３］［７］は、サンプリングクロックｃｌｏｃｋ［０］に同期されたものとなる。
（回路構成のまとめ）
以上、図４、図５を参照しながら、サンプリングビット列生成部２０４の一部回路構成について説明した。上記の通り、各レジスタに入力されるサンプリングクロックｃｌｏｃｋ［ｋ］をうまく組み合わせることで、搬送波の周期を８等分した異なるタイミングでデジタル変調信号をサンプリングして同一のクロックで更新するサンプリングビット列のレジスタｒｉｎｓ［３］が得られる。
以上、図４、図５を参照しながら、サンプリングビット列生成部２０４の一部回路構成について説明した。上記の通り、各レジスタに入力されるサンプリングクロックｃｌｏｃｋ［ｋ］をうまく組み合わせることで、搬送波の周期を８等分した異なるタイミングでデジタル変調信号をサンプリングして同一のクロックで更新するサンプリングビット列のレジスタｒｉｎｓ［３］が得られる。
特に、上記の回路構成を用いることで、各サンプリングビットｒｉｎｓ［３］［ｍ］（ｍ＝０〜７）がサンプリングクロックｃｌｏｃｋ［０］と同期したサンプリングビット列ｒｉｎｓ［３］が得られる。これら各レジスタに入力されるサンプリングクロックｃｌｏｃｋ［ｋ］の組み合わせ、及び各レジスタから出力されるロジックデータｒｉｎｓ［ｎ］［ｍ］（ｎ＝０〜３、ｍ＝０〜７）の組み合わせを表形式で纏めると図６のようになる。図６は、サンプリングビット列の生成方法（一周期分）を示す説明図である。
図６に示すように、まず、ビット毎に異なるサンプリングクロックが初段レジスタに入力されると、各サンプリングクロックでデジタル変調信号ｒｉｎがサンプリングされ、各サンプリングクロックに対応するロジックデータｒｉｎｓ［０］が出力される（Ｓ１）。次いで、初段レジスタから出力されたロジックデータｒｉｎｓ［０］及びビット毎に設定された所定のサンプリングクロックが二段目のレジスタに入力され、ビット毎にサンプリングクロックでロジックデータｒｉｎｓ［０］がサンプリングされる。そして、サンプリングにより得られるロジックデータｒｉｎｓ［１］が出力される（Ｓ２）。
次いで、二段目のレジスタから出力されたロジックデータｒｉｎｓ［１］及びビット毎に設定された所定のサンプリングクロックが三段目のレジスタに入力され、ビット毎にサンプリングクロックでロジックデータｒｉｎｓ［１］がサンプリングされる。そして、サンプリングにより得られるロジックデータｒｉｎｓ［２］が出力される（Ｓ３）。次いで、三段目のレジスタから出力されたロジックデータｒｉｎｓ［２］及びビット毎に設定された所定のサンプリングクロックが四段目のレジスタに入力され、ビット毎にサンプリングクロックでロジックデータｒｉｎｓ［２］がサンプリングされる。そして、サンプリングにより得られるロジックデータｒｉｎｓ［３］が出力される（Ｓ４）。
このように、サンプリングビット列生成部２０４は、初段レジスタでデジタル変調信号をサンプリングクロックの立ち上がりタイミングで切り出した後、複数段のレジスタを用いて徐々にサンプリングクロックｃｌｏｃｋ［０］の位相に近づける。そして、四段目のレジスタにおいてサンプリングビット列ｒｉｎｓ［３］の各ビットがサンプリングクロックｃｌｏｃｋ［０］に同期される。その結果、各サンプリングビットをサンプリングクロックｃｌｏｃｋ［０］（駆動クロック）に同期させて同時に処理することが可能になる。つまり、各サンプリングビットがセトリングするまでの時間を気にせずに済むため、セトリング時間に起因して駆動クロックの周波数に課せられていた制限が大きく緩和される。
（シフトレジスタによるビット列の拡張）
さて、上記の回路構成及び方法により、搬送波周波数の一周期に相当する８ビットのサンプリングビット列ｒｉｎｓ［３］［ｍ］（ｍ＝０〜７）が生成された。次に、サンプリングビット列生成部２０４は、上記構成により得られたサンプリングビット列ｒｉｎｓ［３］［ｍ］（ｍ＝０〜７）を用いて搬送波周波数の三周期に相当する２４ビットのサンプリングビット列ｒｂｕｆ［ｎ］（ｎ＝０〜２３）を生成する。
さて、上記の回路構成及び方法により、搬送波周波数の一周期に相当する８ビットのサンプリングビット列ｒｉｎｓ［３］［ｍ］（ｍ＝０〜７）が生成された。次に、サンプリングビット列生成部２０４は、上記構成により得られたサンプリングビット列ｒｉｎｓ［３］［ｍ］（ｍ＝０〜７）を用いて搬送波周波数の三周期に相当する２４ビットのサンプリングビット列ｒｂｕｆ［ｎ］（ｎ＝０〜２３）を生成する。
（回路構成例）
まず、図７、図８を参照する。図７、図８は、搬送波周波数の三周期に相当する長さのサンプリングビット列ｒｂｕｆを生成する機能を実現するためにサンプリングビット列生成部２０４に設けられる回路構成の一例である。
まず、図７、図８を参照する。図７、図８は、搬送波周波数の三周期に相当する長さのサンプリングビット列ｒｂｕｆを生成する機能を実現するためにサンプリングビット列生成部２０４に設けられる回路構成の一例である。
サンプリングビット列生成部２０４は、サンプリングビットｒｉｎｓ［３］［０］に対応するサンプリングビットｒｂｕｆ［ｋ］（ｋ＝０，８，１６）を生成するために、Ｄフリップフロップ３３２、３３４、３３６で構成されるシフトレジスタを有する。同様に、サンプリングビット列生成部２０４は、サンプリングビットｒｉｎｓ［３］［１］に対応するサンプリングビットｒｂｕｆ［ｋ］（ｋ＝１，９，１７）を生成するために、Ｄフリップフロップ３４２、３４４、３４６で構成されるシフトレジスタを有する。
また、サンプリングビット列生成部２０４は、サンプリングビットｒｉｎｓ［３］［２］に対応するサンプリングビットｒｂｕｆ［ｋ］（ｋ＝２，１０，１８）を生成するために、Ｄフリップフロップ３５２、３５４、３５６で構成されるシフトレジスタを有する。さらに、サンプリングビット列生成部２０４は、サンプリングビットｒｉｎｓ［３］［３］に対応するサンプリングビットｒｂｕｆ［ｋ］（ｋ＝３，１１，１９）を生成するために、Ｄフリップフロップ３６２、３６４、３６６で構成されるシフトレジスタを有する。
また、サンプリングビット列生成部２０４は、サンプリングビットｒｉｎｓ［３］［４］に対応するサンプリングビットｒｂｕｆ［ｋ］（ｋ＝４，１２，２０）を生成するために、Ｄフリップフロップ３７２、３７４、３７６で構成されるシフトレジスタを有する。さらに、サンプリングビット列生成部２０４は、サンプリングビットｒｉｎｓ［３］［５］に対応するサンプリングビットｒｂｕｆ［ｋ］（ｋ＝５，１３，２１）を生成するために、Ｄフリップフロップ３８２、３８４、３８６で構成されるシフトレジスタを有する。
また、サンプリングビット列生成部２０４は、サンプリングビットｒｉｎｓ［３］［６］に対応するサンプリングビットｒｂｕｆ［ｋ］（ｋ＝６，１４，２２）を生成するために、Ｄフリップフロップ３９２、３９４、３９６で構成されるシフトレジスタを有する。さらに、サンプリングビット列生成部２０４は、サンプリングビットｒｉｎｓ［３］［７］に対応するサンプリングビットｒｂｕｆ［ｋ］（ｋ＝７，１５，２３）を生成するために、Ｄフリップフロップ４０２、４０４、４０６で構成されるシフトレジスタを有する。
このように、サンプリングビット列生成部２０４は、８つのシフトレジスタにより構成される。但し、図４、図５に示したレジスタ群とは異なり、いずれのレジスタにもサンプリングクロックｃｌｏｃｋ［０］が入力される。そのため、各レジスタからは、サンプリングクロックｃｌｏｃｋ［０］に同期してシフトされたサンプリングビットｒｂｕｆ［ｋ］（ｋ＝０〜２３）が出力される。
（ｒｉｎｓ［３］［０］に対応するサンプリングビットの生成）
まず、図７を参照しながら、Ｄフリップフロップ３３２、３３４、３３６、３３８で構成されるシフトレジスタの機能について説明する。
まず、図７を参照しながら、Ｄフリップフロップ３３２、３３４、３３６、３３８で構成されるシフトレジスタの機能について説明する。
（中間レジスタの処理Ｓ５）
Ｄフリップフロップ３３２のＤ端子には、サンプリングビットｒｂｕｆ［３］［０］が入力される。また、Ｄフリップフロップ３３２のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ３３２では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたサンプリングビットｒｂｕｆ［３］［０］の一部がサンプリングされ、ロジックデータｒｂｕｆ［０］が生成される。そして、サンプリングされたロジックデータｒｂｕｆ［０］は、Ｄフリップフロップ３３２のＱ端子から出力される。
Ｄフリップフロップ３３２のＤ端子には、サンプリングビットｒｂｕｆ［３］［０］が入力される。また、Ｄフリップフロップ３３２のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ３３２では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたサンプリングビットｒｂｕｆ［３］［０］の一部がサンプリングされ、ロジックデータｒｂｕｆ［０］が生成される。そして、サンプリングされたロジックデータｒｂｕｆ［０］は、Ｄフリップフロップ３３２のＱ端子から出力される。
（中間レジスタの処理Ｓ６）
Ｄフリップフロップ３３２のＱ端子から出力されたロジックデータｒｂｕｆ［０］は、Ｄフリップフロップ３３４のＤ端子に入力される。また、Ｄフリップフロップ３３４のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ３３４では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｂｕｆ［０］の一部がサンプリングされ、ロジックデータｒｂｕｆ［８］が生成される。そして、サンプリングされたロジックデータｒｂｕｆ［８］は、Ｄフリップフロップ３３４のＱ端子から出力される。
Ｄフリップフロップ３３２のＱ端子から出力されたロジックデータｒｂｕｆ［０］は、Ｄフリップフロップ３３４のＤ端子に入力される。また、Ｄフリップフロップ３３４のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ３３４では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｂｕｆ［０］の一部がサンプリングされ、ロジックデータｒｂｕｆ［８］が生成される。そして、サンプリングされたロジックデータｒｂｕｆ［８］は、Ｄフリップフロップ３３４のＱ端子から出力される。
（中間レジスタの処理Ｓ７）
Ｄフリップフロップ３３４のＱ端子から出力されたロジックデータｒｂｕｆ［８］は、Ｄフリップフロップ３３６のＤ端子に入力される。また、Ｄフリップフロップ３３６のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ３３６では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｂｕｆ［８］の一部がサンプリングされ、ロジックデータｒｂｕｆ［１６］が生成される。そして、サンプリングされたロジックデータｒｂｕｆ［１６］は、Ｄフリップフロップ３３６のＱ端子から出力される。
Ｄフリップフロップ３３４のＱ端子から出力されたロジックデータｒｂｕｆ［８］は、Ｄフリップフロップ３３６のＤ端子に入力される。また、Ｄフリップフロップ３３６のＣ端子には、サンプリングクロックｃｌｏｃｋ［０］が入力される。そして、Ｄフリップフロップ３３６では、Ｃ端子に入力されたサンプリングクロックｃｌｏｃｋ［０］の立ち上がりタイミングでＤ端子に入力されたロジックデータｒｂｕｆ［８］の一部がサンプリングされ、ロジックデータｒｂｕｆ［１６］が生成される。そして、サンプリングされたロジックデータｒｂｕｆ［１６］は、Ｄフリップフロップ３３６のＱ端子から出力される。
（ｒｉｎｓ［３］［ｋ］（ｋ＝１〜７）に対応するサンプリングビットの生成）
次に、サンプリングビットｒｉｎｓ［３］［ｋ］（ｋ＝１〜７）を入力とし、サンプリングクロックｃｌｏｃｋ［０］に同期してシフトされたサンプリングビットｒｂｕｆ［ｍ］（ｍ＝１〜７，９〜１５，１７〜２３）を得る方法について簡単に説明する。
次に、サンプリングビットｒｉｎｓ［３］［ｋ］（ｋ＝１〜７）を入力とし、サンプリングクロックｃｌｏｃｋ［０］に同期してシフトされたサンプリングビットｒｂｕｆ［ｍ］（ｍ＝１〜７，９〜１５，１７〜２３）を得る方法について簡単に説明する。
サンプリングビットｒｂｕｆ［ｍ］（ｍ＝１〜７，９〜１５，１７〜２３）を得るためのサンプリングビット列生成部２０４の回路構成は、サンプリングビットｒｉｎｓ［３］［０］を入力としてｒｂｕｆ［ｍ］（ｍ＝０，８，１６）を出力する上記回路構成例と実質的に同じであり、入力されるサンプリングビットｒｉｎｓ［３］［ｋ］と出力されるサンプリングビットｒｂｕｆ［ｍ］の組み合わせだけが異なる。そこで、各シフトレジスタに入力されるサンプリングビットｒｉｎｓ［３］［ｋ］と出力されるサンプリングビットｒｂｕｆ［ｍ］との組み合わせについて簡単に述べるに留め、詳細な回路構成に関する説明を省略することにする。
図７に示すように、サンプリングビットｒｉｎｓ［３］［１］がＤフリップフロップ３４２、３４４、３４６で構成されるシフトレジスタに入力されると、サンプリングビットｒｂｕｆ［１］、ｒｂｕｆ［９］、ｒｂｕｆ［１７］が出力される。また、サンプリングビットｒｉｎｓ［３］［２］がＤフリップフロップ３５２、３５４、３５６で構成されるシフトレジスタに入力されると、サンプリングビットｒｂｕｆ［２］、ｒｂｕｆ［１０］、ｒｂｕｆ［１８］が出力される。さらに、サンプリングビットｒｉｎｓ［３］［３］がＤフリップフロップ３６２、３６４、３６６で構成されるシフトレジスタに入力されると、サンプリングビットｒｂｕｆ［３］、ｒｂｕｆ［１１］、ｒｂｕｆ［１９］が出力される。
図８に示すように、サンプリングビットｒｉｎｓ［３］［４］がＤフリップフロップ３７２、３７４、３７６で構成されるシフトレジスタに入力されると、サンプリングビットｒｂｕｆ［４］、ｒｂｕｆ［１２］、ｒｂｕｆ［２０］が出力される。また、サンプリングビットｒｉｎｓ［３］［５］がＤフリップフロップ３８２、３８４、３８６で構成されるシフトレジスタに入力されると、サンプリングビットｒｂｕｆ［５］、ｒｂｕｆ［１３］、ｒｂｕｆ［２１］が出力される。さらに、サンプリングビットｒｉｎｓ［３］［６］がＤフリップフロップ３９２、３９４、３９６で構成されるシフトレジスタに入力されると、サンプリングビットｒｂｕｆ［６］、ｒｂｕｆ［１４］、ｒｂｕｆ［２２］が出力される。
そして、サンプリングビットｒｉｎｓ［３］［７］がＤフリップフロップ４０２、４０４、４０６で構成されるシフトレジスタに入力されると、サンプリングビットｒｂｕｆ［７］、ｒｂｕｆ［１５］、ｒｂｕｆ［２３］が出力される。このように、互いに位相が異なるサンプリングクロックｃｌｏｃｋ［ｋ］（ｋ＝０〜７）を用いて生成された搬送波の一周期に相当するサンプリングビット列ｒｉｎｓ［３］［ｋ］から三周期分のサンプリングビット列ｒｂｕｆ［ｍ］（ｍ＝０〜２３）が生成される。上記のようにして生成されたサンプリングビット列ｒｂｕｆは、ビット列切り出し部２０６に入力される。
（回路構成のまとめ）
以上、図７、図８を参照しながら、サンプリングビット列生成部２０４の一部回路構成について説明した。上記の通り、サンプリングクロックｃｌｏｃｋ［０］に同期してサンプリングビットｒｉｎｓ［３］［ｋ］（ｋ＝０〜７）をシフトさせることで、搬送波の一周期分のサンプリングビット列ｒｉｎｓ［３］を三周期分に拡張することができる。各シフトレジスタに入力されるサンプリングビットｒｉｎｓ［３］［ｋ］、及び各シフトレジスタから出力されるサンプリングビットｒｂｕｆ［ｍ］を纏めると図９のようになる。図９は、サンプリングビット列の生成方法（三周期分）を示す説明図である。
以上、図７、図８を参照しながら、サンプリングビット列生成部２０４の一部回路構成について説明した。上記の通り、サンプリングクロックｃｌｏｃｋ［０］に同期してサンプリングビットｒｉｎｓ［３］［ｋ］（ｋ＝０〜７）をシフトさせることで、搬送波の一周期分のサンプリングビット列ｒｉｎｓ［３］を三周期分に拡張することができる。各シフトレジスタに入力されるサンプリングビットｒｉｎｓ［３］［ｋ］、及び各シフトレジスタから出力されるサンプリングビットｒｂｕｆ［ｍ］を纏めると図９のようになる。図９は、サンプリングビット列の生成方法（三周期分）を示す説明図である。
図９に示すように、まず、ビット毎に異なるサンプリングビットｒｉｎｓ［３］［ｋ］が五段目のレジスタに入力される。五段目のレジスタでは、サンプリングビットｒｉｎｓ［３］［ｋ］がサンプリングクロックｃｌｏｃｋ［０］でシフトされ、シフトされたロジックデータｒｂｕｆ［ｍ］（ｍ＝０〜７）が出力される（Ｓ５）。次いで、五段目のレジスタから出力されたロジックデータｒｂｕｆ［ｍ］及びサンプリングクロックｃｌｏｃｋ［０］が六段目のレジスタに入力され、サンプリングクロックｃｌｏｃｋ［０］に同期してシフトされる。そして、ロジックデータｒｂｕｆ［ｍ］（ｍ＝０〜７）をシフトして得られたロジックデータｒｂｕｆ［ｎ］（ｎ＝８〜１５）が出力される（Ｓ６）。
次いで、六段目のレジスタから出力されたロジックデータｒｂｕｆ［ｎ］（ｎ＝８〜１５）及びサンプリングクロックｃｌｏｃｋ［０］が七段目のレジスタに入力され、サンプリングクロックｃｌｏｃｋ［０］に同期してシフトされる。そして、ロジックデータｒｂｕｆ［ｎ］（ｎ＝８〜１５）をシフトして得られたロジックデータｒｂｕｆ［ｑ］（ｑ＝１６〜２３）が出力される（Ｓ７）。以上説明した方法により、搬送波の三周期分に相当するサンプリングデータｒｂｕｆが生成される。そして、ステップＳ５、Ｓ６、Ｓ７で生成されたサンプリングビットｒｂｕｆ［ｋ］（ｋ＝０〜２３）は、ビット列切り出し部２０６に入力される。
（ビット列切り出し部２０６）
再び図２を参照する。上記の通り、ビット列切り出し部２０６には、サンプリングビット列生成部２０４で生成されたサンプリングビット列が入力される。例えば、サンプリングビット列として、搬送波の三周期分に相当するサンプリングビット列が入力される。以下の説明においては、説明の都合上、図９に示した２４ビットのサンプリングビット列ｒｂｕｆがビット列切り出し部２０６に入力されるものとする。
再び図２を参照する。上記の通り、ビット列切り出し部２０６には、サンプリングビット列生成部２０４で生成されたサンプリングビット列が入力される。例えば、サンプリングビット列として、搬送波の三周期分に相当するサンプリングビット列が入力される。以下の説明においては、説明の都合上、図９に示した２４ビットのサンプリングビット列ｒｂｕｆがビット列切り出し部２０６に入力されるものとする。
サンプリングビット列生成部２０４から２４ビットのサンプリングビット列が入力されると、ビット列切り出し部２０６は、入力されたサンプリングビット列の中から連続する８ビットのデータｘを切り出す。このとき、ビット列切り出し部２０６は、データｘのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を特定するためのアドレス（以下、ＬＳＢアドレス）を決定する。なお、データｘのＬＳＢアドレスは、後述する位相誤差データの上位４ビットにより示される。
まず、ビット列切り出し部２０６は、所定のアドレスから始まる８ビットのデータｘをサンプリングビット列ｒｂｕｆから切り出す。例えば、ビット列切り出し部２０６は、連続する８ビットのサンプリングビット列ｒｂｕｆ［０］，…，ｒｂｕｆ［７］をデータｘ０，…，ｘ７として切り出し、レジスタ内にビット列ｘ［０］，…，ｘ［７］として格納する（図９のステップＳ８を参照）。さらに、ビット列切り出し部２０６は、サンプリングビット列ｒｂｕｆから切り出したビット列ｘ［ｋ］（ｋ＝０〜７）を後述する検波・位相比較部２０８に入力する。
検波・位相比較部２０８では、入力されたビット列ｘに基づいて検波データ（ｒ＿ａｍｐ）及び位相データ（ｐ＿ａｍｐ）が生成され、これらのデータに基づいて位相誤差データ（ｐ＿ｅｒｒ）が生成される。検波データ（ｒ＿ａｍｐ）は、ビット値の符号で判定される硬判定データの信頼性を表す軟判定データである。一方、位相データ（ｐ＿ａｍｐ）は、搬送波の位相との間のずれ量を表す軟判定データである。また、位相誤差データは、切り出されたビット列ｘとデジタル変調信号の搬送波との間の位相のずれを表すものである。なお、検波データ、位相データ、位相誤差データの算出方法については後述する。この位相誤差データからビット列ｘの正しい切り出し位置を示すＬＳＢアドレス（ｐ＿ｌｐｆ）が決定され、位相比較結果として検波・位相比較部２０８からビット列切り出し部２０６に帰還される。
そして、ビット列切り出し部２０６は、帰還されたＬＳＢアドレスから始まる８ビットのサンプリングビット列ｒｂｕｆ［ｋ］（ｋ＝ｐ＿ｌｐｆ，…，ｐ＿ｌｐｆ＋７）をデータｘ０，…，ｘ７として切り出し、レジスタ内にビット列ｘ［０］，…，ｘ［７］として格納する（図９のステップＳ８を参照）。さらに、ビット列切り出し部２０６は、サンプリングビット列ｒｂｕｆから切り出したビット列ｘ［ｋ］（ｋ＝０〜７）を後述する検波・位相比較部２０８に入力する。
（検波・位相比較部２０８）
上記の通り、検波・位相比較部２０８は、ビット列切り出し部２０６から入力された８ビットのビット列ｘから検波データｒ＿ａｍｐ及び位相データｐ＿ａｍｐを算出する。検波データｒ＿ａｍｐは、例えば、下記の式（１）に基づいて算出される。一方、位相データｐ＿ａｍｐは、下記の式（２）に基づいて算出される。つまり、検波データｒ＿ａｍｐ及び位相データｐ＿ａｍｐは、ビット列ｘの各ビット値にそれぞれ所定の重みを付けて加算した値である。
上記の通り、検波・位相比較部２０８は、ビット列切り出し部２０６から入力された８ビットのビット列ｘから検波データｒ＿ａｍｐ及び位相データｐ＿ａｍｐを算出する。検波データｒ＿ａｍｐは、例えば、下記の式（１）に基づいて算出される。一方、位相データｐ＿ａｍｐは、下記の式（２）に基づいて算出される。つまり、検波データｒ＿ａｍｐ及び位相データｐ＿ａｍｐは、ビット列ｘの各ビット値にそれぞれ所定の重みを付けて加算した値である。
但し、検波データｒ＿ａｍｐは、重み付けする値を下記の式（３）に示すように変更することもできる。
なお、上記の位相データｐ＿ａｍｐは、検波データｒ＿ａｍｐの符号が負の場合に符号が反転する。そのため、検波・位相比較部２０８は、下記の式（４）に基づき、検波データｒ＿ａｍｐの符号に応じて位相データｐ＿ａｍｐの符号を反転させて位相誤差データｐ＿ｅｒｒを算出する。但し、下記の式（４）において、演算式「Ｘ＝Ａ？Ｂ：Ｃ」は、「条件Ａが真ならばＸ＝Ｂ、条件Ａが偽ならばＸ＝Ｃ」という演算を表すものである。このような符号の反転演算を行うことで、ランダムな系列に対しても正しい位相データを得ることができるようになる。
上記の式（４）に基づいて位相誤差データｐ＿ｅｒｒを算出した後、検波・位相比較部２０８は、下記の式（５）に基づき、位相誤差データｐ＿ｅｒｒを用いて正しいビット列ｘを切り出すためのＬＳＢアドレスｐ＿ｌｐｆを算出する。このＬＳＢアドレスｐ＿ｌｐｆは、サンプリングビット列ｒｂｕｆからビット列ｘを切り出す際の先頭アドレスに相当する。つまり、サンプリングビット列ｒｂｕｆに対し、下記の式（６）のようにＬＳＢアドレスｐ＿ｌｐｆに基づいてローパスフィルタが施される。但し、下記の式（６）において、矢印の左辺は条件を表し、矢印の右辺は切り出されるサンプリングビット列ｒｂｕｆの範囲を表している。
上記のように、検波・位相比較部２０８は、位相誤差データｐ＿ｅｒｒに基づいて位相のオフセットを検出し、搬送波の位相が０となる位置に最も近いサンプリングビット列ｒｂｕｆのＬＳＢアドレスｐ＿ｌｐｆを決定する。そして、検波・位相比較部２０８で決定されたＬＳＢアドレスｐ＿ｌｐｆは、ビット列切り出し部２０６に帰還される。上記の通り、ビット列切り出し部２０６は、帰還されたＬＳＢアドレスｐ＿ｌｐｆに基づいてサンプリングビット列ｒｂｕｆを切り出し、検波・位相比較部２０８に入力する。そこで、検波・位相比較部２０８は、ビット列切り出し部２０６で切り出されたビット列ｘを用いて検波データ及び位相データを算出し、信号処理装置２００の後段に設けられるデータ判定処理手段に出力する。そして、データ判定処理手段により元のデータが復調される。
以上、本実施形態に係る信号処理装置２００の構成について詳細に説明した。上記の構成を適用することで、基盤技術に係る信号処理装置１００よりも回路構成が簡素化されると共に、選択されないサンプリングクロックで動作するロジック回路が無い分だけ電力消費量が低減される。
［２−２：信号処理装置２００による処理の流れ］
ここで、図１０を参照しながら、本実施形態に係る信号処理装置２００による処理の流れについて簡単に纏める。図１０は、本実施形態に係る信号処理装置２００による処理の流れを示す説明図である。
ここで、図１０を参照しながら、本実施形態に係る信号処理装置２００による処理の流れについて簡単に纏める。図１０は、本実施形態に係る信号処理装置２００による処理の流れを示す説明図である。
図１０に示すように、まず、サンプリングクロック発生部２０２により、搬送波と同じ周波数を持ち、互いに位相が異なる複数のサンプリングクロックが生成される（Ｓ１０２）。そして、サンプリングクロック発生部２０２からサンプリングビット列生成部２０４に複数のサンプリングクロックが入力される。次いで、サンプリングビット列生成部２０４により、搬送波の一周期以上の長さを持つサンプリングビット列（ｒｂｕｆ）が生成される（Ｓ１０４）。そして、サンプリングビット列生成部２０４からビット列切り出し部２０６にサンプリングビット列（ｒｂｕｆ）が入力される。
次いで、ビット列切り出し部２０６により、サンプリングビット列（ｒｂｕｆ）から一周期分のビット列（ｘ）が切り出される（Ｓ１０６）。そして、ビット列切り出し部２０６から検波・位相比較部２０８に一周期分のビット列（ｘ）が入力される。次いで、検波・位相比較部２０８により、切り出されたビット列（ｘ）から検波データ（ｒ＿ａｍｐ）及び位相データ（ｐ＿ａｍｐ）が算出される（Ｓ１０８）。そして、検波・位相比較部２０８により、検波データ（ｒ＿ａｍｐ）及び位相データ（ｐ＿ａｍｐ）から位相誤差データ（ｐ＿ｅｒｒ）が算出される（Ｓ１１０）。
次いで、検波・位相比較部２０８により、位相誤差データ（ｐ＿ｅｒｒ）に基づいて正しいビット列ｘを切り出すためのＬＳＢアドレス（ｐ＿ｌｐｆ）が決定される（Ｓ１１２）。そして、検波・位相比較部２０８からビット列切り出し部２０６にＬＳＢアドレス（ｐ＿ｌｐｆ）が帰還される。次いで、ビット列切り出し部２０６により、検波・位相比較部２０８から帰還されたＬＳＢアドレス（ｐ＿ｌｐｆ）に基づいて一周期分のビット列ｘが切り出され（Ｓ１１４）、一連の処理が終了する。
以上説明した方法を用いることで容易に検波データ及び位相データを生成することができる。なお、この方法を用いる場合、搬送波とサンプリングクロックの位相とが同一又は反対の位相にロックする。同一の位相にロックした場合、正しいデータが検出される。一方、反対の位相にロックした場合、反転したデータが検出される。そのため、反対の位相にロックした場合、データの切り替わり点付近でデータの信頼性が低下してしまう。多くの場合、データを決定するタイミングがデータの切り替わり点前後でなければ、データを反転すれば正しいデータが得られる。また、同期コード等を参照して反転の有無を判定し、反転している場合に以降のデータをもう一度反転して元に戻すことで、信号品質が若干劣化するものの、概ね正しいデータが得られる。
ところが、マンチェスター符号を用いる場合、ビット毎にデータが切り替わり点となるため、常にデータが不安点を持つことになる。そのため、マンチェスター符号を用いる場合、反対の位相にロックしないようにする工夫が求められる。そこで、本件発明者は、プリアンブルに工夫を凝らし、反対の位相にロックしないようにする方法を考案した。
（対策１：プリアンブル前後で位相データの生成方法を変更する方法）
まず、反対の位相にロックしないようにするための第１の方法（以下、対策１）として、プリアンブル検出の前後で位相データの生成方法を変更する方法が考えられる。この方法において、プリアンブル部分のデータは、０又は１のいずれかで固定される。ここでは一例としてプリアンブル部分のデータが０に固定されているものとする。つまり、搬送波の周期で０００００００のようにデータが続くものとする。
まず、反対の位相にロックしないようにするための第１の方法（以下、対策１）として、プリアンブル検出の前後で位相データの生成方法を変更する方法が考えられる。この方法において、プリアンブル部分のデータは、０又は１のいずれかで固定される。ここでは一例としてプリアンブル部分のデータが０に固定されているものとする。つまり、搬送波の周期で０００００００のようにデータが続くものとする。
この場合、プリアンブル検出前の位相データがｐ_ａｍｐをフィルタリングしたｐ_ｌｐｆとなるように設定する。さらに、プリアンブル検出後の位相データがｐ_ｅｒｒをフィルタリングしたｐ_ｌｐｆとなるように設定する。このように設定すると、プリアンブル検出前においてデータが０にロックされる。その結果、プリアンブルにおいて正しい位相にロックされる。また、プリアンブル検出後においては、既に正しい位相でロックされているため、データが１になった場合でも正しい位相のままロックした状態が維持される。
以上説明した処理の流れを図１１に簡単に示した。図１１に示すように、プリアンブルが検出されると（Ｓ１３２）、位相演算（位相データの生成方法）が切り替えられる（Ｓ１３４）。次いで、同期コードが検出され（Ｓ１３６）、データが受信される（Ｓ１３８）。つまり、ステップＳ１３２でプリアンブルが検出される前後で位相データの生成方法が切り替えられている点に特徴がある。また、プリアンブルのデータが所定の値に固定されている点にも注意が必要である。
（対策２：プリアンブルでデータの切り替わりを多数発生させる方法）
次に、反対の位相にロックしないようにするための第２の方法（以下、対策２）として、プリアンブルにおいてデータの切り替わりを多数発生させる方法が考えられる。この方法において、プリアンブル部分のデータは、０と１とが交互に切り替わるように構成されている。例えば、プリアンブル部分のデータは、搬送波の周期で０１０１０１０１のようにデータが続くものとする。
次に、反対の位相にロックしないようにするための第２の方法（以下、対策２）として、プリアンブルにおいてデータの切り替わりを多数発生させる方法が考えられる。この方法において、プリアンブル部分のデータは、０と１とが交互に切り替わるように構成されている。例えば、プリアンブル部分のデータは、搬送波の周期で０１０１０１０１のようにデータが続くものとする。
既に述べた通り、反対の位相にロックした状態でデータを検出しようとすると、データの切り替わり点において信頼性が低下する。このような点において、検波データｒ_ａｍｐの絶対値は０であるか、或いは、０に近い値になっている。例えば、ｒ_ａｍｐ＝０の場合、明らかに位相が反転している。このような場合に位相誤差データｐ＿ｅｒｒに所定の大きな値（ｐ＿ｍａｘ）が設定されるようにする。例えば、位相誤差データｐ＿ｅｒｒは、下記の式（７）に基づいて決定される。例えば、ｐ＿ｍａｘ＝４等に設定される。
上記の式（４）に代えて上記の式（６）を用いることで、反転位相でロックした場合においても、その位相を正しい位相に変更することができる。その結果、反対の位相にロックした状態でデータの切り替わり点において発生する信頼性の低下を回避することができるようになる。以上説明した方法を用いた場合における図１１に対応する処理の流れを図１２に示した。図１２に示すように、プリアンブルが検出され（Ｓ２０２）、同期コードが検出され（Ｓ２０４）、データが受信される（Ｓ２０６）。図１１に示した処理の流れとの大きな違いは、位相データ生成方法の切り替えステップが含まれない点である。
（対策１、２のまとめ）
以上説明した対策１、２を適用することで、搬送波の周波数とサンプリングクロックの周波数とが一致していれば、正しい位相でデータを切り出すことができる。しかし、多くの場合、搬送波の周波数とサンプリングクロックの周波数とが完全に一致していない。そのため、搬送波の位相とサンプリングクロックの位相との間に蓄積誤差が発生し、正しい動作が妨げられることになる。特に、サンプリングクロックの位相が繰り上がったり、或いは、繰り下がるようなとき、検波データに抜けや重複が発生してしまう。
以上説明した対策１、２を適用することで、搬送波の周波数とサンプリングクロックの周波数とが一致していれば、正しい位相でデータを切り出すことができる。しかし、多くの場合、搬送波の周波数とサンプリングクロックの周波数とが完全に一致していない。そのため、搬送波の位相とサンプリングクロックの位相との間に蓄積誤差が発生し、正しい動作が妨げられることになる。特に、サンプリングクロックの位相が繰り上がったり、或いは、繰り下がるようなとき、検波データに抜けや重複が発生してしまう。
なお、ここで言うサンプリングクロックにおける位相の繰り上がりとは、上記の例においてｐ_ｌｐｆが１５から０になることを意味する。また、サンプリングクロックにおける位相の繰り下がりとは、上記の例においてｐ_ｌｐｆが０から１５になることを意味する。多くの場合において、位相偏移変調信号を用いる際、このような抜けや重複がデータの切り替わり点で発生してしまう。そこで、データを決定するタイミングがデータの切り替わり点前後で発生しないように構成すれば、信号品質が多少低下するものの、それほど大きな影響は受けないで済むことが多い。しかし、マンチェスター符号の場合、このような抜けや重複はデータの抜けや重複に直結し、誤りの発生原因となる。そこで、位相の繰り上がりや繰り下がりが発生しにくいように工夫する必要がある。
（対策３：切り出し範囲のシフト）
そこで、本件発明者は、サンプリングクロックの位相が繰り上がったり、繰り下がったりしないよう、プリアンブルを検出した際にビット列ｘの切り出し位置を調整する方法を考案した。この方法は、ビット列ｘの切り出し位置がサンプリングビット列ｒｂｕｆの端（例えば、ＬＳＢアドレス＝０、２３）に近い場合に切り出し位置を中心付近（例えば、ＬＳＢアドレス≒１５）に移動させるというものである。以下、図１３を参照しながら、この方法について説明する。図１３は、上記の方法を適用した場合におけるデータ受信処理の流れを示す説明図である。
そこで、本件発明者は、サンプリングクロックの位相が繰り上がったり、繰り下がったりしないよう、プリアンブルを検出した際にビット列ｘの切り出し位置を調整する方法を考案した。この方法は、ビット列ｘの切り出し位置がサンプリングビット列ｒｂｕｆの端（例えば、ＬＳＢアドレス＝０、２３）に近い場合に切り出し位置を中心付近（例えば、ＬＳＢアドレス≒１５）に移動させるというものである。以下、図１３を参照しながら、この方法について説明する。図１３は、上記の方法を適用した場合におけるデータ受信処理の流れを示す説明図である。
図１３に示すように、まず、受信開始のフラグが立ち、サンプリングビット列ｒｂｕｆの生成処理、ビット列ｘの切り出し処理、検波データ及び位相データの生成処理が実行される。そして、プリアンブルの検出処理が実行される（Ｓ２１２）。次いで、切り出し位置の初期化処理（切り出し位相のシフト処理）が実行される（Ｓ２１４）。このとき、検波・位相比較部２０８は、プリアンブル検出時におけるビット列ｘの切り出し位置がサンプリングビット列ｒｂｕｆの端に近い場合、ビット列ｘの切り出し位置を中心付近に近づける。例えば、検波・位相比較部２０８は、下記の式（８）に基づいてビット列ｘの切り出し位置を示すＬＳＢアドレスｐ＿ｌｐｆをシフトさせる。
上記の式（８）は、本稿で例示した８ビットのビット列ｘを２４ビットのサンプリングビット列ｒｂｕｆから切り出す場合に適用される条件式である。例えば、条件ｐ_ｌｐｆ＜４のとき、ＬＳＢアドレスｐ_ｌｐｆがさらに小さくなっていくと、すぐに繰り下がりが発生してしまい、データの重複が生じてしまう。そのため、条件ｐ_ｌｐｆ＜４の場合にはＬＳＢアドレスｐ_ｌｐｆをもっと大きい値に調整した方が安定になる。同様に、条件ｐ_ｌｐｆ＞１１のとき、ＬＳＢアドレスｐ_ｌｐｆがさらに大きくなっていくと、すぐに繰り上がりが発生してしまい、データの欠落が生じてしまう。そのため、条件ｐ_ｌｐｆ＞１１の場合にはＬＳＢアドレスｐ_ｌｐｆをもっと小さい値に調整した方が安定でになる。
上記の式（８）のようにしてＬＳＢアドレスｐ＿ｌｐｆを調整することにより、位相を変えずに切り出し位置を変更することができる。このような調整を行うことにより、ＬＳＢアドレスｐ_ｌｐｆは、常に４から１１までの間となる。その結果、位相を変えずに繰り上がりや繰り下がりの発生を抑制することができる。このようにして切り出し位相がシフトされると、次いで、同期コードの検出処理（Ｓ２１６）、データの受信処理（Ｓ２１８）が順次実行されて一連の処理が終了する。
なお、上記の方法を用いても、実施の態様に応じてパケット長を非常に長くすると、パケットの間の蓄積誤差によって繰り上がりや繰り下がりが発生してしまう可能性もある。このような長いパケットを利用する場合には、最大パケット長で蓄積誤差が出ても位相データが繰り上がったり、繰り下がったりしないように、サンプリングデータの長さを長く設定するのが好ましい。また、一定期間毎に切り出し位置を初期化するようなダミーの信号を入れておく方法も有効である。
以上、本実施形態に係る信号処理装置２００による処理の流れについて説明した。また、マンチェスター符号を用いた場合に問題となる反対位相へのロック、及び位相の繰り上がり／繰り下がりに対する対策について説明した。上記の方法を用いることで、基盤技術に係る信号処理装置１００よりも省電力化及び回路構成の簡略化が実現されると共に、安定したデータ検出が実現される。
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
例えば、上記実施形態の説明においては、サンプリングビット列ｒｂｕｆを２４ビットに仮定したが、実施の態様に応じて適宜１６ビットや３２ビット等に変更されうる。
１００ 信号処理装置
１０２ サンプリングクロック発生部
１０４ サンプリングデータ生成部
１０６ バス
１０８ サンプリング別位相データ生成部
１１０ 位相データ決定部
１１２ サンプリング別検波データ生成部
１１４ 検波データ決定部
１１６ サンプリングクロック決定部
２００ 信号処理装置
２０２ サンプリングクロック発生部
２０４ サンプリングビット列生成部
２０６ ビット列切り出し部
２０８ 検波・位相比較部
２３４、２３８、２４２ 遅延部
２３２、２３６、２４０、２４４ インバータ
２５２、２５４、２５６、２５８、２６２、２６４、２６６、２６８、２７２、２７４、２７６、２７８、２８２、２８４、２８６、２８８、２９２、２９４、２９６、２９８、３０２、３０４、３０６、３０８、３１２、３１４、３１６、３１８、３２２、３２４、３２６、３２８、３３２、３３４、３３６、３４２、３４４、３４６、３５２、３５４、３５６、３６２、３６４、３６６、３７２、３７４、３７６、３８２、３８４、３８６、３９２、３９４、３９６、４０２、４０４、４０６ Ｄフリップフロップ
１０２ サンプリングクロック発生部
１０４ サンプリングデータ生成部
１０６ バス
１０８ サンプリング別位相データ生成部
１１０ 位相データ決定部
１１２ サンプリング別検波データ生成部
１１４ 検波データ決定部
１１６ サンプリングクロック決定部
２００ 信号処理装置
２０２ サンプリングクロック発生部
２０４ サンプリングビット列生成部
２０６ ビット列切り出し部
２０８ 検波・位相比較部
２３４、２３８、２４２ 遅延部
２３２、２３６、２４０、２４４ インバータ
２５２、２５４、２５６、２５８、２６２、２６４、２６６、２６８、２７２、２７４、２７６、２７８、２８２、２８４、２８６、２８８、２９２、２９４、２９６、２９８、３０２、３０４、３０６、３０８、３１２、３１４、３１６、３１８、３２２、３２４、３２６、３２８、３３２、３３４、３３６、３４２、３４４、３４６、３５２、３５４、３５６、３６２、３６４、３６６、３７２、３７４、３７６、３８２、３８４、３８６、３９２、３９４、３９６、４０２、４０４、４０６ Ｄフリップフロップ
Claims (8)
- 搬送波の周波数と同じ周波数を持つ駆動クロックの位相を所定量だけ遅延させて複数のサンプリングクロックを生成するサンプリングクロック生成部と、
前記搬送波の位相を偏移して得られる変調信号から前記サンプリングクロック生成部で生成された各サンプリングクロックを用いてサンプリングされ、かつ、所定の前記駆動クロックに同期された複数のロジックデータを生成するロジックデータ生成部と、
前記ロジックデータ生成部で生成されたロジックデータを前記所定の駆動クロックに合わせてシフトさせ、前記搬送波の一周期よりも長いサンプリングビット列を生成するサンプリングビット列生成部と、
前記サンプリングビット列生成部で生成されたサンプリングビット列から切り出された前記搬送波の一周期分のビット列を用いて当該ビット列の位相と前記搬送波の位相とのずれ量を表す位相誤差データとを生成する位相誤差データ生成部と、
前記位相誤差データ生成部で生成された位相誤差データに基づいて前記搬送波に近い位相を持つ前記一周期分のビット列を切り出す位置を決定する切り出し位置決定部と、
を備える、信号処理装置。 - 前記ロジックデータ生成部は、前記各サンプリングクロックの立ち上がりタイミングに同期して入力信号をサンプリングし、当該サンプリングしたロジックデータを次の立ち上がりタイミングまで保持する複数のレジスタを有し、
第１段目の前記レジスタには、第１の前記サンプリングクロックと共に、前記入力信号として前記変調信号が入力され、
第Ｎ段目（Ｎ≧２）の前記レジスタには、前記第１のサンプリングクロック又は当該第１のサンプリングクロックよりも前記所定の駆動クロックに位相が近いサンプリングクロックが入力されると共に、第Ｎ−１段目の前記レジスタで保持されたロジックデータが入力され、
前記サンプリングビット列生成部は、最終段目の前記レジスタで保持されたロジックデータを用いて前記搬送波の一周期よりも長いサンプリングビット列を生成する、請求項１に記載の信号処理装置。 - 前記位相誤差データ生成部は、
前記ビット列の各ビット値に第１の所定の重みを付けて加算した軟判定データを検波データとして算出する検波データ算出部と、
前記ビット列の各ビット値に前記第１の所定の重みとは異なる第２の所定の重みを付けて加算した軟判定データを位相データとして算出する位相データ算出部と、
前記検波データ算出部で算出された検波データ及び前記位相データ算出部で算出された位相データに基づいて前記位相誤差データを算出する位相誤差データ算出部と、
を含む、請求項１に記載の信号処理装置。 - 前記位相誤差データ算出部は、前記検波データ算出部で算出された検波データの符号が負の場合に前記位相データ算出部で算出された位相データの符号を反転させたデータを前記位相誤差データとして出力し、当該検波データの符号が正の場合に当該位相データを前記位相誤差データとして出力する、請求項３に記載の信号処理装置。
- 前記変調信号のプリアンブルには、同じビット値が連続して含まれており、
前記位相誤差データ算出部は、前記プリアンブルの検出前において前記位相データを前記位相誤差データとして出力し、前記プリアンブルの検出後において前記検波データの符号に応じて符号が反転された前記位相データを前記位相誤差データとして出力する、請求項４に記載の信号処理装置。 - 前記変調信号のプリアンブルには、互いに異なるビット値が交互に含まれており、
前記位相誤差データ算出部は、前記検波データが０に近い場合に前記位相誤差データとして所定値Ｅ（Ｅ＞＞０）を出力する、請求項４に記載の信号処理装置。 - 前記切り出し位置決定部は、前記切り出されたビット列の位置が前記サンプリングビット列の先頭ビット又は終端ビットに近い場合、当該ビット列の切り出し位置を当該サンプリングビット列の中央ビットに近い位置にシフトさせる、請求項１に記載の信号処理装置。
- 搬送波の周波数と同じ周波数を持つ駆動クロックの位相を所定量だけ遅延させて複数のサンプリングクロックを生成するサンプリングクロック生成ステップと、
前記搬送波の位相を偏移して得られる変調信号から前記サンプリングクロック生成ステップで生成された各サンプリングクロックを用いてサンプリングされ、かつ、所定の前記駆動クロックに同期された複数のロジックデータを生成するロジックデータ生成ステップと、
前記ロジックデータ生成ステップで生成されたロジックデータを前記所定の駆動クロックに合わせてシフトさせ、前記搬送波の一周期よりも長いサンプリングビット列を生成するサンプリングビット列生成ステップと、
前記サンプリングビット列生成ステップで生成されたサンプリングビット列から切り出された前記搬送波の一周期分のビット列を用いて当該ビット列の位相と前記搬送波の位相とのずれ量を表す位相誤差データとを生成する位相誤差データ生成ステップと、
前記位相誤差データ生成ステップで生成された位相誤差データに基づいて前記搬送波に近い位相を持つ前記一周期分のビット列を切り出す位置を決定する切り出し位置決定ステップと、
を含む、信号処理方法。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06508494A (ja) * | 1992-03-26 | 1994-09-22 | モトローラ・インコーポレイテッド | クロック回復回路で用いられる位相調整方法および装置 |
| JP2002190724A (ja) * | 2000-12-21 | 2002-07-05 | Nec Corp | クロックアンドデータリカバリ回路とそのクロック制御方法 |
| JP2002544685A (ja) * | 1999-05-03 | 2002-12-24 | インフィネオン テヒノロギーズ アーゲー | 位相変調信号のサンプリングクロックを制御する方法及び回路構成 |
| JP2005151087A (ja) * | 2003-11-14 | 2005-06-09 | Matsushita Electric Ind Co Ltd | 軟判定復号装置および軟判定復号方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07123257B2 (ja) * | 1992-12-25 | 1995-12-25 | 日本電気株式会社 | ディジタルデータ復調装置 |
| US6334219B1 (en) * | 1994-09-26 | 2001-12-25 | Adc Telecommunications Inc. | Channel selection for a hybrid fiber coax network |
| JP3412991B2 (ja) * | 1994-10-25 | 2003-06-03 | 三菱電機株式会社 | 受信位相同期回路 |
| US7046694B2 (en) * | 1996-06-19 | 2006-05-16 | Digital Radio Express, Inc. | In-band on-channel digital broadcasting method and system |
| US6477208B1 (en) * | 1997-10-30 | 2002-11-05 | Comtier | Composite trellis system and method |
| JP2001111536A (ja) * | 1999-08-13 | 2001-04-20 | Lucent Technol Inc | 信号間に必要な対応関係を確保する信号処理方法および装置 |
| US8411788B2 (en) * | 2005-11-18 | 2013-04-02 | Qualcomm, Incorporated | Digital transmitters for wireless communication |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06508494A (ja) * | 1992-03-26 | 1994-09-22 | モトローラ・インコーポレイテッド | クロック回復回路で用いられる位相調整方法および装置 |
| JP2002544685A (ja) * | 1999-05-03 | 2002-12-24 | インフィネオン テヒノロギーズ アーゲー | 位相変調信号のサンプリングクロックを制御する方法及び回路構成 |
| JP2002190724A (ja) * | 2000-12-21 | 2002-07-05 | Nec Corp | クロックアンドデータリカバリ回路とそのクロック制御方法 |
| JP2005151087A (ja) * | 2003-11-14 | 2005-06-09 | Matsushita Electric Ind Co Ltd | 軟判定復号装置および軟判定復号方法 |
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