JP2621717B2 - 受信バースト同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は受信バースト同期回路に
関し、特に２相ＤＰＳＫ（diffential phase-shift key
ing;差分位相シフトキーイング）バースト信号を使用す
るマイクロ波着陸装置用航空機搭載受信機に用いられる
受信バースト同期回路に関する。

【０００２】

【従来の技術】従来の受信バースト同期回路は、図３に
示すようにローパスフィルタ３１（以下、ＬＰＦとい
う）、コンパレータ３２、差分変換部３３、同期信号検
出部３４、サンプリング・クロック抽出部３５およびＩ
Ｄコード・デコーダ３６から構成されている。入力端子
ＩＮ１に取り込まれる２相ＤＰＳＫ受信バースト信号の
復調信号Ｓ_dは、図４に示すようにキャリア・リカバリ
ＣＲ、ユニーク・ワードＵＷおよびＩＤコードＣ_IDから
なるプリアンブル・ワードＰＷと、データＤ_o とから構
成される。ＴＳはタイムスロット・ナンバである。この
２相ＤＰＳＫ復調信号Ｓ_d は、バターワース型ＬＰＦ３
１によつてＳ／Ｎ比が改善され、その後コンパレータ３
２で２値化される。コンパレータ３２の出力信号は、排
他的オアゲート３７と１タイムスロット遅延回路３８か
らなる差分変換部３３でＰＳＫ（phase-shift keying;
位相シフトキーイング）信号に変換され、同期信号検出
部３４に送られる。この同期信号検出部３４は、タップ
付き遅延素子３９とユニーク・ワード検出回路４０から
なり、この同期信号検出部３４においてユニーク・ワー
ドＵＷから同期ビットパルスＰ_s が検出される。

【０００３】サンプリング・クロック抽出部３５では、
同期ビットパルスＰ_s を入力して、この同期ビットパル
スＰ_s の前縁から１／２タイムスロット遅れたタイミン
グで、同期信号検出部３４のタップ付き遅延素子３９か
ら出力されるデータＤ_o をサンプリングするためのサン
プリング・クロックＳ_ckを発生する。このサンプリング
・クロックＳ_ckを作成する手順はつぎの通りである。ま
ず、同期ビットパルス前縁検出器４１が同期ビットパル
スＰ_s の前縁を検出して、トリガ信号を出力する。１／
２タイムスロット遅延回路４２では、このトリガ信号を
１／２タイムスロット分遅延した遅延トリガ信号を出力
する。ＲＳフリップフロップ４３は、遅延トリガ信号を
入力してリセットタイマ４４によりリセットされるまで
の間、サンプリングクロック信号発生器４５をイネーブ
ル状態とする。このサンプリング・クロック発生回路４
５は、遅延トリガ信号を入力してリセットスタートし、
クロックを１６分周してサンプリングクロックＳ_ckを作
成する。ＩＤコード・デコーダ３６では、データＤ_o を
サンプリング・クロックＳ_ckのタイミングで取り込ん
で、出力端子群ＯＵＴ１からデコーデッド・パルス信号
を出力し、出力端子ＯＵＴ２からデータ信号を出力す
る。

【０００４】

【発明が解決しようとする課題】上述した従来の受信バ
ースト同期回路では、マルチパス・フェージングなどの
伝送路歪みを受けた２相ＤＰＳＫ受信バースト信号を、
バターワース型ＬＰＦ３１でＳ／Ｎ比を改善し、ユニー
ク・ワードＵＷから同期ビットパルスＰ_s を検出して、
同期ビットパルスＰ_s の前縁から１／２タイムスロット
遅延した固定のタイミングにより、後続するＩＤコード
Ｃ_IDおよびデータＤ_o をサンプリングするためのサンプ
リング・クロックＳ_ckを発生させていた。

【０００５】この構成によると、バターワース型ＬＰＦ
３１においてＳ／Ｎ比の改善が充分に行なわれないとと
もに、伝送路歪みを受けた受信バースト信号の各タイム
スロットのＮＲＺ(nonreturn to zero)ビットパルス幅
が狭くなるため、同期ビットパルスＰ_s の前縁から固定
したタイミングでサンプリング・クロックＳ_ckを発生さ
せると、あとに続くビットサンプリングを誤る可能性が
あり、ビットエラーの発生頻度が高くなるという問題点
があった。

【０００６】本発明は、このような従来の技術が有する
課題を解決するために提案されたものであり、ＰＳＫ受
信バースト信号のＳ／Ｎ比を改善できるとともに、ビッ
トエラーの低減を図れる受信バースト同期回路を提供す
ることを目的とする。

【０００７】

【課題を解決するための手段】この目的を達成するため
に本発明は、ＰＳＫバースト信号を復調するための受信
バースト同期回路において、伝送路歪みを受けた受信Ｐ
ＳＫバースト信号を波形等価するマッチド・フィルタ
と、このマッチド・フィルタにより波形等価した出力を
２値変換するコンパレータと、このコンパレータから出
力されるＰＳＫバースト信号のプリアンブル・ワードに
含まれるユニーク・ワードから１ビット分のＮＲＺ同期
信号を抽出する同期信号検出部と、この同期信号検出部
で抽出した１ビット分のＮＲＺ同期信号のビットパルス
の幅を計測し、上記ユニーク・ワードに続くＰＳＫバー
スト信号中のＩＤコードおよびデータの各ビットを、Ｎ
ＲＺ同期信号のビットパルスの中間点付近に対応させて
サンプリングするためのサンプリング・クロックを作成
するサンプリング・クロック抽出部とを有し、好ましく
は上記同期信号検出部がタップ付き遅延素子とユニーク
・ワード検出器とにより構成され、上記サンプリング・
クロック抽出部が１ビット分のＮＲＺ同期信号のビット
パルスの幅を計測するＮＲＺ同期信号ビット幅計測器
と、サンプリング・クロックのソースクロックを発生す
るサンプリング・クロック発生器と、このサンプリング
・クロック発生器から出力されるソースクロックの位相
を、上記ＮＲＺ同期信号ビット幅計測器の出力に基づい
て移相し、サンプリング・タイミングを同期ビットパル
スの中間点付近に対応させるためのサンプリング・クロ
ックを出力するサンプリング・クロック移相器とにより
構成される。

【０００８】

【作用】上述した構成によれば、受信ＰＳＫバースト信
号をマッチド・フィルタを通すことにより、Ｓ／Ｎ比を
改善できる。またＮＲＺ同期信号のビットパルスの中間
点付近の位相に対応したサンプリング・タイミングにお
いてＩＤコード以降のビットを取り込めるので、各ビッ
トの中間点付近でのデータサンプリングが可能となる。

【０００９】

【実施例】以下、本発明による受信バースト同期回路の
具体的な実施例を図面に基づき詳細に説明する。図１に
データレートが１５．６２５ｋＢＰＳ（bits per secon
d)の２相ＤＰＳＫ復調信号用の受信バースト同期回路の
ブロック系統図を示し、図２にこの受信バースト同期回
路の一実施例の回路構成を示す。これらの図で、マルチ
フェージングなどの伝送路歪みを受けた２相ＤＰＳＫ受
信バースト信号の復調信号Ｓ_d は、マッチド・フィルタ
１を通過することでＳ／Ｎ比が改善され、その後コンパ
レータ２で２値化される。このコンパレータ２の出力信
号は、１６ビットシフトレジスタ８を４段に構成したタ
ップ付き遅延素子７とユニーク・ワード検出器９とから
なる同期信号検出部３に入力され、ユニーク・ワードＵ
ＷからＮＲＺ同期ビットパルスＰ_s が検出される。この
同期ビットパルスＰ_s は、ＮＲＺ同期信号ビット幅計測
器１０、サンプリング・クロック発生回路１７およびサ
ンプリング・クロック移相器１９から構成される次段の
サンプリング・パルス抽出部４に送られる。

【００１０】ＮＲＺ同期信号ビット幅計測器１０は、ア
ンドゲード１１、Ｄ型フリップフロップ１２、オアゲー
ト１３、４ビットカウンタ１４、４入力ナンドゲート１
５および３ビットのラッチ１６から構成され、アンドゲ
ート１１には同期信号検出部３からの同期ビットパルス
Ｐ_s と、４ビットカウンタ１４の各出力が取り込まれる
４入力ナンドゲート１５の出力とが入力される。４ビッ
トカウンタ１４は、後述するバイナリカウンタ１８に同
期して、アンドゲート１１の出力によってカウンタ動作
を行なう。Ｄ型フリップフロップ１２にはアンドゲート
１１の出力が入力され、このＤ型フリップフロップ１２
の出力とアンドゲート１１の出力とが入力されるオアゲ
ート１３によって４ビットカウンタ１４のクリア信号が
作られる。ラッチ１６には４ビットカウンタ１４の第４
出力がクロックとして入力され、このラッチ１６により
バイナリカウンタ１８からの３ビットの出力がラッチさ
れる。

【００１１】サンプリング・クロック発生回路１７は、
２ＭＨｚのクロックが端子ＩＮ２から入力されるバイナ
リカウンタ１８から構成され、このサンプリング・クロ
ック発生回路１７でサンプリング・クロックＳ_ckのソー
スクロックである１５．６２５ｋＨｚのクロック信号が
作られる。サンプリング・クロック移相器１９は、８ビ
ットシフトレジスタ２０とマルチプレクサ２１とから構
成される。ここで、バイナリカウンタ１８で作られた２
５０ｋＨｚのクロック信号が、１６ビットシフトレジス
タ８、４ビットカウンタ１４、Ｄ型フリップフロップ１
２および８ビットシフトレジスタ２０にそれぞれ供給さ
れる。

【００１２】このサンプリング・クロック抽出部４で
は、ＮＲＺ同期信号ビット幅計測器１０において４ビッ
トカウンタ１４をバイナリカウンタ１８に同期させなが
ら同期ビットパルスＰ_s の幅が計測されることで、同期
ビットパルスＰ_s の幅が２５０ｋＨｚのクロックで８カ
ウント以上のとき、同期ビットパルスＰ_s の幅の約半分
遅延したタイミングでサンプリング・クロック移相器１
９から、サンプリング・クロックＳ_ckが発生される。こ
のサンプリング・クロックＳ_ckは、ＤＰＳＫ信号をＰＳ
Ｋ信号に変換する差分変換部５に供給される。

【００１３】この差分変換部５は、Ｄ型フリップフロッ
プ２２、排他的オアゲート２３およびＤ型フリップフロ
ップ２４から構成され、タップ付き遅延素子８から出力
されるデータＤ_o がサンプリング・クロックＳ_ckによっ
てラッチされたあとに、ＰＳＫ信号に変換される。

【００１４】変換されたＰＳＫ信号は、差分変換部５の
インバータ２５によって反転されたサンプリング・クロ
ックＳ_ckのタイミンクで、ＩＤコード・デコーダ６に取
り込まれる。このＩＤコード・デコーダ６は、７ビット
シフトレジスタ２６とＩＤデコーダ２７により構成され
る。これによりＩＤデコーダ２７に接続される出力端子
群ＯＵＴ１からデコーデット・パルス信号が取り出され
るとともに、７ビットシフトレジスタ２６に接続される
出力端子ＯＵＴ２からデータ信号が取り出される。

【００１５】なお、本発明は上述した実施例に限定され
ず、要旨の範囲内で種々の変更実施が可能である。

【００１６】

【発明の効果】以上説明したように本発明によれば、マ
ルチパスフェージングなどの伝送路歪みを受けた受信Ｐ
ＳＫバースト信号をマッチド・フィルタを使用すること
により、従来のバターワース型ＬＰＦよりもさらに３ｄ
ＢＳ／Ｎ比を改善できる。また伝送路歪みを受けたＰＳ
Ｋバースト信号のプリアンブル・ワードに含まれるユニ
ーク・ワードから抽出されるＮＲＺの同期ビットパルス
の中間点付近の位相に対応したサンプリング・タイミン
グにおいてＩＤコード以降のビットが取り込まれるた
め、各ビットの中間点位相でデータサンプリングが可能
となり、ビットエラーの低減が図れるという効果があ
る。

【図面の簡単な説明】

【図１】本発明による受信バースト同期回路の一実施例
を示すブロック図である。

【図２】具体的な受信バースト同期回路を示すブロック
図である。

【図３】２相ＤＰＳＫ受信バースト信号のフォーマット
を示す図である。

【図４】従来の２相ＤＰＳＫ受信バースト同期回路の例
を示すブロック図である。

【符号の説明】

１ マッチド・フィルタ ２ コンパレータ ３ 同期信号検出部 ４ サンプリング・クロック抽出部 ５ 差分変換器 ６ ＩＤコード・デコーダ ７ タップ付き遅延素子 ９ ユニーク・ワード検出器 １０ ＮＲＺ同期信号ビット幅計測器 １７ サンプリング・クロック発生器 １９ サンプリング・クロック移相器

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ＰＳＫバースト信号を復調するための受
   信バースト同期回路において、 伝送路歪みを受けた受信ＰＳＫバースト信号を波形等価
   するマッチド・フィルタと、 このマッチド・フィルタにより波形等価した出力を２値
   変換するコンパレータと、 このコンパレータから出力されるＰＳＫバースト信号の
   プリアンブル・ワードに含まれるユニーク・ワードから
   １ビット分のＮＲＺ同期信号を抽出する同期信号検出部
   と、 この同期信号検出部で抽出した１ビット分のＮＲＺ同期
   信号のビットパルスの幅を計測し、上記ユニーク・ワー
   ドに続くＰＳＫバースト信号中のＩＤコードおよびデー
   タの各ビットを、ＮＲＺ同期信号のビットパルスの中間
   点付近に対応させてサンプリングするためのサンプリン
   グ・クロックを作成するサンプリング・クロック抽出部
   とを有することを特徴とする受信バースト同期回路。
2. 【請求項２】 上記同期信号検出部がタップ付き遅延素
   子とユニーク・ワード検出器とにより構成され、 上記サンプリング・クロック抽出部が１ビット分のＮＲ
   Ｚ同期信号のビットパルスの幅を計測するＮＲＺ同期信
   号ビット幅計測器と、サンプリング・クロックのソース
   クロックを発生するサンプリング・クロック発生器と、
   このサンプリング・クロック発生器から出力されるソー
   スクロックの位相を、上記ＮＲＺ同期信号ビット幅計測
   器の出力に基づいて移相し、サンプリング・タイミング
   をＮＲＺ同期信号のビットパルスの中間点付近に対応さ
   せるためのサンプリング・クロックを出力するサンプリ
   ング・クロック移相器とにより構成されることを特徴と
   する請求項１記載の受信バースト同期回路。