KR100374984B1 - 시디엠에이 이동통신 시스템에서 비용장 오류 정정 장치 - Google Patents

Abstract

본 발명은 DPSK(Differential Phase Shift Keying) 변조 방식으로 변조된 수신 신호의 위상과 심벌구간 2T 시간 간격만큼 지연된 신호의 위상차를 이용하여 패리티를 생성한 후 그 생성한 패리티를 이용하여 오류 패턴을 정정하도록 한 시디엠에이 이동통신 시스템에서 비용장 오류 정정 장치에 관한 것으로서, 이러한 본 발명은, 현재 수신된 DPSK 변조 신호의 위상과 소정의 심벌 구간 전의 신호의 위상을 비교하여 오류 정정을 위한 패리티를 생성하는 패리티 생성부, 상기 패리티 생성부에서 생성된 패리티와 현재 수신 신호와 소정의 심벌 구간 전의 신호의 조합을 통해 오류를 검출하는 오류 검출부, 상기 오류 검출부에서 검출한 오류를 정정하는 오류 정정부로 비용장 오류 정정 장치를 구현함으로써, 오류 패턴을 정정할 수 있고, DPSK 변조 방식의 오율 성능을 개선할 수 있다.

Description

시디엠에이 이동통신 시스템에서 비용장 오류 정정 장치{Apparatus for correcting non-redundant error in a CDMA mobile communication system}

본 발명은 CDMA(코드분할 다중접속) 방식 이동통신 시스템에서 비용장 오류 정정에 관한 것으로, 특히 DPSK(Differential Phase Shift Keying) 변조 방식으로변조된 수신 신호의 위상과 심벌구간 2T 시간 간격만큼 지연된 신호의 위상차를 이용하여 패리티를 생성한 후 그 생성한 패리티를 이용하여 오류 패턴을 정정하도록 한 시디엠에이 이동통신 시스템에서 비용장 오류 정정 장치에 관한 것이다.

일반적으로, CDMA 방식 이동통신 시스템에서는, 송신단에서 DPSK 변조 방식으로 신호를 변조하여 전송하고, 수신단에서는 이를 복조하여 원래의 신호로 변환한다.

즉, 상기 DPSK 변조방식은, 수신된 신호의 위상과 시간간격 T 이전의 신호의 위상차를 이용하여 정보를 전달하는 비동기식 변조 방식의 하나이다.

이러한 비동기식 변조 방식은 TDMA(시간분할 다중접속)와 같은 시그널의 연속적인 전송에 적합하다. 그것은 시스템의 회로 구성이 간단하고 변조파의 재생이 필요하지 않기 때문이다.

그러나 상기와 같은 DPSK 변조방식의 오율성능은 동기식 변조 방식의 오율 성능에 비해 현저히 떨어진다.

따라서 종래의 DPSK 변조 방식에서는 오율 성능을 향상시키기 위해서 변조단(송신단)에서 별도의 부호기를 사용하여 데이터 이외의 리던던시를 수신단으로 전송해주게 된다.

이러한 연유로 종래의 DPSK 변조 방식을 이용한 이동통신 시스템은, 송신단의 회로 구성이 복잡하고, 오류 정정 부호(리던던시)를 전송해주어야 하므로 상대적으로 데이터 전송률이 감소되는 문제점을 발생하였다.

이에 본 발명은 상기와 같은 종래 DPSK 변조 방식을 사용한 이동통신 시스템에서 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,

본 발명의 목적은, DPSK(Differential Phase Shift Keying) 변조 방식으로 변조된 수신 신호의 위상과 심벌구간 2T 시간 간격만큼 지연된 신호의 위상차를 이용하여 패리티를 생성한 후 그 생성한 패리티를 이용하여 오류 패턴을 정정하도록 한 시디엠에이 이동통신 시스템에서 비용장 오류 정정 장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 "CDMA 이동통신 시스템에서 비용장 오류 정정 장치"는,

CDMA 이동통신 시스템의 오류 정정 장치에 있어서,

현재 수신된 DPSK 변조 신호의 위상과 소정의 심벌 구간 전의 신호의 위상을 비교하여 오류 정정을 위한 패리티를 생성하는 패리티 생성부와;

상기 패리티 생성부에서 생성된 패리티와 현재 수신 신호와 소정의 심벌 구간 전의 신호의 조합을 통해 오류를 검출하는 오류 검출부와;

상기 오류 검출부에서 검출한 오류를 정정하는 오류 정정부로 구성됨을 특징으로 한다.

도 1은 본 발명에 의한 시디엠에이 이동통신 시스템에서 비용장 오류 정정 장치의 구성을 보인 블록도이고,

도 2는 본 발명에서 입력 에러 패턴과 출력 에러 패턴의 관계를 보여주는 도면이다.

<도면의 주요 부분에 대한 부호의 설명>

100 ..... 패리티 생성부

200 ..... 오류 검출부

300 ..... 오류 정정부

이하 상기와 같은 기술적 사상에 따른 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

일반적으로 DPSK 시스템에서는 먼저 입력된 이진 시퀀스를 부호화하고 그것을 BPSK 변조기를 이용하여 변조한다. 부호기의 입력 이진 데이터, 즉 보내고자 하는 메시지를라하고 부호기의 출력 이진 데이터를라 하면와사이에는 다음과 같은 관계식이 성립된다.

이며 이 식의 의미는 다음과 같다. 만약 입력 데이터값이 1이면는과 같은 값을 취하고, 데이터값이 0이면는과 다른 값을 취한다.

만약 입력 시퀀스의 데이터 값들이 1과 0의 값을 갖는 대신 1과 -1을 갖는다고 생각하면, 즉 1을 1로 또 0을 -1로 대응시키면 부호기의 입력 값과 출력값 사이에는이 성립한다.

또한 본 발명에서는 부호기의 입력 데이터들이 1과 -1로 구성되어 있다고 전제한다. 변조기에서는 부호기의 출력이 1이면를, 또한 부호기의 출력이 -1이면를 출력한다. 따라서 DPSK 신호는 다음과 같이 표시된다.

여기서

송신단에서 출력신호 S(t)는 채널상의 잡음 성분에 의해서 위상이 흔들리게 된다. 따라서 복조단에서 수신되는 신호는 다음과 같다.

여기서

수신된 신호에서 원래 송신된 데이터를 검출하기 위해서는 현재 수신된 신호와 T구간 전에 수신된 신호의 위상차이를 이용한다.

여기서는 수신기에서 수신된 신호로부터 원래 보내진 데이터를 결정한 값이다.

한편 본 발명에서는 DPSK 시스템의 오율 성능을 향상시키기 위하여 패리티를 도입한다.

여기서는 채널의 가우시안 잡음에 의해서 흔들리는 위상성분을 나타낸다.

또한사이에는 다음과 같은 관계가 성립한다.

그리고,.

또한 오류를 정정하기 위해서를 생각한다.

만약중에 하나가 -1이거나 모두 -1이면 z_k=0이 된다.

따라서 z_k=0이면 오류가 발생했음을 알 수 있다.

그러나중에서 두개가 -1이면는 2 또는 -2가 되어 오류를 발견할 수 없다.

오류를 정정하기 위해서는와를 동시에 고려해야 한다.

만약이고이면,이라고 생각한다.

첨부한 도면 도 1은 상기와 같은 본 발명의 개념의 회로로 구현한 예이다.

여기서 참조부호 100은 현재 수신된 DPSK 변조 신호의 위상과 소정의 심벌 구간 전의 신호의 위상을 비교하여 오류 정정을 위한 패리티를 생성하는 패리티 생성부를 나타내고, 참조부호 200은 상기 패리티 생성부(100)에서 생성된 패리티와 현재 수신 신호와 소정의 심벌 구간 전의 신호의 조합을 통해 오류를 검출하는 오류 검출부를 나타내고, 참조부호 300은 상기 오류 검출부(200)에서 검출한 오류를 정정하는 오류 정정부로 구성된다.

상기에서 패리티 생성부(100)는, 수신된 DPSK 변조 신호와 백색 가우시안 잡음(AWGN)을 가산하는 제1가산기(101)와, 상기 제1가산기(101)의 출력 신호를 심벌 구간 2T 만큼 지연시키는 제1지연기(102)와, 상기 제1지연기(102)의 출력 신호의위상과 상기 제1가산기(101)의 출력 신호의 위상을 비교하고 그 위상차를 출력하는 제1위상비교기(103)와, 상기 제1위상비교기(103)의 출력신호를 0과 비교하여 0보다 크면 1값을 출력하고 0보다 작으면 -1값을 출력하는 제1 하드 리미터(104)와, 상기 제1가산기(101)에서 출력되는 신호를 심벌 구간 1T 만큼 지연시키는 제2지연기(105)와, 상기 제2지연기(105)의 출력 신호의 위상과 상기 제1가산기(101)의 출력 신호의 위상을 비교하고 그 위상차를 출력하는 제2위상비교기(106)와, 상기 제2위상비교기(106)의 출력신호와 0을 비교하여 0보다 크면 1값을 출력하고 0보다 작으면 -1값을 출력하는 제2하드리미터(107)로 구성된다.

또한, 상기 오류 검출부(200)는 상기 제2하드리미터(107)의 출력 신호를 심벌 구간 1T 만큼 지연시키는 지연기(201)와, 상기 지연기(201)의 출력 신호와 상기 제1 하드리미터(104)의 출력 신호를 승산하는 승산기(202)와, 상기 승산기(202)의 출력 신호와 상기 제2 하드리미터(107)의 출력 신호를 가산하는 가산기(203)와, 상기 가산기(203)의 출력 신호를 0과 비교하여 0보다 크면 1을 오류 검출값으로 출력하고, 0보다 작으면 -1을 오류 검출값으로 출력하는 하드 리미터(204)로 구성된다.

또한, 상기 오류 정정부(300)는, 상기 하드 리미터(204)의 출력 신호를 심벌 구간 1T만큼 지연시키는 지연기(301)와, 상기 지연기(301)의 출력값으로부터 절대값을 추출하는 제1 절대값 추출기(302)와, 상기 제1 절대값 추출기(302)의 출력 신호를 위상 반전시키는 제1 인버터(303)와, 상기 하드 리미터(204)의 출력 신호로부터 절대값을 추출하는 제2 절대값 추출기(304)와, 상기 제2 절대값 추출기(304)의 출력 신호를 위상 반전시키는 제2 인버터(305)와, 상기 지연기(201)의 출력 신호와상기 제2 절대값 추출기(304)의 출력 신호와 상기 제1 인버터(303)의 출력 신호를 승산하는 제1 승산기(306)와, 상기 지연기(201)의 출력 신호를 위상 반전시키는 제3 인버터(307)와, 상기 제1 내지 제3 인버터(303, 305, 307)의 각 출력 신호를 승산하는 제2 승산기(308)와, 상기 제1 및 제2 승산기(306)(308)의 출력 신호와 상기 제1 절대값 추출기(302)의 출력 신호를 가산하여 그 결과치를 오류가 정정된 신호로 출력하는 가산기(309)로 구성된다.

이와 같이 구성된 본 발명에 의한 CDMA 이동통신 시스템에서 비용장 오류 정정 장치는, 먼저 패리티 생성부(100)에서 현재 수신된 DPSK 변조 신호의 위상과 소정의 심벌 구간 전의 신호의 위상을 비교하여 오류 정정을 위한 패리티를 생성한다.

즉, 패리티 생성부(100)는 제1가산기(101)에서 수신된 DPSK 변조 신호와 백색 가우시안 잡음(AWGN)을 가산하고, 제1지연기(102)에서 상기 제1가산기(101)의 출력 신호를 심벌 구간 2T 만큼 지연시킨다. 아울러 제1위상비교기(103)에서 상기 제1지연기(102)의 출력 신호의 위상과 상기 제1가산기(101)의 출력 신호의 위상을 비교하고 그 위상차를 출력한다. 아울러 제1하드리미터(104)는 상기 제1위상비교기(103)의 출력신호를 0과 비교하여 0보다 크면 1값을 패리티로 출력하고, 0보다 작으면 -1값을 패리티로 출력한다.

또한, 제2지연기(105)는 상기 제1가산기(101)에서 출력되는 신호를 심벌 구간 1T 만큼 지연시키고, 제2위상비교기(106)는 상기 제2지연기(105)의 출력 신호의 위상과 상기 제1가산기(101)의 출력 신호의 위상을 비교하고 그 위상차를 출력한다. 아울러 제2하드리미터(107)는 상기 제2위상비교기(106)의 출력신호와 0을 비교하여 0보다 크면 1값을 패리티로 출력하고, 0보다 작으면 -1값을 패리티로 출력한다.

다음으로 오류 검출부(200)는 상기 패리티 생성부(100)에서 생성된 패리티와 현재 수신 신호와 소정의 심벌 구간 전의 신호의 조합을 통해 오류를 검출한다.

즉, 상기 오류 검출부(200)는, 지연기(201)에서 상기 제2하드리미터(107)의 출력 신호를 심벌 구간 1T 만큼 지연시키고, 승산기(202)에서 상기 지연기(201)의 출력 신호와 상기 제1 하드리미터(104)의 출력 신호를 승산한다.

아울러 가산기(203)는 상기 승산기(202)의 출력 신호와 상기 제2 하드 리미터(107)의 출력 신호를 가산하고, 하드 리미터(204)는 상기 가산기(203)의 출력 신호를 0과 비교하여 0보다 크면 1을 오류 검출값으로 출력하고, 0보다 작으면 -1을 오류 검출값으로 출력한다.

다음으로 오류 정정부(300)는 상기 오류 검출부(200)에서 검출한 오류를 정정한다.

즉, 상기 오류 정정부(300)는, 지연기(301)에서 상기 하드 리미터(204)의 출력 신호를 심벌 구간 1T만큼 지연시키고, 제1 절대값 추출기(302)에서 상기 지연기(301)의 출력값으로부터 절대값을 추출한다. 아울러 제1 인버터(303)는 상기 제1 절대값 추출기(302)의 출력 신호를 위상 반전시키게 되며, 제2 절대값 추출기(304)는 상기 하드 리미터(204)의 출력 신호로부터 절대값을 추출한다. 또한, 제2 인버터(305)는 상기 제2 절대값 추출기(304)의 출력 신호를 위상 반전시키게 되고, 제1 승산기(306)는 상기 지연기(201)의 출력 신호와 상기 제2 절대값 추출기(304)의 출력 신호와 상기 제1 인버터(303)의 출력 신호를 승산한다.

또한, 제3 인버터(307)는 상기 지연기(201)의 출력 신호를 위상 반전시키게 되고, 제2 승산기(308)는 상기 제1 내지 제3 인버터(303, 305, 307)의 각 출력 신호를 승산한다.

다음으로 가산기(309)는 상기 제1 및 제2 승산기(306)(308)의 출력 신호와 상기 제1 절대값 추출기(302)의 출력 신호를 가산하여 그 결과치를 오류가 정정된 신호로 출력하게 된다.

한편 상기와 같은 차동 복조 회로의 특징은 연속된 데이터를 검출하는 것이 서로 종속적으로 관련되어 있기 때문에 연속적인 오류의 발생확률이 높다는 것이다. 이로 인해 동기복조 방식보다 오율 성능이 떨어지는 것이다.

본 발명에서 의해 제안된 비용장 오류 정정 장치의 오류 정정 능력과 오율 성능의 향상 정도를 측정하기 위해서 여러 가지 오류패턴과 그때 오류 정정 장치의 출력을 측정하였다.

의 위상 오류에 의해서 발생되는 오류는중 하나 또는 여러 개에 영향을 미칠 확률이 가장 높다.

도 2는 상기중 두개 이상의 오류에 대한 결과치를 나타낸 것이다.

이상에서 상술한 본 발명 "CDMA 이동통신 시스템에서 비용장 오류 정정 장치"에 따르면, 현재 수신된 신호의 위상과 2T 시간 간격만큼 지연된 신호의 위상차를 이용하여 패리티를 만든 다음 이것을 적절히 활용함으로써 오류 패턴을 정정할 수 있는 이점이 있다.

또한, 이러한 오류 정정 능력의 향상으로 DPSK 변조 방식의 오율 성능을 개선할 수 있는 이점도 있다.

Claims (4)

1. CDMA 방식 이동통신 시스템에서 DPSK 방식으로 변조된 신호의 오류를 정정하는 장치에 있어서,

   현재 수신된 DPSK 변조 신호의 위상과 소정의 심벌 구간 전의 신호의 위상을 비교하여 오류 정정을 위한 패리티를 생성하는 패리티 생성부와;

   상기 패리티 생성부에서 생성된 패리티와 현재 수신 신호와 소정의 심벌 구간 전의 신호의 조합을 통해 오류를 검출하는 오류 검출부와;

   상기 오류 검출부에서 검출한 오류를 정정하는 오류 정정부를 포함하여 구성된 것을 특징으로 하는 CDMA 이동통신 시스템에서 비용장 오류 정정 장치.
2. 제1항에 있어서, 상기 패리티 생성부는,

   수신된 DPSK 변조 신호와 백색 가우시안 잡음(AWGN)을 가산하는 제1가산기와, 상기 제1가산기의 출력 신호를 심벌 구간 2T 만큼 지연시키는 제1지연기와, 상기 제1지연기의 출력 신호의 위상과 상기 제1가산기의 출력 신호의 위상을 비교하고 그 위상차를 출력하는 제1위상비교기와, 상기 제1위상비교기의 출력신호를 0과 비교하여 0보다 크면 1값을 출력하고 0보다 작으면 -1값을 출력하는 제1 하드 리미터와, 상기 제1가산기에서 출력되는 신호를 심벌 구간 1T 만큼 지연시키는 제2지연기와, 상기 제2지연기의 출력 신호의 위상과 상기 제1가산기의 출력 신호의위상을 비교하고 그 위상차를 출력하는 제2위상비교기와, 상기 제2위상비교기의 출력신호와 0을 비교하여 0보다 크면 1값을 출력하고 0보다 작으면 -1값을 출력하는 제2하드리미터로 구성된 것을 특징으로 하는 CDMA 이동통신 시스템에서 비용장 오류 정정 장치.
3. 제1항 또는 제2항에 있어서, 상기 오류 검출부는,

   상기 제2하드리미터의 출력 신호를 심벌 구간 1T 만큼 지연시키는 지연기와, 상기 지연기의 출력 신호와 상기 제1 하드리미터의 출력 신호를 승산하는 승산기와, 상기 승산기의 출력 신호와 상기 제2 하드리미터의 출력 신호를 가산하는 가산기와, 상기 가산기의 출력 신호를 0과 비교하여 0보다 크면 1을 오류 검출값으로 출력하고, 0보다 작으면 -1을 오류 검출값으로 출력하는 하드 리미터로 구성된 것을 특징으로 하는 CDMA 이동통신 시스템에서 비용장 오류 정정 장치.
4. 제1항에 있어서, 상기 오류 정정부는,

   상기 오류 검출부내의 하드 리미터의 출력 신호를 심벌 구간 1T만큼 지연시키는 지연기와, 상기 지연기의 출력값으로부터 절대값을 추출하는 제1 절대값 추출기와, 상기 제1 절대값 추출기의 출력 신호를 위상 반전시키는 제1 인버터와, 상기 하드 리미터의 출력 신호로부터 절대값을 추출하는 제2 절대값 추출기와, 상기 제2절대값 추출기의 출력 신호를 위상 반전시키는 제2 인버터와, 상기 지연기의 출력 신호와 상기 제2 절대값 추출기의 출력 신호와 상기 제1 인버터의 출력 신호를 승산하는 제1 승산기와, 상기 지연기의 출력 신호를 위상 반전시키는 제3 인버터와, 상기 제1 내지 제3 인버터의 각 출력 신호를 승산하는 제2 승산기와, 상기 제1 및 제2 승산기의 출력 신호와 상기 제1 절대값 추출기의 출력 신호를 가산하여 그 결과치를 오류가 정정된 신호로 출력하는 가산기로 구성된 것을 특징으로 하는 CDMA 이동통신 시스템에서 비용장 오류 정정 장치.