CN101800635A - 信号处理装置与信号处理方法 - Google Patents

Abstract

提供了一种信号处理装置，包括：采样时钟生成器，用于通过延迟与载波具有相同频率的驱动时钟的相位来生成采样时钟；逻辑数据生成器，用于与驱动时钟同步地生成逻辑数据，所述逻辑数据是通过使用所生成的驱动时钟对通过偏移载波的相位而获得的调制信号进行采样而生成的；采样比特串生成器，用于通过移位逻辑数据来生成采样比特串；相位误差数据生成器，用于使用从采样比特串中提取的与载波的一个周期相对应的比特串，来生成比特串的相位与载波的相位之间的相位误差数据；以及提取位置确定单元，用于基于相位误差数据来确定具有与载波的相位相似的相位的比特串的提取位置。

Description

信号处理装置与信号处理方法

技术领域

本发明涉及一种信号处理装置与一种信号处理方法。

背景技术

例如，作为数字调制方法，幅度调制方法和相位调制方法是公知的。幅度调制方法也被称为ASK(幅移键控)方法，即，一种依据传输数据改变载波的幅度的数字调制方法。幅度调制方法的另一已知示例是OSK(振荡键控)方法，其将数据与一幅度的出现或不出现相关联。另一方面，相位调制方法也被称为PSK(相移键控)方法，即，一种依据传输数据改变载波的相位的数字调制方法。相位调制方法的示例类型包括BPSK(二相相移键控)方法、QPSK(四相相移键控)方法等等。

当通过相位调制方法传输数据时，接收机通过例如同步解调方法再现载波，并且测量载波与所接收的信号之间的相位差，由此解调数据。日本专利申请特许公开第2008-294730号公开了相位解调方法的数据解调方法，并且更具体地公开了用于使用与载波具有相同频率的采样时钟来生成采样数据并且检测要采样的所接收的信号的正确相位范围的技术。在该技术中，使用与载波具有相同频率的采样时钟来确定所述数据和所述相位。因此，与现有技术中用于使用比载波高数倍的采样频率来处理数据的方法相比，该技术消除了对操作速率(operational rate)的要求。结果，该技术使得能够使用具有较高频率的载波来高效传输数据。

发明内容

将更详细地描述在日本专利申请特许公开第2008-294730号中描述的上述技术。首先，使用多个采样时钟采样所接收的信号，所述多个采样时钟具有彼此互不相同的相位，并且使用所获得的采样数据来生成上述多个采样时钟的各相位中每个相位的检测数据和相位数据。此外，在该技术中，基于所生成的检测数据和相位数据，选择具有与所接收的信号的相位最接近的相位的采样时钟，解调使用所选择的采样时钟的相位所检测到的检测数据。该方法可以通过使用与载波具有相同频率的驱动时钟实现相位比较处理和数据检测处理，而无须使用模拟-数字转换。

然而，使用上述技术的装置包括多个逻辑单元，其包含使用未选择的采样时钟所生成的检测数据和相位数据，因此导致了相对复杂的电路配置和相对大的功率消耗。此外，在该技术中，当在采样时钟的相位中出现进位(carry)或借位(borrow)时，出现数据的重叠和丢失。在采样时钟中出现“进位”意味着以下：例如，当使用每一种都具有被延迟了1/8周期的相位的8种采样时钟时，“进位”意味着从被延迟了7/8周期的采样时钟切换到没有任何延迟的采样时钟。例如，当确定了由曼彻斯特码(Manchester)编码的调制信号时，在采样时钟中出现的进位直接导致数据的重叠或丢失。

考虑到以上内容，期望提供一种新颖且改进的信号处理装置和信号处理方法，其具有相对简单配置，但能够通过使用与载波具有几乎相同的频率的操作时钟来检测具有与输入相位调制信号接近的相位的采样数据。

根据本发明实施例，提供了一种信号处理装置，其包括：采样时钟生成单元，用于通过将与载波具有相同频率的驱动时钟的相位延迟预定量来生成采样时钟；逻辑数据生成单元，用于与驱动时钟同步地生成多个逻辑数据，其中，所述多个逻辑数据是通过使用由采样时钟生成单元生成的预定驱动时钟对通过偏移载波的相位而获得的调制信号进行采样而生成的；采样比特串生成单元，用于通过依据预定驱动时钟移位由逻辑数据生成单元生成的逻辑数据，来生成具有比载波的一个周期长的长度的采样比特串；相位误差数据生成单元，用于使用从由采样比特串生成单元生成的采样比特串中提取的与载波的一个周期相对应的比特串，来生成表示比特串的相位与载波的相位之间的偏移量的相位误差数据；以及提取位置确定单元，用于基于由相位误差数据生成单元生成的相位误差数据来确定与一个周期相对应的、具有与载波相位相似的相位的比特串的提取位置。

此外，逻辑数据生成单元可以与采样时钟的前沿时刻同步地采样输入信号，并且该逻辑数据生成单元包括多个寄存器，用于存储直到随后的前沿时刻为止的、通过采样获得的逻辑数据，第一级处的寄存器接收第一采样时钟以及充当输入信号的调制信号，第N级(N≥2)处的寄存器接收第一采样时钟或者其相位比第一采样时钟更接近预定驱动时钟的相位的采样时钟，并且第N级(N≥2)处的寄存器还接收在第N-1级处的寄存器中存储的逻辑数据，并且采样比特串生成单元使用在最后一级处的寄存器中存储的逻辑数据来生成具有比载波的一个周期长的长度的采样比特串。

此外，相位误差数据生成单元包括：检测数据计算单元，用于计算充当检测数据的、通过向比特串中的每个比特值添加预定的第一权重而获得的软判定数据；相位数据计算单元，用于计算充当相位数据的、通过向比特串中的每个比特值添加预定的第二权重而获得的软判定数据，其中，预定的第二权重与预定的第一权重不同；以及相位误差数据计算单元，用于基于由检测数据计算单元计算出的检测数据和由相位数据计算单元计算出的相位数据，来计算相位误差数据。

此外，当由检测数据计算单元计算出的检测数据为负时，相位误差数据计算单元可以输出通过对由相位数据计算单元计算出的相位数据的符号取反而获得的数据，作为相位误差数据，并且当检测数据为正时，相位误差数据计算单元可以输出相位数据，作为相位误差数据。

此外，调制信号的前置码可以连续地包括同一比特值，在检测到该前置码之前，相位误差数据计算单元可以输出相位数据，作为相位误差数据，并且在检测到该前置码之后，相位误差数据计算单元可以输出其符号依据检测数据的符号而被取反的相位数据，作为相位误差数据。

此外，调制信号的前置码可以交替地包括彼此不同的比特值，并且在检测数据接近零时，相位误差数据计算单元可以输出预定值E(E＞＞0)作为相位误差数据。

此外，当比特串的提取位置接近采样比特串的第一比特或最后一比特时，提取位置确定单元可以将比特串的提取位置向接近采样比特串的中心比特的位置移位。

根据本发明另一实施例，提供了一种信号处理方法，包括以下步骤：通过将与载波具有相同频率的驱动时钟的相位延迟预定量来生成采样时钟；与驱动时钟同步地生成多个逻辑数据，其中，所述多个逻辑数据是通过使用由采样时钟生成步骤生成的采样时钟来采样通过偏移载波的相位获得的调制信号而生成的；通过依据预定驱动时钟移位由逻辑数据生成步骤生成的逻辑数据，生成具有比载波的一个周期长的长度的采样比特串；使用从由采样比特串生成步骤生成的采样比特串中提取的与载波的一个周期相对应的比特串，来生成表示比特串的相位与载波的相位之间的偏移量的相位误差数据；以及基于由相位误差数据生成步骤生成的相位误差数据来确定与一个周期相对应的、具有与载波相位相似的相位的比特串的提取位置。

根据本发明的上述实施例，利用根据本发明的相对简单的配置，可以通过使用具有与载波几乎相同的频率的操作时钟来检测具有与输入相位调制信号接近的相位的采样信号。

附图说明

图1示出了通过使用与载波具有相同频率的、但却具有彼此不同的相位的采样时钟来检测相位调制信号中的数据的信号处理装置的示例功能性配置；

图2示出了根据本发明实施例的信号处理装置的示例功能性配置；

图3示出了根据实施例的采样时钟生成单元的示例功能性配置；

图4示出了根据实施例的采样比特串生成单元的示例功能性配置；

图5示出了根据实施例的采样比特串生成单元的示例功能性配置；

图6示出了根据实施例的生成采样比特串的方法；

图7示出了根据实施例的采样比特串生成单元的示例功能性配置；

图8示出了根据实施例的采样比特串生成单元的示例功能性配置；

图9示出了根据实施例的生成采样比特串的方法；

图10示出了根据实施例的检测处理的流程；

图11示出了根据实施例的检测处理的流程；

图12示出了根据实施例的检测处理的流程；以及

图13示出了根据实施例的检测处理的流程。

具体实施方式

下文中，将参考附图详细描述本发明的优选实施例。注意，在该说明书和附图中，具有基本上相同功能和结构的结构性元件用相同的参考标号来表示，并且省略这些结构性元件的重复说明。

【说明的流程】

将简要描述关于根据本发明的实施例的以下所描述的说明的流程。首先，将参考图1描述使用与载波具有相同频率的驱动时钟来从相位调制信号中检测数据的方法。随后，将参考图2描述根据实施例的信号处理装置20的功能性配置。在该说明中，将参考图3到图9描述根据实施例的检测方法的具体配置。随后，将参考图10到图13描述根据实施例的检测处理的流程。

(说明的细目)

1：基本技术

1-1：信号处理装置100的功能性配置

2：实施例

2-1：信号处理装置200的功能性配置

2-2：信号处理装置200执行的处理的流程

技术方案1：用于在前置码处改变用于生成相位数据的方法的方法

技术方案2：用于在前置码处使数据产生许多改变的方法

技术方案3：提取范围的偏移

<1：基本技术>

在说明根据本发明的实施例之前，将简要描述通过使用具有与载波频率相同的频率的驱动时钟来执行检测的技术。在以下说明中，该技术将被称为基本技术。

[1-1：信号处理装置100的功能性配置]

首先，将参考图1描述根据基本技术的信号处理装置100的功能性配置。图1是示出根据基本技术的信号处理装置100的示例性配置的说明图。

信号处理装置100包括采样时钟生成单元102、采样数据生成单元104和总线106。信号处理装置100包括基于采样的相位数据生成单元108、相位数据确定单元110、基于采样的检测数据生成单元112、检测数据确定单元114以及采样时钟确定单元116。

首先，信号处理装置100接收从发射机(未示出)传输的数字调制信号。所接收的数字调制信号被输入到采样数据生成单元104。应注意，这里所称的数字调制信号意味着例如通过依据基带数据调制载波的相位或幅度而生成的信号。数字调制信号可以使其中心电平向用于逻辑确定的基准电平偏移。

(采样时钟生成单元102)

此外，采样时钟生成单元102接收与数字调制信号的载波具有大致相同的频率的驱动时钟。该驱动时钟被适配用于驱动数字电路，并且充当用于控制数字电路的操作定时的基准。采样时钟生成单元102通过将所接收的驱动时钟延迟比驱动时钟的间隔短的时间，来生成采样时钟。例如，采样时钟生成单元102生成多个采样时钟，所述多个采样时钟具有彼此不同的相位。由采样时钟生成单元102生成的采样时钟被输入到采样数据生成单元104。

(采样数据生成单元104)

当采样数据生成单元104从采样时钟生成单元102接收到多个采样时钟时，采样数据生成单元104使用所接收的采样时钟来采样数字调制信号，从而生成采样数据。例如，采样数据生成单元104通过对在采样时钟的各个时间处接收的数字调制信号执行逻辑确定来生成采样数据。由采样数据生成单元104生成的采样数据经由总线106输入到基于采样的检测数据生成单元112和基于采样的相位数据生成单元108。

(基于采样的检测数据生成单元112)

当基于采样的检测数据生成单元112从采样数据生成单元104接收到与采样时钟相对应的采样数据时，基于采样的检测数据生成单元112从采样数据生成检测数据。检测数据是从采样数据获得的基带数据。例如，检测数据是通过基于对应采样时钟与数字调制信号的载波同步的假设而执行的检测所生成的。由基于采样的检测数据生成单元112生成的检测数据被输入到检测数据确定单元114。

此外，基于采样的检测数据生成单元112可以被配置为基于采样数据来检测不与载波同步的采样时钟，并且生成误差数据，从而避免选择这样的采样时钟。另外，基于采样的检测数据生成单元112基于检测数据和误差数据确定载波的初始相位。例如，基于采样的检测数据生成单元112选择所述多个采样时钟中的、与在检测开始之后立即获得的数字调制信号的载波同步的一个采样时钟，并且生成表示所选择的采样时钟的初始相位数据。该初始相位数据被输入到检测数据确定单元114。

(检测数据确定单元114)

检测数据确定单元114还从稍后描述的采样时钟确定单元116接收相位比较低通数据。这里所称的相位比较低通数据是表示与数字调制信号相对应的载波的相位自从接收开始后被相对偏移了多少。当检测数据确定单元114接收到这些数据时，检测数据确定单元114基于所接收的初始相位数据和所接收的相位比较低通数据，确定使用具有最接近于载波的相位的采样时钟从各个采样时钟的检测数据中检测的检测数据。由检测数据确定单元114确定的检测数据被输入到采样时钟确定单元116，并且被输出到随后级(subsequentstage)的数据确定处理块。

(基于采样的相位数据生成单元108)

现在，基于采样的相位数据生成单元108基于从采样数据生成单元104接收的采样数据来生成相位比较数据。这里所称的相位比较数据代表采样时钟的相位相对于载波的相位相对偏移了多少。由基于采样的相位数据生成单元108生成的相位比较数据被输入到相位数据确定单元110。

(相位数据确定单元110)

相位数据确定单元110不仅接收相位比较数据，而且还接收由基于采样的检测数据生成单元112生成的初始相位数据以及由采样时钟确定单元116确定的相位比较低通数据。当相位数据确定单元110接收到这些数据时，相位数据确定单元110基于所接收的初始相位数据和相位比较低通数据，在所接收的相位比较数据中选择下述相位比较数据：该相位比较数据与具有与对应于数字调制信号的载波的相位最接近的相位的采样时钟相对应。由相位数据确定单元110选择的相位比较数据被输入到采样时钟确定单元116。

(采样时钟确定单元116)

如上所述，采样时钟确定单元116从检测数据确定单元114接收检测数据，并且从相位数据确定单元110接收相位比较数据。当采样时钟确定单元116接收到这些数据时，采样时钟确定单元116检测具有与对应于数字调制信号的载波的相位最接近的相位的采样时钟。此外，采样时钟确定单元116基于所接收的检测数据和所接收的相位比较数据，来生成相位比较低通数据。相位比较低通数据被输入到检测数据确定单元114和相位数据确定单元110。

以上已经描述了信号处理装置100的示例配置。如上所述，信号处理装置100被配置为生成多个采样时钟信号(所述多个采样时钟信号具有与载波频率相同的频率但却具有彼此不同的相位)，并且通过使用采样时钟从数字调制信号中提取多个采样数据。然后，信号处理装置100从采样数据中选择具有与对应于数字调制信号的载波的相位相似的相位的采样时钟，并且检测与所选择的采样时钟相对应的采样数据作为检测数据。

考虑采样数据和数字调制信号的载波之间的相位偏移，基于由采样时钟确定单元116生成的相位比较低通数据，重复执行采样时钟的选择处理。结果，信号处理装置100输出通过使用与对应于数字调制信号的载波的相位最接近的采样时钟来采样数字调制信号而获得的采样数据，作为检测数据。如上所述，由于使用与载波具有相同频率的采样时钟来执行检测数据的检测处理，因此信号处理装置100的驱动时钟可以降低到大约载波的频率。

结果，与现有技术中需要比载波频率高数倍的驱动时钟的数据检测部件相反，信号处理装置100可以处理利用具有高频率的载波调制的数字调制信号。此外，由于信号处理装置100不需要模拟-数字转换器作为检测部件，因此可以降低功耗，并且可以简化电路配置。

(信号处理装置100中存在的问题)

然而，如上所述地配置的信号处理装置100包括以未被选择的采样时钟操作的逻辑电路。因此，没有充分地实现功率节省，并且没有充分地简化电路配置。此外，在采样时钟中出现的进位或借位导致数据的重叠或丢失，其可能导致数据中的错误。考虑以上问题，本申请的发明人进行了进一步的研究和开发，并且已经发明了具有比以上的信号处理装置100更佳的功率节省特征和更简化的电路配置的装置。将在下文中描述该装置。

<2：实施例>

下面将描述根据本发明的一个实施例。在本实施例中，建议了一种方法，其包括以下步骤：生成与数字调制信号相对应的载波的一个或多个周期(cycle)的采样数据，从采样数据中适当地提取一个周期的采样数据，再现数据，并且检测相位数据。具体地，本实施例的特征在于基于检测数据和相位数据、适当地提取一个周期的采样数据的范围的方法。该方法使得允许比以上的信号处理装置100更佳的功率节省特征和更简化的电路配置。

[2-1：信号处理装置200的功能性配置]

首先，将参考图2描述根据本实施例的信号处理装置200的功能性配置。在该说明中，将按照需要具体地描述每个组成元件的电路配置和处理方法的流程。图2是示出根据本实施例的信号处理装置200的示例功能性配置的说明图。

如图2所示，信号处理装置200主要包括采样时钟生成单元202、采样比特串生成单元204、比特串提取单元206和检测/相位比较单元208。

应注意，采样时钟生成单元202是采样时钟生成单元的示例。采样比特串生成单元204是逻辑数据生成单元和采样比特串生成单元的示例。检测/相位比较单元208是相位误差数据生成单元、检测数据计算单元、相位数据计算单元、以及相位误差数据计算单元的示例。比特串提取单元206是提取位置确定单元的示例。

首先，信号处理装置200接收从发送器(未示出)传输的数字调制信号。所接收的数字调制信号被输入到采样比特串生成单元204。这里所称的数字调制信号意味着例如通过依据基带数据调制载波的相位或幅度而生成的信号。数字调制信号可以使其中心电平向用于逻辑确定的基准电平偏移。

(采样时钟生成单元202)

此外，采样时钟生成单元202接收与数字调制信号的载波具有大致相同的频率的驱动时钟。该驱动时钟被适配为驱动数字电路，并且充当用于控制数字电路的操作定时的基准。采样时钟生成单元202通过将所接收的驱动时钟延迟比驱动时钟的间隔短的时间，来生成采样时钟。例如，采样时钟生成单元202生成多个采样时钟，所述多个采样时钟具有彼此不同的相位。由采样时钟生成单元202生成的采样时钟被输入到采样数据生成单元204。

(采样时钟生成单元202的示例具体配置)

这里，将参考图3描述采样时钟生成单元202的示例具体配置。图3是示出采样时钟生成单元202的具体电路配置的一个示例的说明图。当在图3中作为示例而示出的采样时钟生成单元202接收驱动时钟(Clock)时，采样时钟生成单元202生成八个采样时钟，所述八个采样时钟具有被偏移了驱动时钟的八分之一周期的整数倍的相位。

如图3所示，采样时钟生成单元202包括延迟单元234、238和242以及反相器232、236、240和244。延迟单元234、238和242的功能是通过例如可编程延迟元件实现的。反相器232、236、240和244的功能是通过例如以比驱动时钟的周期更高的速率操作的反相器电路实现的。

首先，采样时钟生成单元202接收驱动时钟(Clock)。所接收的驱动时钟被输出作为采样时钟[0]，并且被输入到延迟单元234、238和242以及反相器232。由于采样时钟[0]本身是驱动时钟，因此，采样时钟[0]与驱动时钟具有相同相位。

此外，反相器232将所接收的驱动时钟反相。反相后的驱动时钟被输出作为采样时钟[4]。由于采样时钟[4]是通过将驱动时钟反相而获得的，因此，采样时钟[4]具有相对于采样时钟[0]延迟了八分之四周期的相位。

延迟单元234依据从选择器接收的控制信号将驱动时钟延迟八分之一周期。延迟后的驱动时钟被输出作为采样时钟[1]，并且被输入到反相器236。由于采样时钟[1]是通过将驱动时钟延迟八分之一周期而获得的，因此，采样时钟[1]具有相对于采样时钟[0]延迟了八分之一周期的相位。

反相器236将被延迟了八分之一周期的驱动时钟(对应于采样时钟[1])反相。反相后的驱动时钟被输出作为采样时钟[5]。由于采样时钟[5]是通过将被延迟了八分之一周期的驱动时钟反相而获得的，因此，采样时钟[5]具有相对于采样时钟[0]延迟了八分之五周期的相位。

延迟单元238依据从选择器输入的控制信号将驱动时钟延迟八分之二周期。延迟后的驱动时钟被输出作为采样时钟[2]，并且被输入到反相器240。由于采样时钟[2]是通过将驱动时钟延迟八分之二周期而获得的，因此，采样时钟[2]具有相对于采样时钟[0]延迟了八分之二周期的相位。

反相器240将被延迟了八分之二周期的驱动时钟(对应于采样时钟[2])反相。反相后的驱动时钟被输出作为采样时钟[6]。由于采样时钟[6]是通过将被延迟了八分之二周期的驱动时钟反相而获得的，因此，采样时钟[6]具有相对于采样时钟[0]延迟了八分之六周期的相位。

延迟单元242依据从选择器输入的控制信号将驱动时钟延迟八分之三周期。延迟后的驱动时钟被输出作为采样时钟[3]，并且被输入到反相器244。由于采样时钟[3]是通过将驱动时钟延迟八分之三周期而获得的，因此，采样时钟[3]具有相对于采样时钟[0]延迟了八分之三周期的相位。

反相器244将被延迟了八分之三周期的驱动时钟(对应于采样时钟[3])反相。反相后的驱动时钟被输出作为采样时钟[7]。由于采样时钟[7]是通过将被延迟了八分之三周期的驱动时钟反相而获得的，因此，采样时钟[7]具有相对于采样时钟[0]延迟了八分之七周期的相位。

如上所述，生成了具有彼此不同的相位的八种采样时钟，即，采样时钟[0]到[7]。在图3的示例中，将延迟单元234、238和242并行布置。替代地，例如，可以将用于将驱动时钟延迟八分之一周期的三个延迟电路串行布置。在图3的示例中，通过利用在将驱动时钟反相时将相位延迟了π的事实，生成采样时钟。因此，优选地将具有几乎50％的占空比的信号用作驱动时钟。

如此生成的采样时钟[0]到[7]被输入到采样比特串生成单元204。在以上示例中，假设数字调制信号是曼彻斯特码和二相相移键控信号。对于这样的信号，可能需要将载波的相位划分至八分之一，并且八种采样时钟具有如在以上示例中所描述地准备的不同相位。例如，在存在一半数目的采样时钟(即四种采样时钟)的情况下，仅通过一个采样时钟的相移使得难以检测数据。因此，当使用曼彻斯特码和二相相移键控信号时，使用大约八种采样时钟是恰当的。在四相相移键控信号的情况下，使用大约十六种采样时钟是恰当的。

(采样比特串生成单元204)

再次参考图2。当采样比特串生成单元204从采样时钟生成单元202接收多个采样时钟时，采样比特串生成单元204使用所接收的采样时钟来采样数字调制信号，由此生成采样数据。此时，采样比特串生成单元204生成具有载波的一个或多个周期的长度的采样数据(例如，载波的三个周期)。由采样比特串生成单元204生成的采样数据被输入到比特串提取单元206。

(采样比特串生成单元204的示例具体配置)

这里，将参考图4到图9描述采样比特串生成单元204的示例具体配置。图4到图9是示出采样比特串生成单元204的示例具体电路配置的说明图。

采样比特串生成单元204的功能是通过在图4、图5、图7和图8中示意性地示出的电路配置(四种D触发器)实现的。在图6和图9中以表格形式总结了充当寄存器的D触发器的输入/输出配置。这里，将描述以下示例：其中，从三个8比特采样比特串生成24比特采样数据。

(示例电路配置)

首先，参考图4和图5。为了生成对应于比特0的采样比特，采样比特串生成单元204具有由D触发器252、254、256和258构成的移位寄存器。类似地，为了生成对应于比特1的采样比特，采样比特串生成单元204具有由D触发器262、264、266和268构成的移位寄存器。

为了生成对应于比特2的采样比特，采样比特串生成单元204具有由D触发器272、274、276和278构成的移位寄存器。类似地，为了生成对应于比特3的采样比特，采样比特串生成单元204具有由D触发器282、284、286和288构成的移位寄存器。

为了生成对应于比特4的采样比特，采样比特串生成单元204具有由D触发器292、294、296和298构成的移位寄存器。类似地，为了生成对应于比特5的采样比特，采样比特串生成单元204具有由D触发器302、304、306和308构成的移位寄存器。

为了生成对应于比特6的采样比特，采样比特串生成单元204具有由D触发器312、314、316和318构成的移位寄存器。类似地，为了生成对应于比特7的采样比特，采样比特串生成单元204具有由D触发器322、324、326和328构成的移位寄存器。如上所述，采样比特串生成单元204由八个移位寄存器构成。

(生成对应于比特0的采样比特)

首先，将参考图4描述由D触发器252、254、256和258构成的移位寄存器(对应于比特0)的功能。这里，假设采样时钟[0]与驱动时钟相同。

(第一级处的移位寄存器的处理S1)

数字调制信号rin输入到D触发器252的D端子。采样时钟[0]输入到D触发器252的C端子。D触发器252在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的数字调制信号rin的一部分，由此生成逻辑数据rins[0][0]。通过采样获得的逻辑数据rins[0][0]从D触发器252的Q端子输出。

(中间移位寄存器的处理S2)

从D触发器252的Q端子输出的逻辑数据rins[0][0]输入到D触发器254的D端子。采样时钟[0]输入到D触发器254的C端子。D触发器254在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的逻辑数据rins[0][0]的一部分，由此生成逻辑数据rins[1][0]。通过采样获得的逻辑数据rins[1][0]从D触发器254的Q端子输出。

(中间移位寄存器的处理S3)

从D触发器254的Q端子输出的逻辑数据rins[1][0]输入到D触发器256的D端子。采样时钟[0]输入到D触发器256的C端子。D触发器256在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的逻辑数据rins[1][0]的一部分，由此生成逻辑数据rins[2][0]。通过采样获得的逻辑数据rins[2][0]从D触发器256的Q端子输出。

(中间移位寄存器的处理S4)

从D触发器256的Q端子输出的逻辑数据rins[2][0]输入到D触发器258的D端子。采样时钟[0]输入到D触发器258的C端子。D触发器258在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的逻辑数据rins[2][0]的一部分，由此生成逻辑数据rins[3][0]。通过采样获得的逻辑数据rins[3][0]从D触发器258的Q端子输出。

如上所述，在采样时钟[0]的前沿时刻采样数字调制信号rin，并且输出与采样时钟[0]同步的采样比特rins[3][0]。

(生成对应于比特1的采样比特)

随后，将描述由D触发器262、264、266和268构成的移位寄存器(对应于比特1)的功能。

(第一级处的移位寄存器的处理S1)

数字调制信号rin输入到D触发器262的D端子。采样时钟[1]输入到D触发器262的C端子。D触发器262在输入到C端子的采样时钟[1]的前沿时刻采样输入到D端子的数字调制信号rin的一部分，由此生成逻辑数据rins[0][1]。通过采样获得的逻辑数据rins[0][1]从D触发器262的Q端子输出。

(中间移位寄存器的处理S2)

从D触发器262的Q端子输出的逻辑数据rins[0][1]输入到D触发器264的D端子。采样时钟[0]输入到D触发器264的C端子。D触发器264在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的逻辑数据rins[0][1]的一部分，由此生成逻辑数据rins[1][1]。通过采样获得的逻辑数据rins[1][1]从D触发器264的Q端子输出。

(中间移位寄存器的处理S3)

从D触发器264的Q端子输出的逻辑数据rins[1][1]输入到D触发器266的D端子。采样时钟[0]输入到D触发器266的C端子。D触发器266在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的逻辑数据rins[1][1]的一部分，由此生成逻辑数据rins[2][1]。通过采样获得的逻辑数据rins[2][1]从D触发器266的Q端子输出。

(中间移位寄存器的处理S4)

从D触发器266的Q端子输出的逻辑数据rins[2][1]输入到D触发器268的D端子。采样时钟[0]输入到D触发器268的C端子。D触发器268在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的逻辑数据rins[2][1]的一部分，由此生成逻辑数据rins[3][1]。通过采样获得的逻辑数据rins[3][1]从D触发器268的Q端子输出。

如上所述，在采样时钟[1]的前沿时刻采样数字调制信号rin，并且输出与采样时钟[0]同步的采样比特rins[3][1]。

(生成对应于比特2的采样比特)

随后，将描述由D触发器272、274、276和278构成的移位寄存器(对应于比特2)的功能。

(第一级处的移位寄存器的处理S1)

数字调制信号rin输入到D触发器272的D端子。采样时钟[2]输入到D触发器272的C端子。D触发器272在输入到C端子的采样时钟[2]的前沿时刻采样输入到D端子的数字调制信号rin的一部分，由此生成逻辑数据rins[0][2]。通过采样获得的逻辑数据rins[0][2]从D触发器272的Q端子输出。

(中间移位寄存器的处理S2)

从D触发器272的Q端子输出的逻辑数据rins[0][2]输入到D触发器274的D端子。采样时钟[0]输入到D触发器274的C端子。D触发器274在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的逻辑数据rins[0][2]的一部分，由此生成逻辑数据rins[1][2]。通过采样获得的逻辑数据rins[1][2]从D触发器274的Q端子输出。

(中间移位寄存器的处理S3)

从D触发器274的Q端子输出的逻辑数据rins[1][2]输入到D触发器276的D端子。采样时钟[0]输入到D触发器276的C端子。D触发器276在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的逻辑数据rins[1][2]的一部分，由此生成逻辑数据rins[2][2]。通过采样获得的逻辑数据rins[2][2]从D触发器276的Q端子输出。

(中间移位寄存器的处理S4)

从D触发器276的Q端子输出的逻辑数据rins[2][2]输入到D触发器278的D端子。采样时钟[0]输入到D触发器278的C端子。D触发器278在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的逻辑数据rins[2][2]的一部分，由此生成逻辑数据rins[3][2]。通过采样获得的逻辑数据rins[3][2]从D触发器278的Q端子输出。

如上所述，在采样时钟[2]的前沿时刻采样数字调制信号rin，并且输出与采样时钟[0]同步的采样比特rins[3][2]。

(生成对应于比特3的采样比特)

随后，将描述由D触发器282、284、286和288构成的移位寄存器(对应于比特3)的功能。

(第一级处的移位寄存器的处理S1)

数字调制信号rin输入到D触发器282的D端子。采样时钟[3]输入到D触发器282的C端子。D触发器282在输入到C端子的采样时钟[3]的前沿时刻采样输入到D端子的数字调制信号rin的一部分，由此生成逻辑数据rins[0][3]。通过采样获得的逻辑数据rins[0][3]从D触发器282的Q端子输出。

(中间移位寄存器的处理S2)

从D触发器282的Q端子输出的逻辑数据rins[0][3]输入到D触发器284的D端子。采样时钟[1]输入到D触发器284的C端子。D触发器284在输入到C端子的采样时钟[1]的前沿时刻采样输入到D端子的逻辑数据rins[0][3]的一部分，由此生成逻辑数据rins[1][3]。通过采样获得的逻辑数据rins[1][3]从D触发器284的Q端子输出。

(中间移位寄存器的处理S3)

从D触发器284的Q端子输出的逻辑数据rins[1][3]输入到D触发器286的D端子。采样时钟[0]输入到D触发器286的C端子。D触发器286在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的逻辑数据rins[1][3]的一部分，由此生成逻辑数据rins[2][3]。通过采样获得的逻辑数据rins[2][3]从D触发器286的Q端子输出。

(中间移位寄存器的处理S4)

从D触发器286的Q端子输出的逻辑数据rins[2][3]输入到D触发器288的D端子。采样时钟[0]输入到D触发器288的C端子。D触发器288在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的逻辑数据rins[2][3]的一部分，由此生成逻辑数据rins[3][3]。通过采样获得的逻辑数据rins[3][3]从D触发器288的Q端子输出。

如上所述，在采样时钟[3]的前沿时刻采样数字调制信号rin，并且输出与采样时钟[0]同步的采样比特rins[3][3]。

(生成对应于比特4到比特7的采样比特)

随后，将参考图5描述由D触发器292、294、296和298构成的移位寄存器(对应于比特4)的功能。此外，将参考图5描述由D触发器302、304、306、308、312、314、316、318、322、324、326和328构成的移位寄存器(对应于比特5到比特7)的功能。

图5所示的采样比特串生成单元204的电路配置基本上与图4所示的电路配置相同。然而，图5的电路配置在输入到D触发器292、294、296、298、302、304、306、308、312、314、316、318、322、324、326和328中的每一个的采样时钟[k](k＝0到7)的组合方面是不同的。因此，简要描述输入到每个移位寄存器的采样时钟[k]的组合与从该移位寄存器输出的采样比特rins[3][m](m＝4到7)的组合，并且省略关于详细电路配置的说明。

(生成对应于比特4的采样比特)

对应于比特4的移位寄存器由D触发器292、294、296和298构成。采样时钟[4]输入到D触发器292的C端子。采样时钟[2]输入到D触发器294的C端子。采样时钟[0]输入到D触发器296和298的C端子。采样比特rins[3][4]从D触发器298的Q端子输出。

采样比特rins[3][4]是通过在采样时钟[4]的前沿时刻采样数字调制信号rin而获得的，并且与采样时钟[0]同步。

(生成对应于比特5的采样比特)

对应于比特5的移位寄存器由D触发器302、304、306和308构成。采样时钟[5]输入到D触发器302的C端子。采样时钟[3]输入到D触发器304的C端子。采样时钟[1]输入到D触发器306的C端子。采样时钟[0]输入到D触发器306的C端子。结果，采样比特rins[3][5]从D触发器308的Q端子输出。

采样比特rins[3][5]是通过在采样时钟[5]的前沿时刻采样数字调制信号rin而获得的，并且与采样时钟[0]同步。

(生成对应于比特6的采样比特)

对应于比特6的移位寄存器由D触发器312、314、316和318构成。采样时钟[6]输入到D触发器312的C端子。采样时钟[4]输入到D触发器314的C端子。采样时钟[2]输入到D触发器316的C端子。采样时钟[0]输入到D触发器318的C端子。结果，采样比特rins[3][6]从D触发器318的Q端子输出。

采样比特rins[3][6]是通过在采样时钟[6]的前沿时刻采样数字调制信号rin而获得的，并且与采样时钟[0]同步。

(生成对应于比特7的采样比特)

对应于比特7的移位寄存器由D触发器322、324、326和328构成。采样时钟[7]输入到D触发器322的C端子。采样时钟[5]输入到D触发器324的C端子。采样时钟[3]输入到D触发器326的C端子。采样时钟[1]输入到D触发器328的C端子。结果，采样比特rins[3][7]从D触发器328的Q端子输出。

采样比特rins[3][7]是通过在采样时钟[7]的前沿时刻采样数字调制信号rin而获得的，并且与采样时钟[1]同步。然而，采样比特rins[3][7]是在采样时钟[1]的前沿之后的、随后的采样时钟[0]的前沿时刻获得的。结果，所获的采样比特rins[3][7]与采样时钟[0]同步。

(电路配置的总结)

以上已经参考图4和图5描述了采样比特串生成单元204的电路配置的部分。如上所述，采样比特串生成单元204适当地组合输入到各寄存器的各采样时钟[k]，从而基于载波的时钟的八分之一在不同时刻采样数字调制信号，由此提供包含用于使用同一时钟执行更新的采样比特串的寄存器rins[3]。

具体地，以上的电路配置提供采样比特串rins[3]，其中采样比特rins[3][m](m＝0到7)与采样时钟[0]同步。图6是以表格形式示出输入到各寄存器的各采样时钟[k]的组合以及从各寄存器输出的逻辑数据rins[n][m](n＝0到3，m＝0到7)的组合的总结。图6是示出用于生成(一个周期)采样比特串的方法的说明图。

如图6所示，当对于每个比特不同的采样时钟输入到第一级的寄存器时，利用每个采样时钟采样数字调制信号rin，并且输出对应于采样时钟的逻辑数据rins[0](S1)。随后，从第一级的寄存器输出的逻辑数据rins[0]和为每个比特设置的预定采样时钟输入到第二级的寄存器，使得利用用于每个比特的采样时钟来采样逻辑数据rins[0]。然后，输出从采样获得的逻辑数据rins[1](S2)。

随后，从第二级的寄存器输出的逻辑数据rins[1]和为每个比特设置的预定采样时钟输入到第三级的寄存器，使得利用用于每个比特的采样时钟来采样逻辑数据rins[1]。然后，输出从采样获得的逻辑数据rins[2](S3)。随后，从第三级的寄存器输出的逻辑数据rins[2]和为每个比特设置的预定采样时钟输入到第四级的寄存器，使得利用用于每个比特的采样时钟来采样逻辑数据rins[2]。然后，输出从采样获得的逻辑数据rins[3](S4)

如上所述，采样比特串生成单元204使第一级的寄存器在采样时钟的前沿时刻提取数字调制信号，并且此后使用多个寄存器逐渐使得采样比特的相位更接近采样时钟[0]的相位。最终，在第四级的寄存器中，采样比特串rins[3]的每个比特与采样时钟[0]同步。结果，每个采样比特可以与采样时钟[0](驱动时钟)同步，并且可以同时被处理。换句话说，不需要考虑置位(settle)每个采样比特所耗费的时间，并且可以大量缓解由于置位时间而对驱动时钟的频率施加的限制。

(通过移位寄存器进行比特串扩展)

以上的电路配置和以上的方法生成与载波频率的一个周期相对应的8比特采样比特串rins[3][m](m＝0到7)。随后，采样比特串生成单元204使用从以上的配置获得的采样比特串rins[3][m](m＝0到7)，以生成与载波频率的三个周期相对应的24比特采样比特串rbuf[n](n＝0到23)。

(示例的电路配置)

首先，参考图7和图8。图7和图8示出了为了实现用于生成具有与载波频率的三个周期相对应的长度的采样比特串rbuf的功能、在采样比特串生成单元204上布置的电路配置的一个示例。

采样比特串生成单元204具有由D触发器332、334和336构成的移位寄存器，该移位寄存器用于生成与采样比特rins[3][0]相对应的采样比特rbuf[k](k＝0，8，16)。类似地，采样比特串生成单元204具有由D触发器342、344和346构成的移位寄存器，该移位寄存器用于生成与采样比特rins[3][1]相对应的采样比特rbuf[k](k＝1，9，17)。

采样比特串生成单元204具有由D触发器352、354和356构成的移位寄存器，该移位寄存器用于生成与采样比特rins[3][2]相对应的采样比特rbuf[k](k＝2，10，18)。采样比特串生成单元204具有由D触发器362、364和366构成的移位寄存器。该移位寄存器用于生成与采样比特rins[3][3]相对应的采样比特rbuf[k](k＝3，11，19)。

采样比特串生成单元204具有由D触发器372、374和376构成的移位寄存器，该移位寄存器用于生成与采样比特rins[3][4]相对应的采样比特rbuf[k](k＝4，12，20)。采样比特串生成单元204具有由D触发器382、384和386构成的移位寄存器，该移位寄存器用于生成与采样比特rins[3][5]相对应的采样比特rbuf[k](k＝5，13，21)。

采样比特串生成单元204具有由D触发器392、394和396构成的移位寄存器，该移位寄存器用于生成与采样比特rins[3][6]相对应的采样比特rbuf[k](k＝6，14，22)。采样比特串生成单元204具有由D触发器402、404和406构成的移位寄存器，该移位寄存器用于生成与采样比特rins[3][7]相对应的采样比特rbuf[k](k＝7，15，23)。

如上所述，采样比特串生成单元204由八个移位寄存器构成。然而，与图4和图5所示的移位寄存器组相反，采样时钟[0]输入到采样比特串生成单元204的任何一个寄存器。因此，每个移位寄存器输出与采样时钟[0]同步地移位的采样比特rbuf[k](k＝0到23)。

(生成与rins[3][0]相对应的采样比特)

首先，将参考图7描述由D触发器332、334和336构成的移位寄存器的功能。

(中间寄存器的处理S5)

采样比特rins[3][0]输入到D触发器332的D端子。采样时钟[0]输入到D触发器332的C端子。D触发器332在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的采样比特rins[3][0]的一部分，由此生成逻辑数据rbuf[0]。通过采样获得的逻辑数据rbuf[0]从D触发器332的Q端子输出。

(中间寄存器的处理S6)

从D触发器332的Q端子输出的逻辑数据rbuf[0]输入到D触发器334的D端子。采样时钟[0]输入到D触发器334的C端子。D触发器334在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的逻辑数据rbuf[0]的一部分，由此生成逻辑数据rbuf[8]。通过采样获得的逻辑数据rbuf[8]从D触发器334的Q端子输出。

(中间寄存器的处理S7)

从D触发器334的Q端子输出的逻辑数据rbuf[8]输入到D触发器336的D端子。采样时钟[0]输入到D触发器336的C端子。D触发器336在输入到C端子的采样时钟[0]的前沿时刻采样输入到D端子的逻辑数据rbuf[8]的一部分，由此生成逻辑数据rbuf[16]。通过采样获得的逻辑数据rbuf[16]从D触发器336的Q端子输出。

(生成对应于rins[3][k](k＝1到7)的采样比特)

随后，将简要描述使用输入的采样比特rins[3][k](k＝1到7)以提供与采样时钟[0]同步地移位的采样比特rbuf[m](m＝1到7，9到15，17到23)的方法。

除了输入采样比特rins[3][k]和输出采样比特rbuf[m]的组合之外，用于提供采样比特rbuf[m](m＝1到7，9到15，17到23)的采样比特串生成单元204的电路配置基本上与用于使用输入的采样比特rins[3][0]以输出rbuf[m](m＝0，8，16)的电路配置相同。在以下的说明中，仅简要描述输入到寄存器的采样比特rins[3][k]与输出采样比特rbuf[m]的组合，并且省略详细电路配置。

如图7所示，当采样比特rins[3][1]输入到由D触发器342、344和346构成的移位寄存器时，输出采样比特rbuf[1]、rbuf[9]和rbuf[17]。当采样比特rins[3][2]输入到由D触发器352、354和356构成的移位寄存器时，输出采样比特rbuf[2]、rbuf[10]和rbuf[18]。当采样比特rins[3][3]输入到由D触发器362、364和366构成的移位寄存器时，输出采样比特rbuf[3]、rbuf[11]和rbuf[19]。

如图8所示，当采样比特rins[3][4]输入到由D触发器372、374和376构成的移位寄存器时，输出采样比特rbuf[4]、rbuf[12]和rbuf[20]。当采样比特rins[3][5]输入到由D触发器382、384和386构成的移位寄存器时，输出采样比特rbuf[5]、rbuf[13]和rbuf[21]。当采样比特rins[3][6]输入到由D触发器392、394和396构成的移位寄存器时，输出采样比特rbuf[6]、rbuf[14]和rbuf[22]。

当采样比特rins[3][7]输入到由D触发器402、404和406构成的移位寄存器时，输出采样比特rbuf[7]、rbuf[15]和rbuf[23]。如上所述，从使用具有彼此不同的相位的采样时钟[k](k＝0到7)生成的、对应于载波的一个周期的采样比特串rins[3][k]生成三个周期的采样比特串rbuf[m](m＝0到23)。由此生成的采样比特串rbuf输入到比特串提取单元206。

(电路配置的总结)

以上已经参考图7和图8描述了采样比特串生成单元204的电路配置的配置。如上所述，采样比特rins[3][k](k＝0到7)与采样时钟[0]同步地移位，使得可以将载波的一个周期的采样比特串rins[3]扩展为三个周期的采样比特串。图9示出了输入到移位寄存器的采样比特rins[3][k]与从移位寄存器输出的采样比特rbuf[m]的总结。图9是示出用于生成(三个周期的)采样比特串的方法的说明图。

如图9所示，首先，每个比特不同的采样比特rins[3][k]输入到第五级的寄存器。在第五级的寄存器中，利用采样时钟[0]移位采样比特rins[3][k]，并且输出移位后的逻辑数据rbuf[m](m＝0到7)(S5)。随后，采样时钟[0]和从第五级处的寄存器输出的逻辑数据rbuf[m]输入到第六级处的寄存器，并且与采样时钟[0]同步地移位。然后，输出通过移位逻辑数据rbuf[m](m＝0到7)获得的逻辑数据rbuf[n](n＝8到15)(S6)。

随后，采样时钟[0]和从第六级处的寄存器输出的逻辑数据rbuf[n](n＝8到15)输入到第七级处的寄存器，并且与采样时钟[0]同步地移位。然后，输出通过移位逻辑数据rbuf[n](n＝8到15)获得的逻辑数据rbuf[q](q＝16到23)(S7)。作为上述方法的结果，生成对应于载波的三个周期的采样数据rubf。然后，在步骤S5、S6和S7中生成的采样比特rbuf[k](k＝0到23)输入到比特串提取单元206。

(比特串提取单元206)

再次参考图2。如上所述，由采样比特串生成单元204生成的采样比特串输入到比特串提取单元206。例如，对应于载波的三个周期的采样比特串作为采样比特串输入到比特串提取单元206。在以下说明中，为了进行说明，假设图4中所示的24比特采样比特串rbuf被输入到比特串提取单元206。

当24比特采样比特串从采样比特串生成单元204输入到比特串提取单元206时，比特串提取单元206从所接收的采样比特串中提取连续的8比特数据x。此时，比特串提取单元206确定用于标识数据x的LSB(最低有效比特)的地址(下文中称为LSB地址)。应注意，由稍后描述的相位误差数据的4个高位比特来表示数据x的LSB地址。

首先，比特串提取单元206从采样比特串rbuf中提取从预定地址开始的8比特数据x。例如，比特串提取单元206提取连续的8比特采样比特串rbuf[0]，...，rbuf[7]作为数据x0，...，x7，并且将数据x0，...，x7作为比特串x[0]，...，x[7]存储到寄存器(参见图9的步骤S8)。此外，比特串提取单元206将从采样比特串rbuf中提取的比特串x[k](k＝0到7)输入到稍后描述的检测/相位比较单元208。

检测/相位比较单元208基于所接收的比特串x生成检测数据(r_amp)和相位数据(p_amp)，并且基于这些数据生成相位误差数据(p_err)。检测数据(r_amp)包括表示硬判定数据的可靠性的软判定数据，所述硬判定数据指示基于比特值的符号进行的判定。相位数据(p_amp)包括表示从载波的相位的偏移量的软判定数据。相位误差数据表示所提取的比特串x和数字调制信号的载波之间的相位偏移。稍后将描述用于驱动检测数据、相位数据和相位误差数据的方法。基于该相位误差数据确定表示比特串x的正确提取位置的LSB地址(p_lpf)，并且该LSB被作为相位比较结果从检测/相位比较单元208反馈到比特串提取单元206。

比特串提取单元206提取从反馈LSB地址开始的8比特采样比特串rbuf[k](k＝p_lpf，...，p_lpf+7)作为数据x0，...，x7，并且将数据x0，...，x7作为比特串x[0]，...，x[7]存储到寄存器(参见图9的步骤S8)。此外，比特串提取单元206将从采样比特串rbuf提取的比特串x[k](k＝0到7)输入到稍后描述的检测/相位比较单元208。

(检测/相位比较单元208)

如上所述，检测/相位比较单元208从自比特串提取单元206输入的8比特比特串x计算检测数据r_amp和相位数据p_amp。通过例如以下表达式(1)给出检测数据r_amp。通过例如以下表达式(2)给出相位数据p_amp。换句话说，通过向比特串x的比特值添加预定权重来计算检测数据r_amp和相位数据p_amp。

[数学式1]

r_amp＝x[0]+x[1]+x[2]+x[3]-x[4]-x[5]-x[6]-x[7]...(1)

p_amp＝x[0]+x[1]-x[2]-x[3]-x[4]-x[5]+x[6]+x[7]...(2)

替代地，可以从以下表达式(3)获得检测数据r_amp，在表达式(3)中权重改变了。

[数学式2]

r_amp＝x[0]+2*x[1]+2*x[2]+x[3]-x[4]-2*x[5]-2*x[6]-x[7]...(3)

当检测数据r_amp的符号为负时，对以上的相位数据p_amp的符号取反。相应地，基于以下表达式(4)，检测/相位比较单元208通过依据检测数据r_amp的符号对相位数据p_amp的符号取反来计算相位误差数据p_err。在以下表达式(4)中，运算表达式“X＝A？B:C”的意思是“当条件A为真时，指定X＝B，并且当条件A为假时，指定X＝C”。用于对符号取反的该运算使得即使在给出随机序列(random seires)时也能够提供正确的相位数据。

[数学式3]

p_err＝r_amp＜0？p_amp:-p_amp  ...(4)

在通过以上的表达式(4)给出相位误差数据p_err之后，检测/相位比较单元208基于以下表达式(5)，使用相位误差数据p_err来计算用于提取正确的比特串x的LSB地址p_lpf。该LSB地址p_lpf对应于从采样比特串rbuf中提取比特串x的开始地址。换句话说，如以下表达式(6)所示，基于LSB地址p_lpf，使采样比特串rbuf经过低通滤波器。在以下表达式(6)中，箭头的左侧表示条件，箭头的右侧表示采样比特串rbuf的提取范围。

[数学式4]

p_lpf＝p_lpf+p_err  ...(5)

p_lpf＝0→rbuf[0]到rbuf[7]

p_lpf＝1→rbuf[1]到rbuf[8]

p_lpf＝2→rbuf[2]到rbuf[9]

p_lpf＝3→rbuf[3]到rbuf[10]

p_lpf＝4→rbuf[4]到rbuf[11]

p_lpf＝5→rbuf[5]到rbuf[12]

p_lpf＝6→rbuf[6]到rbuf[13]

p_lpf＝7→rbuf[7]到rbuf[14]

p_lpf＝8→rbuf[8]到rbuf[15]

p_lpf＝9→rbuf[9]到rbuf[16]

p_lpf＝10→rbuf[10]到rbuf[17]

p_lpf＝11→rbuf[11]到rbuf[18]

p_lpf＝12→rbuf[12]到rbuf[19]

p_lpf＝13→rbuf[13]到rbuf[20]

p_lpf＝14→rbuf[14]到rbuf[21]

p_lpf＝15→rbuf[15]到rbuf[22]...(6)

如上所述，检测/相位比较单元208基于相位误差数据p_err检测相位的偏移，并且确定与载波的相位为零的位置最接近的采样比特串rbuf的LSB地址p_lpf。然后，由检测/相位比较单元208确定的LSB地址p_lpf被反馈到比特串提取单元206。如上所述，比特串提取单元206基于反馈的LSB地址p_lpf来提取采样比特串rbuf，并且将所提取的采样比特串rbuf输入到检测/相位比较单元208。然后，检测/相位比较单元208使用由比特串提取单元206提取的比特串x来计算检测数据和相位数据，并且将检测数据和相位数据输出到在信号处理装置200之后的级处布置的数据确定处理部件。然后，数据确定处理部件解调原始信号。

以上已经详细描述了根据本实施例的信号处理装置200的配置。因为信号处理装置200没有任何以未选择的采样时钟工作的逻辑电路，以上的配置提供了比根据基本技术的信号处理装置100更简单的电路配置，并且降低功耗。

[2-2：由信号处理装置200执行的处理的流程]

将参考图10简要总结由根据本实施例的信号处理装置200执行的处理的流程。图10是示出由根据本实施例的信号处理装置200执行的处理的流程的说明图。

如图10所示，首先，采样时钟生成单元202生成多个采样时钟，所述多个采样时钟与载波具有相同频率，但是具有彼此不同的相位(S102)。然后，所述多个采样时钟从采样时钟生成单元202输入到采样比特串生成单元204。随后，采样比特串生成单元204生成具有等于或多于载波的一个周期的长度的采样比特串(rbuf)(S104)。然后，采样比特串(rbuf)从采样比特串生成单元204输入到比特串提取单元206。

随后，比特串提取单元206从采样比特串(rbuf)提取一个周期的比特串(x)(S106)。然后，该一个周期的比特串(x)从比特串提取单元206输入到检测/相位比较单元208。随后，检测/相位比较单元208从所提取的比特串(x)计算检测数据(r_amp)和相位数据(p_amp)(S108)。然后，检测/相位比较单元208从检测数据(r_amp)和相位数据(p_amp)计算相位误差数据(p_err)(S110)。

随后，检测/相位比较单元208基于相位误差数据(p_err)确定用于提取正确的比特串x的LSB地址(p_lpf)(S112)。然后，检测/相位比较单元208将LSB地址(p_lpf)反馈到比特串提取单元206。随后，比特串提取单元206基于从检测/相位比较单元208反馈的LSB地址(p_lpf)，提取一个周期的比特串x(S114)，并且终止处理序列。

通过使用上述方法可以容易地生成检测数据和相位数据。当使用该方法时，载波和采样时钟锁定在相同或相反相位。当载波和采样时钟锁定在相同相位时，检测出正确的数据。当载波和采样时钟锁定在相反相位时，检测出取反的数据。因此，当载波和采样时钟锁定在相反相位时，接近于数据切换(switch)的点，数据的可靠性降低。在许多情况下，当在除了围绕数据切换的点之外的点处确定数据时，通过对数据取反可以获得正确数据。替换地，可以通过参考同步码等来确定是否对数据取反，并且当对数据取反时，可以再次对随后的数据取反以返回原始值，从而尽管信号质量可能劣化至某一程度，但仍能获得总体正确的数据。

然而，当使用曼彻斯特码时，在每个比特切换数据，这总是引起有关数据的担忧。因此，当使用曼彻斯特码时，需要用于避免锁定在相反相位的一些设计。考虑到以上情况，本申请的发明人已经在前置码上运用了他们的独创设计，并且发明了一种用于避免锁定在相反相位的方法。

(技术方案1：用于在前置码处改变用于生成相位数据的方法的方法)

首先，可以将一种在检测到前置码时改变相位数据生成方法的方法考虑作为用于防止数据锁定在相反相位的第一方法(下文中称为技术方案1)。在该示例中，假设前置码部分中的数据被固定为零。换句话说，在前置码部分中，诸如“0000000”的数据以载波的周期重复。

在此情况下，在检测到前置码之前，将相位数据配置为通过对p_amp进行滤波而获得的p_lpf。在检测到前置码之后，将相位数据配置为通过对p_err进行滤波而获得的p_lpf。利用这样的配置，在检测到前置码之前数据锁定到零。结果，在前置码中，数据锁定到正确相位。在检测到前置码之后，数据已经锁定到正确相位。因此，即使当输入数据达到1时，数据也被保持为锁定到正确相位。

图11中简要示出了上述处理的流程。如图11所示，当检测到前置码时(S132)，切换相位计算(用于生成相位数据的方法)(S134)。随后，检测同步码(S136)，并且接收数据(S138)。换句话说，技术方案1的特征在于：在步骤S132中检测到前置码时切换用于生成相位数据的方法。应注意，前置码的数据被固定为预定值。

(技术方案2：用于在前置码处使数据产生许多改变的方法)

随后，可以将一种用于在前置码处使数据产生许多改变的方法考虑作为用于防止数据锁定在相反相位的第二方法(下文中称为技术方案2)。在该方法中，前置码部分中的数据被设置为在零和一之间交替切换。例如，假设在前置码部分处的数据包括以载波的周期重复的诸如“01010101”的数据。

如上所述，当数据锁定在相反相位时检测到数据时，数据切换的可靠性劣化。在此点处，检测数据r_amp是零或者是绝对值接近零的值。例如，当满足r_amp＝0时，相位明确地反转。在此情况下，相位误差数据p_err被设置为预定的大值(p_max)。例如，基于以下表达式(7)确定相位误差数据p_err。例如，设置p_max＝4。

[数学式5]

p_err＝(r_amp＝0)？p_max:z，

z＝(r_amp＜0)？p_amp:-p_amp  ...(7)

在使用以上表达式(6)而不是以上表达式(4)时，即使当数据锁定在相反相位时，相位也能改变为正确相位。结果，能够避免在数据锁定在相反相位时在数据切换的点处引起的可靠性的劣化。图12示出了对应于图11的、在使用上述方法时执行的处理的流程。如图12所示，检测前置码(S202)，检测同步码(S204)，并且接收数据(S206)。与图11所示的处理的流程的明显区别在于：在用于生成相位数据的方法中没有切换步骤。

(技术方案1和2的总结)

当应用上述技术方案1和2时，只要载波的频率与采样时钟的频率相同，就可以在正确相位提取数据。然而，在许多情况下，载波的频率不完全与采样时钟的频率相同。这积累了在载波的相位和采样时钟的相位之间的误差，其干扰正确操作。具体地，当在采样时钟的相位中出现进位或借位时，在检测数据中出现丢失或重叠。

在采样时钟的相位中出现“进位”意味着在以上示例中p_lpf从15改变到0。在采样时钟的相位中出现“借位”意味着在以上示例中p_lpf从0改变到15。在许多情况下，当使用相移键控信号时，这样的丢失或重叠趋于出现在数据切换的点处。考虑到以上情况，可以在除了数据切换的点之外的时刻确定数据，从而尽管信号质量可能降低至某一程度，但在许多情况下都可以避免主要影响。然而，在曼彻斯特码的情况下，这样的丢失或重叠直接导致数据的丢失或重叠，这可能造成错误。为了应对这样的问题，需要抑制进位或借位在相位中的出现。

(技术方案3：提取范围的偏移)

本发明人已经发明了一种用于在检测到前置码时调节比特串x的提取位置、使得在采样时钟的相位中不出现进位或借位的方法。在该方法中，当比特串x的提取位置接近采样比特串rbuf的末端时(例如，LSB地址＝0，23)，将提取位置移动到接近中心(例如，LSB地址≈15)。下文中，将参考图13描述该方法。图13是示出应用上述方法的数据接收处理的流程的说明图。

如图13所示，首先，设置接收开始标志。然后，执行以下处理：采样比特串rbuf的生成处理；比特串x的提取处理；以及检测数据和相位数据的生成处理。然后，执行前置码的检测处理(S212)。随后，执行提取位置的初始化处理(提取相位的偏移处理)(S214)。此时，当确定所检测的前置码中比特串x的提取位置接近采样比特串rbuf的末端时，检测/相位比较单元208使比特串x的提取位置接近中心。例如，检测/相位比较单元208基于以下表达式(8)来移位表示比特串x的提取位置的LSB地址p_lpf。

[数学式6]

p_lpf＜4→p_lpf＝p_lpf+8，

p_lpf＞11→p_lpf＝p_lpf-8  ...(8)

以上表达式(8)是在以上示例中所示的从24比特采样比特串rbuf中提取8比特的比特串x时应用的条件式。例如，在满足条件p_lpf＜4的情况下，LSB地址p_lpf的进一步减小立即引起借位，这引起数据的重叠。考虑到以上情况，在满足条件p_lpf＜4的情况下，通过将LSB地址p_lpf调节至较大的值，可以实现更好的稳定性。类似地，在满足条件p_lpf＞11的情况下，LSB地址p_lpf的进一步增加立即引起进位，这引起数据的丢失。考虑到以上情况，在满足条件p_lpf＞11的情况下，通过将LSB地址p_lpf调节至较小的值，可以实现更好的稳定性。

如表达式(8)所示地调节LSB地址p_lpf，从而可以无需改变相位而改变提取位置。作为该调节的结果，LSB地址p_lpf总是停留在4到11之间，从而可以无需改变相位地抑制进位或借位的出现。在以此方式偏移了提取相位之后，连续地执行同步码的检测处理(S216)和数据的接收处理(S218)，并且然后完成处理序列。

即使利用以上方法，根据实施例，当使得分组长度极长时，存在分组之间的积累误差可能引起进位或借位的可能性。当使用这样的长分组时，采样数据的长度优选地被配置为较长，从而避免可能由在最大分组长度处的积累误差引起的相位数据的进位或借位。替代地，另一有效方法是以规则的时间间隔插入用于初始化提取位置的假信号(dummy signal)。

以上已经描述了由根据本实施例的信号处理装置200执行的处理的流程。以上已经描述了处理由使用曼彻斯特码引起的问题的方法，所述问题即锁定在相反相位以及相位中出现的进位或借位。与根据基本技术的信号处理装置100相比，以上方法的使用实现了更好的省电特征、更简单的电路配置以及更稳定的数据检测。

本领域技术人员应理解，取决于设计需要以及其它因素，可能出现各种修改、组合、子组合和变更，只要它们在所附权利要求或其等效物的范围内即可。

例如，在以上关于实施例的说明中假设采样比特串rbuf为24比特，但是取决于实施例，采样比特串rbuf可以根据需要改变为16比特、32比特等。

本申请包含与在2009年2月9日向日本专利局提交的日本优先权专利申请JP 2009-027768中公开的主题相关的主题，通过引用将其全部内容合并于此。

Claims (8)

1.一种信号处理装置，包括：

采样时钟生成单元，用于通过将与载波具有相同频率的驱动时钟的相位延迟预定量来生成采样时钟；

逻辑数据生成单元，用于与驱动时钟同步地生成多个逻辑数据，其中，所述多个逻辑数据是通过使用由采样时钟生成单元生成的采样时钟来采样通过偏移载波的相位获得的调制信号而生成的；

采样比特串生成单元，用于通过依据预定驱动时钟移位由逻辑数据生成单元生成的逻辑数据，来生成具有比载波的一个周期长的长度的采样比特串；

相位误差数据生成单元，用于使用从由采样比特串生成单元生成的采样比特串中提取的与载波的一个周期相对应的比特串，来生成表示比特串的相位与载波的相位之间的偏移量的相位误差数据；以及

提取位置确定单元，用于基于由相位误差数据生成单元生成的相位误差数据来确定与一个周期相对应的、具有与载波相位相似的相位的比特串的提取位置。

2.如权利要求1所述的信号处理装置，

其中，逻辑数据生成单元与采样时钟的前沿时刻同步地采样输入信号，并且该逻辑数据生成单元包括多个寄存器，用于存储直到随后的前沿时刻为止的、通过采样获得的逻辑数据，

第一级处的寄存器接收第一采样时钟以及充当输入信号的调制信号，

第N级(N≥2)处的寄存器接收第一采样时钟或者其相位比第一采样时钟更接近预定驱动时钟的相位的采样时钟，并且第N级(N≥2)处的寄存器还接收在第N-1级处的寄存器中存储的逻辑数据，并且

采样比特串生成单元使用在最后一级处的寄存器中存储的逻辑数据来生成具有比载波的一个周期长的长度的采样比特串。

3.如权利要求1所述的信号处理装置，

其中，相位误差数据生成单元包括：

检测数据计算单元，用于计算充当检测数据的、通过向比特串中的每个比特值添加预定的第一权重而获得的软判定数据；

相位数据计算单元，用于计算充当相位数据的、通过向比特串中的每个比特值添加预定的第二权重而获得的软判定数据，其中，预定的第二权重与预定的第一权重不同；以及

相位误差数据计算单元，用于基于由检测数据计算单元计算出的检测数据和由相位数据计算单元计算出的相位数据，来计算相位误差数据。

4.如权利要求3所述的信号处理装置，

其中，当由检测数据计算单元计算出的检测数据为负时，相位误差数据计算单元输出通过对由相位数据计算单元计算出的相位数据的符号取反而获得的数据，作为相位误差数据，并且

当检测数据为正时，相位误差数据计算单元输出相位数据，作为相位误差数据。

5.如权利要求4所述的信号处理装置，

其中，调制信号的前置码连续地包括同一比特值，

在检测到该前置码之前，相位误差数据计算单元输出相位数据，作为相位误差数据，并且

在检测到该前置码之后，相位误差数据计算单元输出其符号依据检测数据的符号而被取反的相位数据，作为相位误差数据。

6.如权利要求4所述的信号处理装置，

其中，调制信号的前置码交替地包括彼此不同的比特值，并且

在检测数据接近零时，相位误差数据计算单元输出预定值E(E＞＞0)作为相位误差数据。

7.如权利要求1所述的信号处理装置，

其中，当比特串的提取位置接近采样比特串的第一比特或最后一比特时，提取位置确定单元将比特串的提取位置向接近采样比特串的中心比特的位置移位。

8.一种信号处理方法，包括以下步骤：

通过将与载波具有相同频率的驱动时钟的相位延迟预定量来生成采样时钟；

与驱动时钟同步地生成多个逻辑数据，其中，所述多个逻辑数据是通过使用由采样时钟生成步骤生成的采样时钟来采样通过偏移载波的相位获得的调制信号而生成的；

通过依据预定驱动时钟移位由逻辑数据生成步骤生成的逻辑数据，生成具有比载波的一个周期长的长度的采样比特串；

使用从由采样比特串生成步骤生成的采样比特串中提取的与载波的一个周期相对应的比特串，来生成表示比特串的相位与载波的相位之间的偏移量的相位误差数据；以及

基于由相位误差数据生成步骤生成的相位误差数据来确定与一个周期相对应的、具有与载波相位相似的相位的比特串的提取位置。

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