JP6416956B2 - シリアル通信ユニットおよびシリアル通信ユニットの通信方法 - Google Patents

Description

本発明は、デイジーチェーン式に接続され、シリアル通信を行うシリアル通信ユニットおよびシリアル通信ユニットの通信方法に関する。

複数のサーボアンプ（スレーブ）を、ＣＮＣ装置（マスター）にデイジーチェーン式で接続した場合に、各サーボアンプで制御される各軸を同期して移動させるためには、ＣＮＣ装置と各サーボアンプとで時刻の同期をとる必要がある。そのため、下記特許文献１には、マスターとスレーブとの時刻を同期させる通信の同期方法が開示されている。

特開平１０−１３３９４号公報

ここで、デイジーチェーン式のシリアル通信においては、マスターから送信された通信データは、各スレーブ間を繋ぐ伝送線と、複数のスレーブとを通過して、特定のスレーブに到着する。そのため、マスターと特定のスレーブとの間に存在する各伝送線および各スレーブにおける遅延時間を合算した時間だけ、通信データが遅延して特定のスレーブに到着する。したがって、特定のスレーブに到着する通信データの遅延時間がわかれば、マスターと特定のスレーブとの間で時刻を同期させることができる。

伝送線の遅延時間は、伝送線の距離、材質等によって一義的に定まるが、スレーブにおける遅延時間に関してはばらつきが生じる。このばらつきによって、マスターと特定のスレーブとの間の時刻の同期精度が低下してしまう。スレーブは、一般的に、シリアルデータを記憶部に記憶し、記憶部に記憶したシリアルデータを読み出して送信する。このシリアルデータは、受信されて記憶部に記憶されるまでは、受信シリアルクロックに同期しており、記憶部から読み出されて送信されるときは、送信シリアルクロックに同期している。この受信シリアルクロックと送信シリアルクロックとは通信周波数が同一であり、互いに位相がずれている。シリアルデータが、非同期のシリアルクロック（互いに非同期の受信シリアルクロックから送信シリアルクロック）に切り換わる（乗り移る）ときの影響によって、スレーブにおける遅延時間のばらつきが発生する。

通信周波数が大きくなるにつれて、この切り換わり（乗り移り）による遅延時間のばらつきは小さくなるが、シリアルデータを高速な周波数で扱うことは回路の動作上難しい。そこで、シリアルデータをパラレルデータに一旦変換し、通信周波数を分周したパラレルクロックでパラレルデータを扱うのが一般的である。この場合は、受信したシリアルデータは、受信パラレルクロックに同期したパラレルデータに変換されて記憶部に記憶される。そして、記憶部に記憶されたパラレルデータは送信パラレルクロックに同期して読み出された後、送信シリアルクロックに同期したシリアルデータに変換されて送信される。この場合は、非同期のクロックの切り換わり（乗り移り）によって発生するスレーブにおける遅延時間のばらつきは、パラレルクロックの周波数に依存するため、通信周波数で扱う場合に比べて大きくなってしまう。

そこで、本発明は、シリアルデータをパラレルデータに変換した場合に、遅延時間のばらつきを抑えるシリアル通信ユニットおよびシリアル通信ユニットの通信方法を提供することを目的とする。

本発明の第１の態様は、デイジーチェーン式に接続されるシリアル通信ユニットであって、受信シリアルデータを、受信パラレルクロックに同期した受信パラレルデータに変換する第１変換部と、前記第１変換部で変換された前記受信パラレルデータを記憶する記憶部と、前記受信パラレルクロックと周期が同一の基準パラレルクロックを基準とした、パケットの受信開始タイミングの受信遅延時間を算出する受信遅延時間算出部と、前記記憶部に記憶された前記受信パラレルデータを、前記受信パラレルクロックと周期が同一の送信パラレルクロックに同期して読み出すとともに、前記パケットの受信開始タイミングから前記パケットの送信を開始するまでの遅延時間が一定となるように、前記基準パラレルクロックを基準とした、前記パケットの送信開始タイミングの送信遅延時間を制御した送信パラレルデータを、前記送信パラレルクロックに同期して出力するタイミング制御出力部と、前記パケットの送信開始タイミングが制御されて出力された前記送信パラレルデータを、送信シリアルデータに変換して送信する第２変換部と、を備える。

本発明の第２の態様は、デイジーチェーン式に接続されるシリアル通信ユニットの通信方法であって、受信シリアルデータを、受信パラレルクロックに同期した受信パラレルデータに変換して記憶部に記憶する第１変換ステップと、前記受信パラレルクロックと周期が同一の基準パラレルクロックを基準とした、パケットの受信開始タイミングの受信遅延時間を算出する受信遅延時間算出ステップと、前記記憶部に記憶された前記受信パラレルデータを、前記受信パラレルクロックと周期が同一の送信パラレルクロックに同期して読み出すとともに、前記パケットの受信開始タイミングから前記パケットの送信を開始するまでの遅延時間が一定となるように、前記基準パラレルクロックを基準とした、前記パケットの送信開始タイミングの送信遅延時間を制御した送信パラレルデータを、前記送信パラレルクロックに同期して出力するタイミング制御出力ステップと、前記パケットの送信開始タイミングが制御されて出力された前記送信パラレルデータを、送信シリアルデータに変換して送信する第２変換ステップと、を含む。

本発明によれば、シリアルデータをパラレルデータに変換した場合であっても、簡単な回路構成で、シリアル通信ユニットにおける遅延時間のばらつきを抑制することができる。

実施の形態の複数のシリアル通信ユニットを備える通信システムを示す図である。 図１に示すシリアル通信ユニットの構成を示す図である。 図２に示すシリアル通信ユニットの動作を示すタイムチャートである。 位相差検出部による位相差の検出方法を説明するためのタイムチャートである。 図２に示すシリアル通信ユニットの動作を示すフローチャートである。 変形例１におけるシリアル通信ユニットの動作を示すタイムチャートである。 変形例２におけるシリアル通信ユニットの動作を示すタイムチャートである。

本発明に係るシリアル通信ユニットおよびシリアル通信ユニットの通信方法について、好適な実施の形態を掲げ、添付の図面を参照しながら以下、詳細に説明する。

図１は、複数のシリアル通信ユニット１０を備える通信システム１２を示す図である。スレーブである複数のシリアル通信ユニット１０は、マスターである制御装置（例えば、数値制御装置）１４にデイジーチェーン式に接続される。複数のシリアル通信ユニット１０は、伝送線１６を介して制御装置１４とデイジーチェーン式に接続される。

図２は、シリアル通信ユニット１０の構成を示す図である。シリアル通信ユニット１０の構成を、必要に応じて図３を用いて説明する。図３は、シリアル通信ユニット１０の動作を示すタイムチャートである。シリアル通信ユニット１０は、Ｓ／Ｐ変換部２０、受信遅延時間算出部２２、ＦＩＦＯ２４、タイミング制御出力部２６、Ｐ／Ｓ変換部２８、および、クロック発生器３０を備える。

クロック発生器３０は、基準パラレルクロックＲＥＰＣを発生する。この基準パラレルクロックＲＥＰＣは、後述する受信パラレルクロックＲＰＣおよび送信パラレルクロックＳＰＣの周期Ｔｓおよび周波数ｆｓと同一の周期および周波数のクロックである。また、基準パラレルクロックＲＥＰＣは、受信パラレルクロックＲＰＣおよび送信パラレルクロックＳＰＣと位相がずれているクロックである。クロック発生器３０が発生した基準パラレルクロックＲＥＰＣは、受信遅延時間算出部２２およびタイミング制御出力部２６に入力される。

Ｓ／Ｐ変換部２０および受信遅延時間算出部２２は、受信回路３２を構成し、タイミング制御出力部２６およびＰ／Ｓ変換部２８は、送信回路３４を構成する。受信回路３２は、原則として、受信パラレルクロックＲＰＣで動作し、送信回路３４は、原則として、送信パラレルクロックＳＰＣで動作する。しかし、Ｓ／Ｐ変換部２０のシリアルデータ処理部（図示略）は、受信したシリアルデータＳＤに同期した受信シリアルクロック（周波数ｆｃ）で動作し、Ｓ／Ｐ変換部２０のパラレルデータ処理部（図示略）は、受信パラレルクロックＲＰＣで動作する。同様に、Ｐ／Ｓ変換部２８のパラレルデータ処理部（図示略）は、送信パラレルクロックＳＰＣで動作し、Ｐ／Ｓ変換部２８のシリアルデータ処理部（図示略）は、送信したシリアルデータＳＤに同期した送信シリアルクロック（周波数ｆｃ）で動作する。

Ｓ／Ｐ変換部（変換部、第１変換部）２０は、受信したシリアルデータＳＤ（以下、受信シリアルデータＳＤ１と呼ぶ。）をパラレルデータＰＤに変換する。この受信シリアルデータＳＤ１は、前段に接続された、制御装置１４または他のシリアル通信ユニット１０から送信されたシリアルデータＳＤである。Ｓ／Ｐ変換部２０によって変換されたパラレルデータＰＤを、以下、受信パラレルデータＰＤ１と呼ぶ。

Ｓ／Ｐ変換部２０は、ＣＤＲ（Clock Data Recovery）回路を含み、受信シリアルデータＳＤ１を受信パラレルデータＰＤ１に変換するために必要な受信パラレルクロックＲＰＣを、受信シリアルデータＳＤ１から生成する。Ｓ／Ｐ変換部２０は、受信シリアルデータＳＤ１を、生成した受信パラレルクロックＲＰＣに同期した受信パラレルデータＰＤ１に変換する。

Ｓ／Ｐ変換部２０は、変換（生成）した受信パラレルデータＰＤ１を、受信遅延時間算出部２２およびＦＩＦＯ（記憶部）２４に出力する。ＦＩＦＯ２４は、送られてきた受信パラレルデータＰＤ１を記憶する。

本実施の形態では、Ｓ／Ｐ変換部２０は、受信シリアルデータＳＤ１を８ビット毎に受信パラレルデータＰＤ１に変換するものとする。したがって、受信パラレルクロックＲＰＣの周波数ｆｓ（ｆｓ＝１／Ｔｓ）は、受信シリアルデータＳＤ１の通信レートである受信シリアルクロックの周波数ｆｃを１／８に分周した周波数となる。受信シリアルクロックの周期Ｔｃは、Ｔｃ＝１／ｆｃ、で表され、周波数ｆｓと周波数ｆｃの関係は、ｆｃ＝８×ｆｓ、となり、周期Ｔｓと周期Ｔｃとの関係は、Ｔｃ＝Ｔｓ／８、となる。

受信遅延時間算出部２２は、基準パラレルクロックＲＥＰＣを基準とした、受信パラレルデータＰＤ１に含まれるパケットの受信開始タイミングｔ１の受信遅延時間Ｔｒｓを算出する。例えば、図３に示すように、基準パラレルクロックＲＥＰＣの立ち上がりのタイミングｔ０から受信遅延時間Ｔｒｓが経過したタイミングが受信開始タイミングｔ１となる。

具体的には、受信遅延時間算出部２２は、位相差検出部２２ａと、受信開始遅れ量検出部２２ｂとを有する。位相差検出部（第１位相差検出部）２２ａは、受信パラレルクロックＲＰＣと基準パラレルクロックＲＥＰＣとの位相差（第１位相差）ＰＨＤ１を検出する（図３参照）。

この位相差検出部２２ａは、ＰＬＬ（Phase Locked Loop）またはＤＬＬ（Delay Locked Loop）等によって構成されており、例えば、基準パラレルクロックＲＥＰＣから、所定量だけ位相が互いにずれた複数のパラレルクロックを生成する。そして、基準パラレルクロックＲＥＰＣと生成した複数のパラレルクロックを用いて、受信パラレルクロックＲＰＣと基準パラレルクロックＲＥＰＣとの位相差ＰＨＤ１を検出する。位相差を検出する手法は、特開２０１０−１６５４５号公報にも開示されているように公知であるが、以下簡単に説明する。

本実施の形態では、受信パラレルクロックＲＰＣ、送信パラレルクロックＳＰＣ、および、基準パラレルクロックＲＥＰＣの周波数ｆｓを、受信シリアルデータＳＤ１の通信レートの周波数ｆｃの１／８としている。そのため、所定量を基準パラレルクロックＲＥＰＣの周期Ｔｓの１／８、つまり、周期Ｔｃとし、位相差検出部２２ａは、図４に示すように、基準パラレルクロックＲＥＰＣから、周期Ｔｃだけ位相が互いにずれた７つのパラレルクロックを生成する。所定量を周期Ｔｃとした理由については、後で簡単に説明する。

図４では、基準パラレルクロックＲＥＰＣをパラレルクロックＲＥＰＣ（０）で表す。そして、パラレルクロックＲＥＰＣ（０）から周期Ｔｓずつ位相が遅れた７つのパラレルクロックを、ＲＥＰＣ（１）〜ＲＥＰＣ（７）で表す。したがって、パラレルクロックＲＥＰＣ（１）は、パラレルクロックＲＥＰＣ（０）から周期Ｔｃだけ位相が遅れたパラレルクロックとなり、パラレルクロックＲＥＰＣ（２）は、パラレルクロックＲＥＰＣ（１）から周期Ｔｃだけ位相が遅れたパラレルクロックとなる。つまり、パラレルクロックＲＥＰＣ（１）〜ＲＥＰＣ（７）は、１つ前のパラレルクロックＲＥＰＣ（０）〜ＲＥＰＣ（６）に対して、周期Ｔｃだけ位相が遅れている。また、パラレルクロックＲＥＰＣ（７）は、パラレルクロックＲＥＰＣ（０）より周期Ｔｓだけ位相が進んでいる。

位相差検出部２２ａは、パラレルクロックＲＥＰＣ（０）と生成した７つのパラレルクロックＲＥＰＣ（１）〜ＲＥＰＣ（７）とを用いて、受信パラレルクロックＲＰＣと基準パラレルクロックＲＥＰＣとの位相差ＰＨＤ１を検出する。詳しくは、位相差検出部２２ａは、受信パラレルクロックＲＰＣの立ち上がりのタイミング時における、８つのパラレルクロックＲＥＰＣ（０）〜ＲＥＰＣ（７）の値（８ビット列の値）をみることで、位相差ＰＨＤ１を検出する。

図４に示す例では、受信パラレルクロックＲＰＣの立ち上がりのタイミング時には、１１１００００１の８ビット列を取得することができる。なお、この８ビット列は、ＲＥＰＣ（０）〜ＲＥＰＣ（７）の順でそれらの値を並べたビット列である。この８ビット列のうち、値が「１」から「０」になる位置が、受信パラレルクロックＲＰＣと基準パラレルクロックＲＥＰＣとの位相差ＰＨＤ１を表している。したがって、位相差検出部２２ａは、取得した８ビット列（１１１００００１）のうち、値が「１」から「０」になる位置を検出することで、位相差ＰＨＤ１を検出する。

図４に示すように、受信パラレルクロックＲＰＣと基準パラレルクロックＲＥＰＣとの位相差ＰＨＤ１は、基準パラレルクロックＲＥＰＣに対するパラレルクロックＲＥＰＣ（２）の位相（２×Ｔｃ）より長く、基準パラレルクロックＲＥＰＣに対するパラレルクロックＲＥＰＣ（３）の位相（３×Ｔｃ）より短いことがわかる。このようにして、位相差検出部２２ａは、位相差ＰＨＤ１を検出する。

図２の説明に戻り、受信開始遅れ量検出部２２ｂは、受信パラレルデータＰＤ１を解析して、受信パラレルデータＰＤ１に含まれるパケットの受信開始遅れ量ＤＴ１を検出する（図３参照）。詳しくは、受信開始遅れ量検出部２２ｂは、受信パラレルデータＰＤ１を解析して、パケットが受信パラレルデータＰＤ１の何ビット目から開始するかを認識することで、受信開始遅れ量ＤＴ１を検出する。例えば、パケットが受信パラレルデータＰＤ１の２ビット目から開始する場合は、受信開始遅れ量ＤＴ１は、０ビット目と１ビット目の計２ビットに相当する遅れ量となる。受信開始遅れ量ＤＴ１は、受信パラレルクロックＲＰＣを基準としたパケットの受信開始遅れ量である。なお、１ビット分に相当する遅れ量は、Ｔｃとなるので、２ビット分に相当する遅れ量は、２×Ｔｃ、となる。

なお、シリアル通信でよく使用される８Ｂ１０Ｂ符号においては、パケットの開始を表すＳＹＮＣコードとして、Ｋ２８．５（シリアルデータでは「００１１１１１０１０」もしくは「１１０００００１０１」）が用いられる。したがって、受信開始遅れ量検出部２２ｂは、受信パラレルデータＰＤ１内に上述のビット列に一致するデータを見つけたらパケットの開始と判断する。なお、独自のＳＹＮＣコードを用いてもよい。

受信遅延時間算出部２２は、位相差ＰＨＤ１と受信開始遅れ量ＤＴ１とを加算することで、基準パラレルクロックＲＥＰＣを基準とした、受信パラレルデータＰＤ１に含まれるパケットの受信開始タイミングｔ１の受信遅延時間Ｔｒｓ（Ｔｒｓ＝ＰＨＤ１＋ＤＴ１）を算出する（図３参照）。受信遅延時間算出部２２は、算出した受信遅延時間Ｔｒｓをタイミング制御出力部２６に出力する。

タイミング制御出力部２６は、ＦＩＦＯ２４に記憶された受信パラレルデータＰＤ１を送信パラレルクロックＳＰＣに同期して読み出す。そして、タイミング制御出力部２６は、パケットの受信開始タイミングｔ１からパケットの送信を開始するまでの遅延時間Ｔｄが一定となるように、パケットの送信開始タイミングｔ２を制御したパラレルデータＰＤ（以下、送信パラレルデータＰＤ２と呼ぶ。）を、送信パラレルクロックＳＰＣに同期して出力する。タイミング制御出力部２６は、基準パラレルクロックＲＥＰＣを基準とした、パケットの送信遅延時間Ｔｓｓを制御することで、送信開始タイミングｔ２を制御する。つまり、タイミング制御出力部２６は、読み出した受信パラレルデータＰＤ１に含まれるパケットの送信開始タイミングｔ２がパケットの受信開始タイミングｔ１から予め決められた遅延時間Ｔｄだけ遅延した、送信パラレルデータＰＤ２を、送信パラレルクロックＳＰＣに同期して出力する。

この送信遅延時間Ｔｓｓは、受信遅延時間Ｔｒｓと遅延時間Ｔｄとを加算した時間（Ｔｓｓ＝Ｔｒｓ＋Ｔｄ）である。したがって、基準パラレルクロックＲＥＰＣの立ち上がりのタイミングｔ０から送信遅延時間Ｔｓｓが経過したタイミングが送信開始タイミングｔ２となる。

具体的には、タイミング制御出力部２６は、送信遅延時間算出部２６ａと、位相差検出部２６ｂと、送信開始遅れ量検出部２６ｃとを有する。送信遅延時間算出部２６ａは、受信遅延時間Ｔｒｓと遅延時間Ｔｄとを加算することで、基準パラレルクロックＲＥＰＣを基準とした、パケットの送信開始タイミングｔ２の送信遅延時間Ｔｓｓを算出する。

位相差検出部（第２位相差検出部）２６ｂは、送信パラレルクロックＳＰＣと基準パラレルクロックＲＥＰＣとの位相差（第２位相差）ＰＨＤ２を検出する。この位相差検出部２６ｂは、ＰＬＬ（Phase Locked Loop）やＤＬＬ（Delay Locked Loop）等によって構成されており、例えば、基準パラレルクロックＲＥＰＣから、所定量だけ位相が互いにずれた複数のパラレルクロックを生成する。そして、基準パラレルクロックＲＥＰＣと生成した複数のパラレルクロックを用いて、送信パラレルクロックＳＰＣと基準パラレルクロックＲＥＰＣとの位相差ＰＨＤ２を検出する。この位相差検出部２６ｂは、位相差検出部２２ａと同様の機能を有するので、位相差検出部２６ｂについての説明を省略する。

送信開始遅れ量検出部２６ｃは、基準パラレルクロックＲＥＰＣを基準とした、パケットの送信開始タイミングｔ２の送信遅延時間Ｔｓｓから、位相差ＰＨＤ２を減算することで、送信パラレルクロックＳＰＣを基準とした、パケットの送信開始遅れ量ＤＴ２（ＤＴ２＝Ｔｓｓ−ＰＨＤ２）を検出する。タイミング制御出力部２６は、送信パラレルクロックＳＰＣに同期して送信パラレルデータＰＤ２を出力するので、送信開始遅れ量検出部２６ｃは、基準パラレルクロックＲＥＰＣを基準とした送信開始タイミングｔ２の送信遅延時間Ｔｓｓを、送信パラレルクロックＳＰＣを基準とした送信開始タイミングｔ２の送信開始遅れ量ＤＴ２に変換している。

タイミング制御出力部２６は、送信開始遅れ量ＤＴ２に基づいてパケットの送信開始タイミングｔ２を制御する。これにより、基準パラレルクロックＲＥＰＣを基準とした、パケットの送信開始タイミングｔ２の送信遅延時間Ｔｓｓが制御されることになる。タイミング制御出力部２６は、送信開始タイミングｔ２が制御されたパケットを含む送信パラレルデータＰＤ２を、送信パラレルクロックＳＰＣに同期してＰ／Ｓ変換部２８に出力する。したがって、制御された送信開始タイミングｔ２にパケットの開始を表すＳＹＮＣコードがＰ／Ｓ変換部２８に出力される。

Ｐ／Ｓ変換部（変換部、第２変換部）２８は、パケットの送信開始タイミングｔ２が制御されて出力された送信パラレルデータＰＤ２を、シリアルデータＳＤに変換する。Ｐ／Ｓ変換部２８によって変換されたシリアルデータＳＤを、以下、送信シリアルデータＳＤ２と呼ぶ。

Ｐ／Ｓ変換部２８は、外部から与えられた基準クロックから送信パラレルクロックＳＰＣを生成する。Ｐ／Ｓ変換部２８は、送信シリアルデータＳＤ２を、生成した送信パラレルクロックＳＰＣを用いて送信パラレルデータＰＤ２を送信シリアルデータＳＤ２に変換する。この送信シリアルデータＳＤ２の通信レートである送信シリアルクロックの周波数はｆｃとなり、周期はＴｃとなる。

Ｐ／Ｓ変換部２８は、変換した送信シリアルデータＳＤ２を後段に接続された他のシリアル通信ユニット１０に送信する。この送信シリアルデータＳＤ２は、後段に接続された他のシリアル通信ユニット１０からみると、受信シリアルデータＳＤ１となる。

ここで、特開平５−３００１３７号公報には、受信シリアルデータを受信パラレルクロック（第１の変換タイミング信号）に基づいてパラレルデータに変換し、パラレルデータを送信パラレルクロック（第２の変換タイミング信号）に基づいてシリアルデータに変換することが開示されている。そして、シリアルデータは、トークンとフレームとが区切り符号で囲まれたデータであり、区切り符号が入力される度に、受信パラレルクロックに対する送信パラレルクロックの位相差をδに初期化することが開示されている。このような構成を有することで、受信シリアルデータに対する送信シリアルデータの遅延時間を一定にすることができるが、位相差の初期化時に送信パラレルクロックの位相を急に動かすため、送信パラレルクロックで動作する回路のタイミング設計が難しくなる。前記送信シリアルデータを、伝送路の先で受信するユニットにとって、受信シリアルデータの位相が急に変化するため、ＣＤＲの誤動作が懸念される。

しかしながら、本実施の形態のシリアル通信ユニット１０は、以上のような構成を有するので、シリアル通信ユニット１０は、送信パラレルクロックＳＰＣの位相を動かすことなく、受信シリアルデータＳＤ１のパケットの受信開始タイミングｔ１から一定の遅延時間Ｔｄを経過した後にパケットが送信される。したがって、簡単な構成で、シリアル通信ユニット１０における遅延時間のばらつきを抑制することができる。また、パケットの送信開始タイミングｔ２は、通信レートの周期Ｔｃで調整することができるので、非同期のクロックの切り換わり（乗り移り）によるシリアル通信ユニット１０における遅延時間のばらつきは、受信パラレルクロックＲＰＣおよび送信パラレルクロックＳＰＣの周波数ｆｓに依存せず、通信レートの周波数ｆｃに依存することになる。したがって、シリアル通信ユニット１０における遅延時間のばらつきを抑制することができる。

ここで、位相差検出部２２ａ（２６ｂ）は、基準パラレルクロックＲＥＰＣから、所定量（通信レートの周期Ｔｃ）だけ位相がずれた複数のパラレルクロックを生成したが、この所定量を、短くすることで、位相差ＰＨＤ１、ＰＨＤ２の検出精度が向上する。しかしながら、パケットの送信開始タイミングｔ２を周期Ｔｃ単位でずらしているので、所定量を、周期Ｔｃより短くしても、パケットの送信開始タイミングｔ２の位置制御の精度は向上しないので、所定量を周期Ｔｃとしている。

次に、図５を用いて、シリアル通信ユニット１０の動作を説明する。受信シリアルデータＳＤ１を受信すると、Ｓ／Ｐ変換部２０は、受信シリアルデータＳＤ１から受信パラレルクロックＲＰＣを生成し、受信シリアルデータＳＤ１を、受信パラレルクロックＲＰＣに同期した受信パラレルデータＰＤ１に変換する（ステップＳ１）。

そして、Ｓ／Ｐ変換部２０は、変換した受信パラレルデータＰＤ１をＦＩＦＯ２４に記憶する（ステップＳ２）。なお、後述するステップＳ３の動作の後に、ステップＳ２の動作を行ってもよいし、ステップＳ２とステップＳ３の動作を並行して行ってもよい。

次いで、受信遅延時間算出部２２は、基準パラレルクロックＲＥＰＣを基準とした、パケットの受信開始タイミングｔ１の受信遅延時間Ｔｒｓを算出する（ステップＳ３）。このとき、受信遅延時間算出部２２の位相差検出部２２ａは、基準パラレルクロックＲＥＰＣと受信パラレルクロックＲＰＣとの位相差ＰＨＤ１を検出し、受信遅延時間算出部２２の受信開始遅れ量検出部２２ｂは、受信パラレルデータＰＤ１を解析して、パケットの受信開始遅れ量ＤＴ１を検出する。そして、受信遅延時間算出部２２は、位相差ＰＨＤ１と受信開始遅れ量ＤＴ１とを加算した時間を受信遅延時間Ｔｒｓとして算出する。

次いで、タイミング制御出力部２６は、ＦＩＦＯ２４に記憶された受信パラレルデータＰＤ１を読み出す（ステップＳ４）。

そして、タイミング制御出力部２６は、受信パラレルデータＰＤ１に含まれるパケットの基準パラレルクロックＲＥＰＣを基準とした送信開始タイミングｔ２の送信遅延時間Ｔｓｓを制御（調整）する（ステップＳ５）。送信遅延時間Ｔｓｓは、送信遅延時間算出部２６ａによって算出される。この送信遅延時間Ｔｓｓは、受信遅延時間Ｔｒｓと予め決められた一定の遅延時間Ｔｄとを加算した時間である。

ここで、タイミング制御出力部２６は、送信パラレルクロックＳＰＣに同期して送信パラレルデータＰＤ２を出力することから、基準パラレルクロックＲＥＰＣを基準とした送信開始タイミングｔ２の送信遅延時間Ｔｓｓを、送信パラレルクロックＳＰＣを基準とした送信開始タイミングｔ２の送信開始遅れ量ＤＴ２に変換する必要がある。そこで、タイミング制御出力部２６の位相差検出部２６ｂは、基準パラレルクロックＲＥＰＣと送信パラレルクロックＳＰＣとの位相差ＰＨＤ２を検出し、タイミング制御出力部２６の送信開始遅れ量検出部２６ｃは、送信遅延時間Ｔｓｓから位相差ＰＨＤ２を減算することで、送信パラレルクロックＳＰＣを基準としたパケットの送信開始タイミングｔ２の送信開始遅れ量ＤＴ２を検出（算出）する。そして、タイミング制御出力部２６は、送信開始遅れ量ＤＴ２にしたがってパケットの送信開始タイミングｔ２を制御（調整）する。

次いで、タイミング制御出力部２６は、パケットの送信開始タイミングｔ２が制御された送信パラレルデータＰＤ２をＰ／Ｓ変換部２８に出力する（ステップＳ６）。

次いで、Ｐ／Ｓ変換部２８は、外部から与えられた基準クロックから送信パラレルクロックＳＰＣを生成し、送信パラレルクロックＳＰＣを用いて送信パラレルデータＰＤ２を送信シリアルデータＳＤ２に変換する（ステップＳ７）。

そして、Ｐ／Ｓ変換部２８は、変換した送信シリアルデータＳＤ２を、後段に接続された他のシリアル通信ユニット１０に送信する（ステップＳ８）。

なお、シリアル通信ユニット１０は、自分から発信したいデータ（以下、自身データと呼ぶ。）がある場合には、ＦＩＦＯ２４とタイミング制御出力部２６との間に設けられた図示しないマルチプレクサを介して、自身データをタイミング制御出力部２６に出力する。このマルチプレクサは、ＦＩＦＯ２４に記憶された受信パラレルデータＰＤ１および自身データのうち一方を選択し、選択したデータをタイミング制御出力部２６に出力するものである。

［変形例］
上記実施の形態は、以下のように変形してもよい。

＜変形例１＞
上記実施の形態では、受信パラレルクロックＲＰＣおよび送信パラレルクロックＳＰＣと位相がずれており、且つ、周期が同一のクロックを基準パラレルクロックＲＥＰＣとして用いたが、変形例１では、受信パラレルクロックＲＰＣを基準パラレルクロックＲＥＰＣとして用いる。

変形例１のシリアル通信ユニット１０は、図２に示した構成と略同様の構成を有するので、上記実施の形態と異なる点についてのみ説明する。なお、変形例１では、受信パラレルクロックＲＰＣが基準パラレルクロックＲＥＰＣとなるので、基準パラレルクロックＲＥＰＣを発生するクロック発生器３０は不要となる。そのため、基準パラレルクロックＲＥＰＣと受信パラレルクロックＲＰＣの位相差ＰＨＤ１を検出する位相差検出部２２ａも不要となる。そして、タイミング制御出力部２６には、基準パラレルクロックＲＥＰＣとして受信パラレルクロックＲＰＣが入力される。

図６は、変形例１におけるシリアル通信ユニット１０の動作を示すタイムチャートである。受信遅延時間算出部２２は、受信パラレルクロックＲＰＣを基準とした、受信パラレルデータＰＤ１に含まれるパケットの受信開始タイミングｔ１の受信遅延時間Ｔｒｓを算出する。ここで、基準パラレルクロックＲＥＰＣと受信パラレルクロックＲＰＣとの位相差は０となるので、受信開始遅れ量検出部２２ｂが検出した受信開始遅れ量ＤＴ１が、そのまま受信パラレルクロックＲＰＣを基準した受信開始タイミングｔ１の受信遅延時間Ｔｒｓとなる。つまり、Ｔｒｓ＝ＤＴ１となる。

タイミング制御出力部２６は、パケットの受信開始タイミングｔ１からパケットの送信を開始するまでの遅延時間Ｔｄが一定となるように、受信パラレルクロックＲＰＣを基準とした、パケットの送信開始タイミングｔ２の送信遅延時間Ｔｓｓを制御（調整）する。

詳しく説明すると、タイミング制御出力部２６の送信遅延時間算出部２６ａは、受信開始遅れ量ＤＴ１である受信遅延時間Ｔｒｓと遅延時間Ｔｄとを加算することで、受信パラレルクロックＲＰＣを基準とした、パケットの送信開始タイミングｔ２の送信遅延時間Ｔｓｓを算出する。つまり、Ｔｓｓ＝ＤＴ１（Ｔｒｓ）＋Ｔｄ、となる。

タイミング制御出力部２６の位相差検出部２６ｂは、送信パラレルクロックＳＰＣと受信パラレルクロックＲＰＣとの位相差ＰＨＤ２を検出する。そして、タイミング制御出力部２６の送信開始遅れ量検出部２６ｃは、受信パラレルクロックＲＰＣを基準とした、パケットの送信開始タイミングｔ２の送信遅延時間Ｔｓｓから、位相差ＰＨＤ２を減算することで、送信パラレルクロックＳＰＣを基準とした、パケットの送信開始遅れ量ＤＴ２（ＤＴ２＝Ｔｓｓ−ＰＨＤ２）を検出する。

タイミング制御出力部２６は、送信開始遅れ量ＤＴ２に基づいてパケットの送信開始タイミングｔ２を制御する。これにより、受信パラレルクロックＲＰＣを基準とした、パケットの送信開始タイミングｔ２の送信遅延時間Ｔｓｓが制御されることになる。

なお、本変形例１では、受信パラレルクロックＲＰＣをそのまま基準パラレルクロックＲＥＰＣとして用いたが、クロック発生器３０が発生した基準パラレルクロックＲＥＰＣを用いてもよい。この場合は、クロック発生器３０は、受信パラレルクロックＲＰＣの周期および位相が同じ基準パラレルクロックＲＥＰＣを発生する必要がある。

＜変形例２＞
上記実施の形態では、受信パラレルクロックＲＰＣおよび送信パラレルクロックＳＰＣと位相がずれており、且つ、周期が同一のクロックを基準パラレルクロックＲＥＰＣとして用いたが、変形例２では、送信パラレルクロックＳＰＣを基準パラレルクロックＲＥＰＣとして用いる。

変形例２のシリアル通信ユニット１０は、図２に示した構成と略同様の構成を有するので、上記実施の形態と異なる点についてのみ説明する。なお、変形例２では、送信パラレルクロックＳＰＣが基準パラレルクロックＲＥＰＣとなるので、基準パラレルクロックＲＥＰＣを発生するクロック発生器３０は不要となる。そのため、基準パラレルクロックＲＥＰＣと送信パラレルクロックＳＰＣの位相差ＰＨＤ２を検出する位相差検出部２６ｂ、および、位相差ＰＨＤ２を用いて送信開始遅れ量ＤＴ２を算出する送信開始遅れ量検出部２６ｃも不要となる。そして、受信遅延時間算出部２２には、基準パラレルクロックＲＥＰＣとして送信パラレルクロックＳＰＣが入力される。

図７は、変形例２におけるシリアル通信ユニット１０の動作を示すタイムチャートである。受信遅延時間算出部２２は、送信パラレルクロックＳＰＣを基準とした、受信パラレルデータＰＤ１に含まれるパケットの受信開始タイミングｔ１の受信遅延時間Ｔｒｓを算出する。

詳しく説明すると、位相差検出部２２ａは、受信パラレルクロックＲＰＣと送信パラレルクロックＳＰＣとの位相差ＰＨＤ１を検出する。そして、受信開始遅れ量検出部２２ｂは、受信パラレルデータＰＤ１を解析して、受信パラレルデータＰＤ１に含まれるパケットの受信開始遅れ量ＤＴ１を検出する。受信遅延時間算出部２２は、位相差ＰＨＤ１と受信開始遅れ量ＤＴ１とを加算することで、送信パラレルクロックＳＰＣを基準とした、受信パラレルデータＰＤ１に含まれるパケットの受信開始タイミングｔ１の受信遅延時間Ｔｒｓ（Ｔｒｓ＝ＰＨＤ１＋ＤＴ１）を算出する。

タイミング制御出力部２６は、パケットの受信開始タイミングｔ１からパケットの送信を開始するまでの遅延時間Ｔｄが一定となるように、送信パラレルクロックＳＰＣを基準とした、パケットの送信開始タイミングｔ２の送信遅延時間Ｔｓｓを制御（調整）する。

詳しく説明すると、タイミング制御出力部２６の送信遅延時間算出部２６ａは、受信遅延時間Ｔｒｓと遅延時間Ｔｄとを加算することで、送信パラレルクロックＳＰＣを基準とした、パケットの送信開始タイミングｔ２の送信遅延時間Ｔｓｓを算出する。ここで、基準パラレルクロックＲＥＰＣと送信パラレルクロックＳＰＣとの位相差は０となるので、送信遅延時間算出部２６ａが算出した送信遅延時間Ｔｓｓが、そのまま、送信パラレルクロックＳＰＣを基準とした送信開始遅れ量ＤＴ２となる。つまり、ＤＴ２＝Ｔｓｓ、となる。したがって、タイミング制御出力部２６は、送信遅延時間Ｔｓｓである送信開始遅れ量ＤＴ２に基づいてパケットの送信開始タイミングｔ２を制御する。これにより、送信パラレルクロックＳＰＣを基準とした、パケットの送信開始タイミングｔ２の送信遅延時間Ｔｓｓが制御されることになる。

なお、本変形例２では、送信パラレルクロックＳＰＣをそのまま基準パラレルクロックＲＥＰＣとして用いたが、クロック発生器３０が発生した基準パラレルクロックＲＥＰＣを用いてもよい。この場合は、クロック発生器３０は、送信パラレルクロックＳＰＣの周期および位相が同じ基準パラレルクロックＲＥＰＣを発生する必要がある。

以上のように、上記実施の形態および変形例１、２で説明したシリアル通信ユニット（１０）は、デイジーチェーン式に接続される。シリアル通信ユニット（１０）は、第１変換部（２０）、記憶部（２４）、受信遅延時間算出部（２２）、タイミング制御出力部（２６）、および、第２変換部（２８）を備える。第１変換部（２０）は、受信シリアルデータ（ＳＤ１）を、受信パラレルクロック（ＲＰＣ）に同期した受信パラレルデータ（ＰＤ１）に変換する。記憶部（２４）は、第１変換部（２０）で変換された受信パラレルデータ（ＰＤ１）を記憶する。受信遅延時間算出部（２２）は、受信パラレルクロック（ＲＰＣ）と周期が同一の基準パラレルクロック（ＲＥＰＣ）を基準とした、パケットの受信開始タイミング（ｔ１）の受信遅延時間（Ｔｒｓ）を算出する。タイミング制御出力部（２６）は、記憶部（２４）に記憶された受信パラレルデータ（ＰＤ１）を、受信パラレルクロック（ＲＰＣ）と周期が同一の送信パラレルクロック（ＳＰＣ）に同期して読み出すとともに、パケットの受信開始タイミング（ｔ１）からパケットの送信を開始するまでの遅延時間（Ｔｄ）が一定となるように、基準パラレルクロック（ＲＥＰＣ）を基準とした、パケットの送信開始タイミング（ｔ２）の送信遅延時間（Ｔｓｓ）を制御した送信パラレルデータ（ＰＤ２）を、送信パラレルクロック（ＳＰＣ）に同期して出力する。第２変換部（２８）は、パケットの送信開始タイミング（ｔ２）が制御されて出力された送信パラレルデータ（ＰＤ２）を、送信シリアルデータ（ＳＤ２）に変換して送信する。

これにより、パケットの送信開始タイミング（ｔ２）の送信遅延時間（Ｔｓｓ）を制御するので、シリアルデータ（ＳＤ）をパラレルデータ（ＰＤ）に変換した場合であっても、簡単な回路構成で、シリアル通信ユニット（１０）における遅延時間のばらつきを抑制することができる。

基準パラレルクロック（ＲＥＰＣ）は、受信パラレルクロック（ＲＰＣ）および送信パラレルクロック（ＳＰＣ）と位相がずれていてもよい。この場合は、受信遅延時間算出部（２２）は、受信パラレルクロック（ＲＰＣ）と基準パラレルクロック（ＲＥＰＣ）との第１位相差（ＰＨＤ１）を検出する第１位相差検出部（２２ａ）と、受信パラレルデータ（ＰＤ１）を解析して、受信パラレルデータ（ＰＤ１）に含まれるパケットの受信開始遅れ量（ＤＴ１）を検出する受信開始遅れ量検出部（２２ｂ）と、を有してもよい。受信遅延時間算出部（２２）は、第１位相差（ＰＨＤ１）と受信開始遅れ量（ＤＴ１）とを加算することで、基準パラレルクロック（ＲＥＰＣ）を基準とした、パケットの受信開始タイミング（ｔ１）の受信遅延時間（Ｔｒｓ）を算出してもよい。タイミング制御出力部（２６）は、送信パラレルクロック（ＳＰＣ）と基準パラレルクロック（ＲＥＰＣ）との第２位相差（ＰＨＤ２）を検出する第２位相差検出部（２６ｂ）と、基準パラレルクロック（ＲＥＰＣ）を基準としたパケットの送信開始タイミング（ｔ２）の送信遅延時間（Ｔｓｓ）から、第２位相差（ＰＨＤ２）を減算することで、送信パラレルクロック（ＳＰＣ）を基準とした、パケットの送信開始遅れ量（ＤＴ２）を検出する送信開始遅れ量検出部（２６ｃ）と、を有してもよい。タイミング制御出力部（２６）は、送信開始遅れ量（ＤＴ２）に基づいてパケットの送信開始タイミング（ｔ２）を制御してもよい。

これにより、通信レートの周期（Ｔｃ）でパケットの送信開始タイミング（ｔ２）を制御することができるので、非同期のクロックの切り換わり（乗り移り）によるシリアル通信ユニット（１０）における遅延時間のばらつきは、受信パラレルクロック（ＲＰＣ）および送信パラレルクロック（ＳＰＣ）の周波数（ｆｓ）に依存せず、通信レートの周波数（ｆｃ）に依存することになる。したがって、シリアルデータ（ＳＤ）をパラレルデータ（ＰＤ）に変換した場合であっても、簡単な回路構成で、シリアル通信ユニット（１０）における遅延時間のばらつきを抑制することができる。

基準パラレルクロック（ＲＥＰＣ）は、受信パラレルクロック（ＲＰＣ）、または、受信パラレルクロック（ＲＰＣ）と位相が同一のクロックであってもよい。この場合は、受信遅延時間算出部（２２）は、受信パラレルデータ（ＰＤ１）を解析して、受信パラレルデータ（ＰＤ１）に含まれるパケットの受信開始遅れ量（ＤＴ１）を検出することで、基準パラレルクロック（ＲＥＰＣ）を基準とした、パケットの受信開始タイミング（ｔ１）の受信遅延時間（Ｔｒｓ＝ＤＴ１）を算出してもよい。タイミング制御出力部（２６）は、送信パラレルクロック（ＳＰＣ）と基準パラレルクロック（ＲＥＰＣ）との位相差（ＰＨＤ２）を検出する位相差検出部（２６ｂ）と、基準パラレルクロック（ＲＥＰＣ）を基準とした、パケットの送信開始タイミング（ｔ２）の送信遅延時間（Ｔｓｓ）から、位相差（ＰＨＤ２）を減算することで、送信パラレルクロック（ＳＰＣ）を基準とした、前記パケットの送信開始遅れ量（ＤＴ２）を検出する送信開始遅れ量検出部（２６ｃ）と、を有してもよい。タイミング制御出力部（２６）は、送信開始遅れ量（ＤＴ２）に基づいてパケットの送信開始タイミング（ｔ２）を制御してもよい。

これにより、通信レートの周期（Ｔｃ）でパケットの送信開始タイミング（ｔ２）を制御することができるので、非同期のクロックの切り換わり（乗り移り）によるシリアル通信ユニット（１０）における遅延時間のばらつきは、受信パラレルクロック（ＲＰＣ）および送信パラレルクロック（ＳＰＣ）の周波数（ｆｓ）に依存せず、通信レートの周波数（ｆｃ）に依存することになる。したがって、シリアルデータ（ＳＤ）をパラレルデータ（ＰＤ）に変換した場合であっても、簡単な回路構成で、シリアル通信ユニット（１０）における遅延時間のばらつきを抑制することができる。

基準パラレルクロック（ＲＥＰＣ）は、送信パラレルクロック（ＳＰＣ）、または、送信パラレルクロック（ＳＰＣ）と位相が同一のクロックであってもよい。この場合は、受信遅延時間算出部（２２）は、受信パラレルクロック（ＲＰＣ）と基準パラレルクロック（ＲＥＰＣ）との位相差（ＰＨＤ１）を検出する位相差検出部（２２ａ）と、受信パラレルデータ（ＰＤ１）を解析して、受信パラレルデータ（ＰＤ１）に含まれるパケットの受信開始遅れ量（ＤＴ１）を検出する受信開始遅れ量検出部（２２ｂ）と、を有してもよい。受信遅延時間算出部（２２）は、位相差（ＰＨＤ１）と受信開始遅れ量（ＤＴ１）とを加算することで、基準パラレルクロック（ＲＥＰＣ）を基準とした、パケットの受信開始タイミング（ｔ１）の受信遅延時間（Ｔｒｓ）を算出してもよい。

これにより、通信レートの周期（Ｔｃ）でパケットの送信開始タイミング（ｔ２）を制御することができるので、非同期のクロックの切り換わり（乗り移り）によるシリアル通信ユニット（１０）における遅延時間のばらつきは、受信パラレルクロック（ＲＰＣ）および送信パラレルクロック（ＳＰＣ）の周波数（ｆｓ）に依存せず、通信レートの周波数（ｆｃ）に依存することになる。したがって、シリアルデータ（ＳＤ）をパラレルデータ（ＰＤ）に変換した場合であっても、簡単な回路構成で、シリアル通信ユニット（１０）における遅延時間のばらつきを抑制することができる。

１０…シリアル通信ユニット １２…通信システム
１４…制御装置 １６…伝送線
２０…Ｓ／Ｐ変換部 ２２…受信遅延時間算出部
２２ａ、２６ｂ…位相差検出部 ２２ｂ…受信開始遅れ量検出部
２４…ＦＩＦＯ ２６…タイミング制御出力部
２６ｃ…送信開始遅れ量検出部 ２８…Ｐ／Ｓ変換部
３０…クロック発生器 ３２…受信回路
３４…送信回路 ＤＴ１…受信開始遅れ量
ＤＴ２…送信開始遅れ量 ｆｃ、ｆｓ…周波数
ＰＤ…パラレルデータ ＰＨＤ１、ＰＨＤ２…位相差
ＲＥＰＣ…基準パラレルクロック ＲＰＣ…受信パラレルクロック
ＳＤ…シリアルデータ ＳＰＣ…送信パラレルクロック
ｔ１…受信開始タイミング ｔ２…送信開始タイミング
Ｔｃ、Ｔｓ…周期 Ｔｄ…遅延時間
Ｔｒｓ…受信遅延時間 Ｔｓｓ…送信遅延時間

Claims (8)

1. デイジーチェーン式に接続されるシリアル通信ユニットであって、
   受信シリアルデータを、受信パラレルクロックに同期した受信パラレルデータに変換する第１変換部と、
   前記第１変換部で変換された前記受信パラレルデータを記憶する記憶部と、
   前記受信パラレルクロックと周期が同一の基準パラレルクロックを基準とした、パケットの受信開始タイミングの受信遅延時間を算出する受信遅延時間算出部と、
   前記記憶部に記憶された前記受信パラレルデータを、前記受信パラレルクロックと周期が同一の送信パラレルクロックに同期して読み出すとともに、前記パケットの受信開始タイミングから前記パケットの送信を開始するまでの遅延時間が一定となるように、前記基準パラレルクロックを基準とした、前記パケットの送信開始タイミングの送信遅延時間を制御した送信パラレルデータを、前記送信パラレルクロックに同期して出力するタイミング制御出力部と、
   前記パケットの送信開始タイミングが制御されて出力された前記送信パラレルデータを、送信シリアルデータに変換して送信する第２変換部と、
   を備える、シリアル通信ユニット。
2. 請求項１に記載のシリアル通信ユニットであって、
   前記基準パラレルクロックは、前記受信パラレルクロックおよび前記送信パラレルクロックと位相がずれており、
   前記受信遅延時間算出部は、前記受信パラレルクロックと前記基準パラレルクロックとの第１位相差を検出する第１位相差検出部と、前記受信パラレルデータを解析して、前記受信パラレルデータに含まれる前記パケットの受信開始遅れ量を検出する受信開始遅れ量検出部と、を有し、前記第１位相差と前記受信開始遅れ量とを加算することで、前記基準パラレルクロックを基準とした、前記パケットの受信開始タイミングの前記受信遅延時間を算出し、
   前記タイミング制御出力部は、前記送信パラレルクロックと前記基準パラレルクロックとの第２位相差を検出する第２位相差検出部と、前記基準パラレルクロックを基準とした前記パケットの送信開始タイミングの前記送信遅延時間から、前記第２位相差を減算することで、前記送信パラレルクロックを基準とした、前記パケットの送信開始遅れ量を検出する送信開始遅れ量検出部と、を有し、前記送信開始遅れ量に基づいて前記パケットの送信開始タイミングを制御する、シリアル通信ユニット。
3. 請求項１に記載のシリアル通信ユニットであって、
   前記基準パラレルクロックは、前記受信パラレルクロック、または、前記受信パラレルクロックと位相が同一のクロックであり、
   前記受信遅延時間算出部は、前記受信パラレルデータを解析して、前記受信パラレルデータに含まれる前記パケットの受信開始遅れ量を検出することで、前記基準パラレルクロックを基準とした、前記パケットの受信開始タイミングの前記受信遅延時間を算出し、
   前記タイミング制御出力部は、前記送信パラレルクロックと前記基準パラレルクロックとの位相差を検出する位相差検出部と、前記基準パラレルクロックを基準とした、前記パケットの送信開始タイミングの前記送信遅延時間から、前記位相差を減算することで、前記送信パラレルクロックを基準とした、前記パケットの送信開始遅れ量を検出する送信開始遅れ量検出部と、を有し、前記送信開始遅れ量に基づいて前記パケットの送信開始タイミングを制御する、シリアル通信ユニット。
4. 請求項１に記載のシリアル通信ユニットであって、
   前記基準パラレルクロックは、前記送信パラレルクロック、または、前記送信パラレルクロックと位相が同一のクロックであり、
   前記受信遅延時間算出部は、前記受信パラレルクロックと前記基準パラレルクロックとの位相差を検出する位相差検出部と、前記受信パラレルデータを解析して、前記受信パラレルデータに含まれる前記パケットの受信開始遅れ量を検出する受信開始遅れ量検出部と、を有し、前記位相差と前記受信開始遅れ量とを加算することで、前記基準パラレルクロックを基準とした、前記パケットの受信開始タイミングの前記受信遅延時間を算出する、シリアル通信ユニット。
5. デイジーチェーン式に接続されるシリアル通信ユニットの通信方法であって、
   受信シリアルデータを、受信パラレルクロックに同期した受信パラレルデータに変換して記憶部に記憶する第１変換ステップと、
   前記受信パラレルクロックと周期が同一の基準パラレルクロックを基準とした、パケットの受信開始タイミングの受信遅延時間を算出する受信遅延時間算出ステップと、
   前記記憶部に記憶された前記受信パラレルデータを、前記受信パラレルクロックと周期が同一の送信パラレルクロックに同期して読み出すとともに、前記パケットの受信開始タイミングから前記パケットの送信を開始するまでの遅延時間が一定となるように、前記基準パラレルクロックを基準とした、前記パケットの送信開始タイミングの送信遅延時間を制御した送信パラレルデータを、前記送信パラレルクロックに同期して出力するタイミング制御出力ステップと、
   前記パケットの送信開始タイミングが制御されて出力された前記送信パラレルデータを、送信シリアルデータに変換して送信する第２変換ステップと、
   を含む、シリアル通信ユニットの通信方法。
6. 請求項５に記載のシリアル通信ユニットの通信方法であって、
   前記基準パラレルクロックは、前記受信パラレルクロックおよび前記送信パラレルクロックと位相がずれており、
   前記受信遅延時間算出ステップは、前記受信パラレルクロックと前記基準パラレルクロックとの第１位相差を検出する第１位相差検出ステップと、前記受信パラレルデータを解析して、前記受信パラレルデータに含まれる前記パケットの受信開始遅れ量を検出する受信開始遅れ量検出ステップと、を含み、前記第１位相差と前記受信開始遅れ量とを加算することで、前記基準パラレルクロックを基準とした、前記パケットの受信開始タイミングの前記受信遅延時間を算出し、
   前記タイミング制御出力ステップは、前記送信パラレルクロックと前記基準パラレルクロックとの第２位相差を検出する第２位相差検出ステップと、前記基準パラレルクロックを基準とした前記パケットの送信開始タイミングの前記送信遅延時間から、前記第２位相差を減算することで、前記送信パラレルクロックを基準とした、前記パケットの送信開始遅れ量を検出する送信開始遅れ量検出ステップと、を含み、前記送信開始遅れ量に基づいて前記パケットの送信開始タイミングを制御する、シリアル通信ユニットの通信方法。
7. 請求項５に記載のシリアル通信ユニットの通信方法であって、
   前記基準パラレルクロックは、前記受信パラレルクロック、または、前記受信パラレルクロックと位相が同一のクロックであり、
   前記受信遅延時間算出ステップは、前記受信パラレルデータを解析して、前記受信パラレルデータに含まれる前記パケットの受信開始遅れ量を検出することで、前記基準パラレルクロックを基準とした、前記パケットの受信開始タイミングの前記受信遅延時間を算出し、
   前記タイミング制御出力ステップは、前記送信パラレルクロックと前記基準パラレルクロックとの位相差を検出する位相差検出ステップと、前記基準パラレルクロックを基準とした、前記パケットの送信開始タイミングの前記送信遅延時間から、前記位相差を減算することで、前記送信パラレルクロックを基準とした、前記パケットの送信開始遅れ量を検出する送信開始遅れ量検出ステップと、を含み、前記送信開始遅れ量に基づいて前記パケットの送信開始タイミングを制御する、シリアル通信ユニットの通信方法。
8. 請求項５に記載のシリアル通信ユニットの通信方法であって、
   前記基準パラレルクロックは、前記送信パラレルクロック、または、前記送信パラレルクロックと位相が同一のクロックであり、
   前記受信遅延時間算出ステップは、前記受信パラレルクロックと前記基準パラレルクロックとの位相差を検出する位相差検出ステップと、前記受信パラレルデータを解析して、前記受信パラレルデータに含まれる前記パケットの受信開始遅れ量を検出する受信開始遅れ量検出ステップと、を含み、前記位相差と前記受信開始遅れ量とを加算することで、前記基準パラレルクロックを基準とした、前記パケットの受信開始タイミングの前記受信遅延時間を算出する、シリアル通信ユニットの通信方法。

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