JP2009232462A - クロック情報とデータを伝送する装置及び方法 - Google Patents
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Abstract
【解決手段】データビットを通信する装置は、データビットに対応し、周期的な遷移を有する送信信号を生成する送信部と、生成された送信信号を伝達するデータ線及びデータ線を通じて伝達された送信信号(以下、受信信号という)の周期的な遷移から受信クロック信号を生成し、生成された受信クロック信号によって受信信号をサンプリングして前記データビットを復元する受信部とを含む。したがって、データ線と分離した別途のクロック線がなくても、クロック情報を伝送することができる。
【選択図】図6
Description
第一に、PPDS方式において、データ線と別途にクロック線が要求される。より具体的に、クロック信号がデータ信号と異なる別途の線を通じてタイミング制御部1からデータ駆動部2に伝達されるので、クロック信号の伝送のためのクロック線が要求され、これは、配線の複雑度を増加させ、ディスプレイ製造費用を増加させる。
第三に、PPDS方式において、データ線を通じて伝送されるデータ信号とクロック線を通じて伝送されるクロック信号との間にスキューが存在する場合、データサンプリング過程でエラーが発生することができる。
また、本発明の他の目的は、クロック情報とともにデータを伝送することによって、別途のクロック線から発生するEMI成分を除去することができる方法及び装置を提供することにある。
本発明による通信装置及び方法は、別途のクロック線から発生するEMI成分が除去されるという長所がある。
本発明による通信装置及び方法は、多様な電子装置、特にタイミング制御部とデータ駆動部間のインターフェースなどに適用されることができる。
図2を参照すれば、通信装置は、送信部10、データ線20及び受信部30を備える。
送信部10は、データビットに対応し、周期的な遷移を有する送信信号を生成する。データビットは、多様な情報を含むことができる。例えば、データビットは、イメージ情報を含むことができる。他の例として、データビットは、各種制御情報を含むことができる。さらに他の例として、データビットは、エラー検出及び/またはエラー補正などに使用されることができる情報を含むことができる。例えば、周期的な遷移は、L(Lは2以上の整数)個のデータビットごとに挿入されたダミービットによって発生することができる。
図3を参照すれば、データ線20を通じて伝送しようとするデータビットは、2進数であり、‘10101100100011100’である。データ線20を通じて実際に伝送される送信信号は、データビットにダミービットが挿入された信号である。データ線20が差動対(differential pair)の場合には、実線で表示された送信信号及び点線で表示された送信信号が差動対を通じて伝送され、データ線20が単一線である場合には、実線で表示された送信信号及び点線で表示された送信信号のうちいずれか1つの送信信号が単一線を通じて伝送される。
図4を参照すれば、送信部10は、ダミービット挿入部11及び駆動部12を含む。
ダミービット挿入部11は、データビットを入力され、入力されたデータビットの間に1つまたは複数(例えば、2個)のダミービットを周期的に挿入して送信ビットを生成する。送信信号は、挿入された1つまたは複数のダミービットによって周期的な遷移を有する。
図5は、図2の受信部の構成を示すブロック図である。
図5を参照すれば、受信部30は、クロック生成部31及びサンプラー32を含む。
クロック生成部31は、データ線20を通じて受信信号を伝達され、伝達された受信信号の周期的な遷移から受信クロック信号を生成する。したがって、受信クロック信号は、受信信号の周期的な遷移の周期に対応する周期を有する。例えば、受信クロック信号は、周期的な遷移の周期と同一の周期を有し、互いに位相を異にするL(Lは連続された2個の周期的な遷移の間に存在するデータビットの個数)個のクロックで構成されることもできる。この場合、サンプラー32は、L個のクロックを使用してL個のデータビットをサンプリングする。他の例として、受信クロック信号は、周期的な遷移の周波数(周期的な遷移の周期の逆数)の整数倍(一例として、L個のデータビットごとにM個のダミービットが挿入された場合に、(L+M)倍)に該当する周波数を有する1個のクロックで構成されることもできる。この場合、サンプラー32は、1個のクロックを使用してL個のデータビットをサンプリングする。
図6は、図5のクロック生成部の一例を示す図であり、図7は、図6に示された主要信号を説明するための図である。
[数式1]
T−(P/N)<T_START<T
T<T_END<T+(P/N)
仮に、開始時点T_STARTが[T−(P/N)]以下であるか、終了時点T_ENDが[T+(P/N)]以上であれば、イネーブル信号ENが印加される期間の間に、周期的な遷移以外の受信信号の所望しない遷移が存在するようになる。また、開始時点T_STARTがT超過であるか、終了時点T_ENDがT未満であれば、イネーブル信号ENが印加される期間の間に、周期的な遷移が存在しなくなる。図7には、開始時点が[T−(P/2N)]であり、終了時点が[T+(P/2N)]である場合が表現されている。
[数式2]
T−2×(P/N)<T_START<T
T<T_END<T+(P/N)
イネーブル信号生成部620は、DLL640で求められることができる様々な遅延クロックのうち少なくとも1つによってイネーブル信号ENを生成する。図6には、イネーブル信号生成部620が第1インバータI1で出力される第1遅延クロックDC1及び第17インバータI17で出力される第17遅延クロックDC17を入力される例が示されている。第1遅延クロックDC1は、DLL640に入力される信号に対して(P/2N)だけ遅延された信号であり、第17遅延クロックDC17は、DLL640に入力される信号に対して−(P/2N)だけ遅延された信号である。
図8は、図5のクロック生成部の他の例を示す図である。
図8を参照すれば、クロック生成部31は、図6のクロック生成部31に比べて、遅延部810及びスイッチ820をさらに含む。
図9を参照すれば、クロック生成部31は、遷移検出回路40及び発振器50を含む。
図11は、図9の遷移検出器の一例を説明するための図である。
まず、イネーブル信号が印加されない期間には、第1乃至第3フリップフロップFF1、FF2、FF3のリセット端RSに‘1’が印加されるので、第1乃至第3フリップフロップFF1、FF2、FF3は、‘0’を出力する。したがって、遷移差信号UP、DNは0,0になる。遷移差信号UP、DNが0,0であることは、遷移差がないことを意味する。イネーブル信号ENが印加されても、受信信号の上昇エッジ、受信信号の下降エッジ及びフィードバッククロック信号FCの上昇エッジのうち少なくともいずれか1つが発生する前には、遷移差信号UP、DNは0,0状態を維持する。
フィードバッククロック信号FCの上昇エッジがイネーブル信号ENが印加される期間内に位置するようにするためには、フィードバッククロック信号FCの初期同期が必要である。フィードバッククロック信号FCの初期同期のためには、データビットに対応し、周期的な遷移を有する送信信号を受信部30に伝送しない期間の間に、送信部10が送信信号の周期的な遷移の周期に対応する周期(例えば、同一の周期)を有する送信クロック信号を受信部30に伝送する必要がある。送信クロック信号は、データ線20と別途の線を通じて伝送されることもでき、データ線20を通じて伝送されることもできる。
図12は、図5のクロック生成部のさらに他の例を示す図であり、図13は、図12の遷移検出器を示す図である。
図12を参照すれば、クロック生成部31は、図9のクロック生成部31に比べて、スイッチ53をさらに含む。
第1スイッチSW1は、第2フリップフロップFF2の出力及び‘0’のうち選択信号INIによって選択されたいずれか1つの信号を第1論理合演算器OR1に出力する。より具体的に、第1スイッチSW1は、初期同期を獲得する期間には‘0’を出力し、初期同期を獲得した後には、第2フリップフロップFF2の出力を出力する。第2スイッチSW2は、イネーブル信号EN及び‘1’のうち選択信号INIによって選択されたいずれか1つの信号をインバータINVに出力する。より具体的に、第2スイッチSW2は、初期同期を獲得する期間には‘1’を出力し、初期同期を獲得した後には、イネーブル信号ENを出力する。
30 受信部
31 クロック生成部
32 サンプラー
40 遷移検出回路
41 遷移検出器
42 イネーブル信号生成部
43 低帯域通過フィルタ
50 発振器
51 遅延線
52 フィードバック線
53 スイッチ
Claims (12)
- データビットを通信する装置において、
前記データビットに対応し、周期的な遷移を有する送信信号を生成する送信部と、
前記生成された送信信号を伝達するデータ線と、
前記データ線を通じて伝達された前記送信信号(以下、受信信号という)の前記周期的な遷移から受信クロック信号を生成し、前記生成された受信クロック信号によって前記受信信号をサンプリングして前記データビットを復元する受信部とを含む装置。 - 前記周期的な遷移は、前記データビットにダミービットを周期的に挿入して生成されることを特徴とする請求項1に記載の装置。
- 前記ダミービットは、前記データビットのうち前記ダミービット直前のデータビットと異なる値を有することを特徴とする請求項2に記載の装置。
- 前記ダミービットは、前記データビットのうち前記ダミービット直後のデータビットと異なる値を有することを特徴とする請求項2に記載の装置。
- 前記受信部は、DLL(Delay-Locked Loop)を利用して前記伝達された受信信号の前記周期的な遷移から前記受信クロック信号を生成し、前記生成された受信クロック信号によって前記受信信号をサンプリングして前記データビットを復元することを特徴とする請求項1に記載の装置。
- 前記受信部は、
前記伝達された受信信号の遷移を検出する遷移検出器と、
前記検出された遷移のうち前記周期的な遷移に対応するクロック信号である基準クロック信号を生成する基準クロック信号生成部と、
前記基準クロック信号生成部が前記検出された遷移のうち前記周期的な遷移によって動作するようにするイネーブル信号を生成するイネーブル信号生成部と、
前記生成された基準クロック信号を利用して前記受信クロック信号を生成するDLLと、
前記生成された受信クロック信号によって前記受信信号をサンプリングして前記データビットを復元するサンプラーとを含むことを特徴とする請求項1に記載の装置。 - 前記DLLは、
前記生成された基準クロック信号の遷移とフィードバッククロック信号の遷移との位相差を検出し、前記検出された位相差に比例する電圧信号を生成する位相検出器と、
前記生成された電圧信号から高周波成分を減少させてフィードバック電圧信号を生成するループフィルタと、
前記生成されたフィードバック電圧信号によって前記生成された基準クロック信号を遅延させて前記受信クロック信号を生成する遅延線と、を含むことを特徴とする請求項6に記載の装置。 - 前記受信部は、
前記受信信号の前記周期的な遷移に対応する周期を有する送信クロック信号を受信し、前記受信された送信クロック信号及び前記生成された基準クロック信号のうちいずれか1つの信号を前記位相検出器に提供するスイッチをさらに含み、
前記位相検出器は、前記スイッチによって提供された信号の遷移と前記フィードバッククロック信号の遷移との位相差を検出し、前記検出された位相差に比例する電圧信号を生成することを特徴とする請求項7に記載の装置。 - 前記イネーブル信号生成部は、前記遅延線から求められることができる様々な遅延クロック信号のうち少なくともいずれか1つによって前記イネーブル信号を生成することを特徴とする請求項7に記載の装置。
- 前記受信部は、
前記受信信号の前記周期的な遷移及びフィードバッククロック信号の遷移との時間差に対応する信号を出力する遷移検出器と、
前記遷移検出器が前記受信信号の様々な遷移のうち前記周期的な遷移によって動作するようにするイネーブル信号を提供するイネーブル信号生成部と、
前記時間差に対応する信号によって前記フィードバッククロック信号及び前記受信クロック信号の位相を変更する発振器と、
前記受信クロック信号によって前記受信信号をサンプリングして前記データビットを復元するサンプラーとを含むことを特徴とする請求項1に記載の装置。 - 前記送信部は、
前記データビットに前記送信信号が前記周期的な遷移を有するようにするダミービットを挿入して送信ビットを生成するダミービット挿入部と、
前記生成された送信ビットに対応する前記送信信号を出力する駆動部とを含むことを特徴とする請求項1に記載の装置。 - データビットを通信するための方法において、
前記データビットに対応し、周期的な遷移を有する送信信号を生成する段階と、
前記生成された送信信号をデータ線を通じて伝達する段階と、
前記データ線を通じて伝達された前記送信信号(以下、受信信号という)の前記周期的な遷移から受信クロック信号を生成する段階と、
前記生成された受信クロック信号によって前記受信信号をサンプリングして前記データビットを復元する段階とを含む方法。
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