JP2005071586A - 回路装置、メモリ装置及びクロックスキュー補償方法 - Google Patents

Abstract

【課題】センタリングエラーを起こすクロックスキューを補償するメモリ装置及びそのクロックスキュー補償方法を提供する。
【解決手段】外部クロック信号と出力データ信号とのセンタリングエラーを起こすクロックスキューを補償するために、メモリ装置の内部に出力データ信号と外部クロック信号との位相差を検出してアップまたはダウン信号を発生する位相検出部と、スキュー補償を指令するカリブレーション信号によってイネーブルされ、アップまたはダウン信号に応答して所定のオフセットコードを発生させるアップダウンカウンターを含む。オフセットコードは、ＤＬＬ回路にフィードバックされて、これによって外部クロック信号のエッジが出力データ信号の中間点がセンタリングされる。これにより、コントローラとメモリ装置との通信なしにオフセットコードを発生させうる。
【選択図】図８

Description

本発明は、半導体メモリ装置、それに好適な回路装置及びクロックスキュー保証方法に係り、例えば、外部クロック信号と出力データ信号とのセンタリングエラーを起こすクロックスキューを補償する遅延ロッキング回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＤＬＬ）を含む回路装置及び半導体メモリ装置及びそのクロックスキュー補償方法に関する。

コンピュータシステムバスの速度が１００ＭＨｚ以上に高まることによって現存するクロッキング方式にも変化が必要となった。特に、最近は、クロック伝送方式は、既存の共通クロック方式からソースシンクロナス方式変更された。

図１は、共通クロック方式を説明する図面である。これを参照すれば、クロック信号ＣＬＫはデータ経路とは別途に提供され、ドライバ１１０は、クロックＣＬＫに応答してデータを伝送し、レシーバー１３０はクロックＣＬＫに応答してデータを受信する。

図２は、図１の共通クロック方式のタイミング図である。これを参照すれば、クロックＣＬＫのエッジから第１遅延時間ｔ１後にドライバ１１０によるデータ伝送が行われ、ドライバ１１０のデータ伝送時点から第２遅延時間ｔ２と第３遅延時間ｔ３とを加算した時間後にレシーバー１３０でデータが受信される。第１遅延時間ｔ１は、ドライバ１１０により遅延される時間であり、第２遅延時間ｔ２は、伝送ライン１２０を通過しながら遅延される時間であり、第３遅延時間ｔ３は、レシーバー１３０により遅延される時間である。

このような共通クロック方式において、データ受信をクロックＣＬＫに同期させるための最小クロック周期ｔＣＬＫｍｉｎは、次のように定義される。

ｔＣＬＫｍｉｎ＝ｔ１＋ｔ２＋ｔ３
共通クロック方式では、最小クロック周期の制限のためにクロックＣＬＫを高速化させることが不可能である。これに対して、最小クロック周期ｔＣＬＫｍｉｎのｔ２成分を減らすための方法として、ソースシンクロナス方式では、図３のようなソースシンクロナス方式が導入された。図３に示すように、データ経路に存在する伝送ライン１２０と同様にクロック経路にも伝送ライン２２０をおいて、最小クロック周期ｔＣＬＫｍｉｎでｔ２成分をなくすことによって、データとクロックＣＬＫとの間の伝送ラインによるタイミング不一致を減らす。レシーバー１３０で受信されるデータは、図４のように、クロックＣＬＫのエッジに同期して伝送される。

クロックＣＬＫは、クロックバッファ２１０、２３０を通じて内部回路（図３）に供給される。クロックＣＬＫがクロックバッファ２１０、２３０を通過するのにかかる遅延時間ｔ１、ｔ３は、クロックスキューを起こす。クロックスキューは、高速データ伝送を阻害する成分になる。クロックスキューを除去するための方法として、ＰＬＬまたはＤＬＬ回路が使われる。ＰＬＬまたはＤＬＬ回路は、クロック信号が入出力される入力バッファまたは出力バッファの遅延時間を相殺したクロック信号を発生する。このクロック信号に同期したデータを出力バッファを通じて送り出すことによって、クロック信号と出力データが整列及び同期される。

同期式メモリ装置、例えばＳＤＲＡＭは、ＤＬＬ回路を使用してクロック信号のエッジと出力データのエッジとが同期するように設計された。特に、ラムバスＤＲＡＭ（Ｒａｍｂｕｓ ＤＲＡＭ：以下"ＲＤＲＡＭ"）のようなパケット単位ＤＲＡＭは、データ伝送時間の中間点でクロック信号ＣＴＭ（Ｃｌｏｃｋ−Ｔｏ−Ｍａｓｔｅｒ）によるデータサンプリングが起こるように設計される（図５）。

図６は、ＲＤＲＡＭにおける出力データ信号の発生のための回路構成を説明する図面である。これを参照すれば、ＣＴＭクロック信号と出力ドライバ複写部６２０の出力クロック信号を入力するＤＬＬ回路６１０が、９０゜の位相差を有するｔＣＬＫ０クロック信号とｔＣＬＫ９０クロック信号とが発生する。ｔＣＬＫ０クロック信号は、第１経路６３０を通じて出力マルチプレクサ（ＭＵＸ）６７１、６７２、６７３、６７４を駆動するｔＣＬＫクロック信号を発生させる。ｔＣＬＫ９０クロック信号は、第１経路６３０と同様に構成される第２経路６４０を経由してＭＵＸ部６６０と第２経路のバッファ６４０と出力ドライバ６８１、６８２、６８３、６８４の時間遅延を補償する出力ドライバ複写部６２０を通じてＤＬＬ回路６１０に提供される。ｔＣＬＫ０クロック信号は、第１経路６３０と同じ第３経路６５０を通じて発生する出力信号によりデューティーが調節され、ｔＣＬＫ９０クロック信号は、第２経路６４０の出力信号によりデューティーが調節される。

ｔＣＬＫクロック信号によりスイッチングされる、例えば１つのＭＵＸ６７４と出力ドライバ６８４とを通じて発生する出力データＤＱ０は、ＣＴＭクロック信号に対して９０゜の位相差を有するクロック信号に同期して出力されるために、出力データＤＱ０は、理想的にＣＴＭクロック信号のエッジにその中間点が一致するようになる。

ところが、バッファ、第１ないし第３経路部６３０、６４０、６５０のインターコネクションライン、出力ドライバ複写部６２０などの遅延時間による差、信号経路の差、工程変化依存率の差などによって、出力データＤＱとＣＴＭクロック信号とが正確に９０゜の位相差を有しなくなるという問題が発生する。これを出力データとＣＴＭクロック信号とのセンタリングエラーという。センタリングエラーを解決する方案として、ヘイスティングＤＬＬ回路が図７に示されている。

図７に示すヘイスティングＤＬＬ回路７００では、ＣＴＭクロック信号と出力ドライバ複写部６２０の出力クロック信号との位相差を検出する位相検出部（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ：ＰＤ）７１０、ＰＤ ７１０の出力を受信する最終ステートマシン（Ｆｉｎａｌ Ｓｔａｔｅ Ｍａｃｈｉｎｅ：ＦＳＭ）７２０、ＦＳＭ ７２０の出力とオフセットコードを受信する合算部７３０、合算部７３０の出力に応答してｔＣＬＫ０クロック信号を発生する第１位相ミキサー７４０とＦＳＭ ７２０の出力に応答してｔＣＬＫ９０クロック信号を発生する第２位相ミキサー７５０を含む。

オフセットコードは、ＣＴＭクロック信号と出力データＤＱ０のセンタリングエラーに相当するものであって、出力データＤＱ０発生のタイミング信号として使われるｔＣＬＫ０クロック信号に追加して補償する。ところが、このオフセットコードは、コントローラとＲＤＲＡＭとの間の通信を通じて最適値を探す過程を必要とする短所がある。

したがって、ＲＤＲＡＭ自体が自己の出力データをモニタリングし、その位相とＣＴＭクロック信号との位相を比較してオフセットコードを定める方法が存在するならば、コントローラとＲＤＲＡＭとの間の通信が必要でなくなる。

本発明の目的は、外部クロック信号と出力データ信号とのセンタリングエラーを起こすスキューを補償する回路装置及びメモリ装置を提供するところにある。

本発明の他の目的は、外部クロック信号エッジに出力データ信号の中間点が一致するようにセンタリングさせるクロックスキュー補償方法を提供するところにある。

前記目的を解決するために、本発明の第１の側面に係る出力データ信号と外部クロック信号との間のスキューを補償する回路装置は、出力データ信号と外部クロック信号との位相差を検出してアップまたはダウン信号を発生する位相検出部と、スキュー補償を指令するキャリブレーション信号によってイネーブルされ、アップまたはダウン信号に応答して所定のオフセットコードを発生するアップダウンカウンターと、キャリブレーション信号に応答してオフセットコードを受信し、外部クロック信号に対して第１及び第２位相差をそれぞれ有する第１クロック信号及び第２クロック信号を発生するＤＬＬ回路と、第１クロック信号に応答して出力データ信号を発生する出力ドライバと、を含む。

望ましくは、ＤＬＬ回路は、外部クロック信号に対して０゜の前記第１位相差を有する第１クロック信号と、外部クロック信号に対して９０゜の第２位相差を有する第２クロック信号を発生させるために、ＤＬＬ回路が発生した第１クロック信号が通る伝送ラインと同じ伝送ラインを通る第２クロック信号と外部クロック信号との位相差を検出する位相検出部と、位相検出部により検出された位相差に応答して可変遅延量を調整するステートマシンと、キャリブレーション信号に応答してアップダウンカウンターから提供されるオフセットコードを受信する第１合算部と、第１合算部の出力とステートマシンの出力とを受信する第２合算部と、第２合算部の出力に応答して第１クロック信号を発生する第１位相ミキサー部と、ステートマシンの出力に応答して第２クロック信号を発生する第２位相ミキサー部と、を含む。

前記目的を解決するために、本発明の第２の側面に係るメモリ装置は、出力データ信号と外部クロック信号との位相差を検出してアップまたはダウン信号を発生する位相検出部と、スキュー補償を指令するキャリブレーション信号によってイネーブルされ、アップまたはダウン信号に応答して所定のオフセットコードを発生するアップダウンカウンターと、キャリブレーション信号に応答してオフセットコードを受信し、外部クロック信号に対して第１及び第２位相差をそれぞれ有する第１クロック信号及び第２クロック信号を発生するＤＬＬ回路と、第１クロック信号が通る伝送ラインを含む第１経路部と、第１経路部と同一に構成され、前記第２クロック信号が通る第２経路部と、第１クロック信号によってトグルされ、キャリブレーション信号に応答して出力データ信号を発生させる出力ドライバと、出力ドライバと同一に構成され、第２経路部を通過した前記第２クロック信号を入力してＤＬＬ回路にフィードバックする出力ドライバ複写部と、を含む。

前記他の目的を解決するために、本発明の第３の側面に係る出力データ信号と外部クロック信号間のスキューを補償する方法は、出力データ信号と外部クロック信号との位相差を検出してアップまたはダウン信号を発生する段階と、スキュー補償を指令するキャリブレーション信号とアップまたはダウン信号とに応答して所定のオフセットコードを発生する段階と、ＤＬＬ回路を通じて外部クロック信号に対して第１及び第２位相差をそれぞれ有する第１クロック信号及び第２クロック信号を発生する段階と、ＤＬＬ回路が発生した第１クロック信号が通る伝送ラインと同じ伝送ラインを通る第２クロック信号と外部クロック信号との位相差を検出する段階と、前記検出された位相差に応答して可変遅延量を調整する段階と、キャリブレーション信号に応答してアップダウンカウンターから提供されるオフセットコードを受信して第１クロック信号と第２クロック信号とを発生する段階と、を含む。

前記他の目的を解決するために、本発明の第３の側面に係るメモリ装置の出力データ信号と外部クロック信号との間のスキューを補償する方法は、外部クロック信号と第１及び第２位相差をそれぞれ有する第１クロック信号と第２クロック信号とを発生させる段階と、出力データ信号と外部クロック信号との位相差を検出してアップまたはダウン信号を発生する段階と、スキュー補償を指令するキャリブレーション信号を活性化し、アップまたはダウン信号に応答して所定のオフセットコードを発生する段階と、活性化されたキャリブレーション信号に応答してオフセットコードを受信し、第１クロック信号のエッジと第１クロック信号によってトグルされる出力データ信号のエッジとを一致させる段階と、キャリブレーション信号の非活性化に応答してオフセットコードをリセットする段階と、オフセットコードのリセットに応答して外部クロック信号のエッジに出力データ信号の中間点を一致させる段階と、を含む。

本発明によれば、例えば、コントローラとメモリ装置との通信なしにオフセットコードを発生させうる。

本発明とその動作上の利点及び本発明の実施によって解決される目的を十分に理解するためには、本発明の望ましい実施形態を例示する図面及びそれに関連する記載内容を参照する必要がある。

以下、図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を表す。

図８は、本発明の一実施形態のメモリ装置を説明する図面である。これを参照すれば、メモリ装置８００は、ＤＬＬ回路８１０、第１経路部８２０、第２経路部８３０、第３経路部８４０、出力ドライバ複写部８５０、ＭＵＸ部８６０、８７１、８７２、８７３、８７４、出力ドライバ８８１、８８２、８８３、８８４、位相検出部８９０、そしてアップダウンカウンター８９５を含む。

ＤＬＬ回路８１０は、ＣＴＭクロック信号と出力ドライバ複写部８５０の出力クロック信号との間の位相差を検出する第１位相検出部８１１、第１位相検出部８１１の出力に応答するステートマシン８１２、アップダウンカウンター８９５から提供されるオフセットコード（ＯＦＦＳＥＴ ＣＯＤＥ）とキャリブレーション信号ＣＡＬとを受信する第１合算部８１３、ステートマシン８１２の出力と第１合算部８１３の出力とを受信する第２合算部８１４、第２合算部８１４の出力に応答して第１クロック信号ｔＣＬＫ０を発生する第１ミキサー部８１５、そしてステートマシン８１２の出力に応答して第２クロック信号ｔＣＬＫ９０を発生する第２ミキサー部８１６を含む。

第１経路部８２０は、ＤＬＬ回路８１０が発生する第１クロック信号ｔＣＬＫ０が出力ドライバ８８１、８８２、８８３、８８４と連結されたＭＵＸ８７１、８７２、８７３、８７４に提供されるまでに通る物理的な伝送ラインを意味する。第１クロック信号ｔＣＬＫ０は、第１経路部８２０を通じて内部クロック信号ｔＣＬＫとして出力される。

第２経路部８３０は、第１経路部８２０と同じ物理的な伝送ラインで構成され、第２クロック信号ｔＣＬＫ９０を受信してその伝送ラインによる遅延時間を考慮して第２クロック信号ｔＣＬＫ９０のデューティーを調整する。

第３経路部８４０は、第１経路部８２０と同じ物理的な伝送ラインで構成されて、第１クロック信号ｔＣＬＫ０が第１経路部８２０を通過しながら生じる遅延時間を考慮して第１クロック信号ｔＣＬＫ０のデューティーを調整する。

第２経路部８３０を通過した第２クロック信号ｔＣＬＫ９０は、ＭＵＸ部８６０と出力ドライバ複写部８５０を通じてＤＬＬ回路８１０の第１位相検出部８１１に提供される。ＭＵＸ部８６０と出力ドライバ複写部８５０とは、内部クロック信号ｔＣＬＫと連結されるＭＵＸ部８７１、８７２、８７３、８７４と出力ドライバ８８１、８８２、８８３、８８４との負荷及び遅延時間を第２クロック信号ｔＣＬＫ９０に反映するために使われ、その出力は、ＤＬＬ回路８１０に提供される。

内部クロック信号ｔＣＬＫは、出力ドライバ８８１、８８２、８８３、８８４と連結されるＭＵＸ部８７１、８７２、８７３、８７４をトグルさせる。メモリ装置８００の内部回路ブロック（図示せず）から出力される内部データＤＡＴＡと内部クロック信号ｔＣＬＫとに応答するＭＵＸ部８７１、８７２、８７３、８７４の出力は、出力ドライバ８８１、８８２、８８３、８８４をスイッチングさせる。そして、ＭＵＸ部８７１、８７２、８７３、８７４のうち１つの第４ＭＵＸ部８７４は、キャリブレーション信号ＣＡＬに応答して第４出力ドライバ８８４を駆動して出力データパッドＤＱｘにデータを出力させる。

出力ドライバのうち代表的に第４出力ドライバ８８４を説明すれば、ＭＵＸ部８７４の出力がゲートに連結され、接地電圧ＶＳＳがそのソースに連結され、データ出力パッドＤＱｘにそのドレインが連結されるＮＭＯＳトランジスタで構成される。データ出力パッドＤＱｘは、外部的にターミネ−ション電圧Ｖｔｅｒｍ（図示せず）に連結されるターミネ−ション抵抗Ｒｔｅｒｍ（図示せず）と連結されて、初期にロジックハイレベルを有し、出力ドライバ８８４の駆動如何によってロジックローレベルに変化する。

第２位相検出部８９０は、データ出力パッドＤＱｘに出力されるデータとＣＴＭクロック信号との位相差を検出してその結果によってアップ信号またはダウン信号を発生する。データ出力パッドＤＱｘのデータとＣＴＭクロック信号との位相差は、センタリングエラーを意味する。アップダウンカウンター８９５は、アップまたはダウン信号を受信し、キャリブレーション信号ＣＡＬによってイネーブルされてオフセットコードＯＦＦＳＥＴ ＣＯＤＥを発生する。オフセットコードは、前述したＤＬＬ回路８１０内部の第１合算部８１３に提供されて、これによってデータ出力パッドＤＱｘのデータとＣＴＭクロック信号とのセンタリングエラーが直ちにＤＬＬ回路８１０にフィードバックされて第１クロック信号ｔＣＬＫ０の発生に反映される。

本発明の望ましい実施形態のメモリ装置８００の動作は、図９のように行われる。

（ａ）キャリブレーション信号ＣＡＬがロジックローレベルであれば、内部クロック信号ｔＣＬＫにトグルされ、内部データＤＡＴＡに応答して出力データパッドＤＱｘにデータが載せられる。内部クロック信号ｔＣＬＫを発生させる基準クロックであるＣＴＭクロック信号と出力データパッドＤＱｘに載せられたデータとの間にセンタリングエラー△Ｅが生じる。

（ｂ）キャリブレーション信号ＣＡＬがロジックハイレベルに遷移されれば、内部クロック信号ｔＣＬＫとキャリブレーション信号ＣＡＬとに応答する第４ＭＵＸ部８７４と第４出力ドライバ８８４とを通じて出力データパッドＤＱｘがトグルされる。この時、出力データパッドＤＱｘのデータとＣＴＭクロック信号との位相差を検出する第２位相検出部８９０によりアップまたはダウン信号が発生する。アップまたはダウン信号とキャリブレーション信号ＣＡＬとに応答するアップダウンカウンター８９５により所定（例えば２ビット）のオフセットコードＯＦＦＳＥＴ ＣＯＤＥが発生する。

（ｃ）キャリブレーション信号ＣＡＬがロジックハイレベルに維持され続け、オフセットコードＯＦＦＳＥＴ ＣＯＤＥがＤＬＬ回路８１０の第１合算部８１３に提供されて、内部クロック信号ｔＣＬＫの発生時に、ＣＴＭクロック信号と出力データパッドＤＱｘのデータとのセンタリングエラーが反映される。それにより、出力データパッドＤＱｘのデータとＣＴＭクロック信号との位相差が補償されて、内部クロック信号ｔＣＬＫにトグルされる出力データパッドＤＱｘのデータとＣＴＭクロック信号との位相が一致する。

（ｄ）この後、キャリブレーション信号ＣＡＬがロジックローレベルに遷移すれば、アップダウンカウンター８９５のオフセットコードは００にリセットされる。これにより、ＤＬＬ回路８１０は、第１内部クロック信号ｔＣＬＫ０の発生を正確に９０゜遅延させる。これによって第１内部クロック信号ｔｃｌｋ０の基準信号であるＣＴＭクロック信号のエッジは出力データパッドＤＱｘのデータ中間点に一致する。

本発明は、図面に示された一実施形態に基づいて説明されたが、これは例示的なものに過ぎず、本技術分野の当業者であれば、これに基づいて多様な変形及び均等な他の実施形態の採用が可能である点を理解することができる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により定められねばならない。

本発明は、クロック信号と出力データとのセンタリングエラーを起すクロックスキューを補償する半導体メモリ装置に好適である。

共通クロック方式を説明する図面である。 図１の共通クロック方式のタイミング図である。 ソースシンクロナス方式を説明する図面である。 図３のソースシンクロナス方式のタイミングダイヤグラムを説明する図面である。 ＲＤＲＡＭのデータ伝送方式を説明する図面である。 ＲＤＲＡＭでの出力データ信号発生のための回路構成を説明する図面である。 ヘイスティングＤＬＬ回路を説明する図面である。 本発明の一実施形態のメモリ装置を説明する図面である。 図８のメモリ装置の動作タイミングダイヤグラムを説明する図面である。

符号の説明

８００ メモリ装置
８１０ ＤＬＬ回路
８１１ 第１位相検出部
８１２ ステートマシン
８１３ 第１合算部
８１４ 第２合算部
８１５ 第１ミキサー部
８１６ 第２ミキサー部
８２０ 第１経路部
８３０ 第２経路部
８４０ 第３経路部
８５０ 出力ドライバ複写部
８６０、８７１、８７２、８７３、８７４ ＭＵＸ部
８８１、８８２、８８３、８８４ 出力ドライバ
８９０ 位相検出部
８９５ アップダウンカウンター
ＣＴＭ クロック信号
ＣＡＬ キャリブレーション信号
ＦＳＭ 最終ステートマシン
ＤＱｘ 出力データパッド

Claims (14)

1. 出力データ信号と外部クロック信号との間のスキューを補償する回路装置において、
   前記出力データ信号と前記外部クロック信号との位相差を検出してアップまたはダウン信号を発生する位相検出部と、
   前記スキューの補償を指令するキャリブレーション信号によってイネーブルされ、前記アップまたはダウン信号に応答して所定のオフセットコードを発生するアップダウンカウンターと、
   前記キャリブレーション信号に応答して前記オフセットコードを受信し、前記外部クロック信号に対して第１及び第２位相差をそれぞれ有する第１クロック信号及び第２クロック信号を発生するＤＬＬ回路と、
   前記第１クロック信号に応答して前記出力データ信号を発生する出力ドライバと、
   を具備することを特徴とする回路装置。
2. 前記ＤＬＬ回路は、
   前記外部クロック信号に対して０゜の前記第１位相差を有する前記第１クロック信号と、前記外部クロック信号に対して９０゜の前記第２位相差を有する前記第２クロック信号とを発生することを特徴とする請求項１に記載の回路装置。
3. 前記ＤＬＬ回路は、
   前記第２クロック信号と前記外部クロック信号との位相差を検出する位相検出部と、
   前記位相検出部により検出された前記位相差に応答して遅延を調整するステートマシンと、
   前記キャリブレーション信号に応答して前記アップダウンカウンターから提供されるオフセットコードを受信する第１合算部と、
   前記第１合算部の出力と前記ステートマシンの出力とを受信する第２合算部と、
   前記第２合算部の出力に応答して前記第１クロック信号を発生する第１位相ミキサー部と、
   前記ステートマシンの出力に応答して前記第２クロック信号を発生する第２位相ミキサー部と、
   を具備することを特徴とする請求項２に記載の回路装置。
4. 出力データ信号と外部クロック信号との間のスキューを補償するメモリ装置において、
   前記出力データ信号と前記外部クロック信号との位相差を検出してアップまたはダウン信号を発生する位相検出部と、
   前記スキュー補償を指令するキャリブレーション信号によってイネーブルされ、前記アップまたはダウン信号に応答して所定のオフセットコードを発生するアップダウンカウンターと、
   前記キャリブレーション信号に応答して前記オフセットコードを受信し、前記外部クロック信号に対して第１及び第２位相差をそれぞれ有する第１クロック信号及び第２クロック信号を発生するＤＬＬ回路と、
   前記第１クロック信号によってトグルされ、前記キャリブレーション信号に応答して前記出力データ信号を発生する出力ドライバと、
   前記出力ドライバと同一に構成され、前記第２クロック信号を入力して前記ＤＬＬ回路にフィードバックする出力ドライバ複写部と、
   を具備することを特徴とするメモリ装置。
5. 前記ＤＬＬ回路は、
   前記外部クロック信号に対して０゜の前記第１位相差を有する前記第１クロック信号と、前記外部クロック信号に対して９０゜の前記第２位相差を有する前記第２クロック信号とを発生することを特徴とする請求項４に記載のメモリ装置。
6. 前記メモリ装置は、
   前記第１クロック信号が通る伝送ラインを含む第１経路部と、
   前記第２クロック信号が通る伝送ラインを含み、前記第２クロック信号のデューティーを調節する第２経路部と、
   前記第１クロック信号のデューティーを調節する第３経路部と、
   を具備することを特徴とする請求項４に記載のメモリ装置。
7. 前記メモリ装置は、
   前記第１クロック信号、前記キャリブレーション信号及び内部データ信号に応答して前記出力ドライバを制御するマルチプレクサを具備することを特徴とする請求項４に記載のメモリ装置。
8. 前記ＤＬＬ回路は、
   前記外部クロック信号と前記出力ドライバ複写部の出力とを入力して前記外部クロック信号と前記出力ドライバ複写部出力との間の位相差を検出する位相検出部と、
   前記位相検出部により検出された前記位相差に応答して可変遅延量を調整するステートマシンと、
   前記キャリブレーション信号に応答して前記アップダウンカウンターから提供されるオフセットコードを受信する第１合算部と、
   前記第１合算部の出力と前記ステートマシンの出力とを受信する第２合算部と、
   前記第２合算部の出力に応答して前記第１クロック信号を発生する第１位相ミキサー部と、
   前記ステートマシンの出力に応答して前記第２クロック信号を発生する第２位相ミキサー部と、
   を具備することを特徴とする請求項４に記載のメモリ装置。
9. 前記メモリ装置は、
   前記外部クロック信号と前記出力データ信号との間のセンタリングエラーを前記第１クロック信号に反映させるために、前記オフセットコードを前記第１合算部に提供することを特徴とする請求項８に記載のメモリ装置。
10. 出力データ信号と外部クロック信号との間のスキューを補償する方法において、
    前記出力データ信号と前記外部クロック信号との位相差を検出してアップまたはダウン信号を発生する段階と、
    前記スキュー補償を指令するカリブレーション信号と前記アップまたはダウン信号とに応答して所定のオフセットコードを発生する段階と、
    ＤＬＬ回路を通じて前記外部クロック信号に対して第１及び第２位相差をそれぞれ有する第１クロック信号及び第２クロック信号を発生する段階と、
    前記第２クロック信号と前記外部クロック信号との位相差を検出する段階と、
    前記検出された位相差に応答して遅延を調整する段階と、
    前記キャリブレーション信号に応答して前記アップダウンカウンターから提供されるオフセットコードを受信して前記第１クロック信号と前記第２クロック信号とを発生する段階と、
    を具備することを特徴とするクロックスキュー補償方法。
11. 前記外部クロック信号に対して０゜の前記第１位相差を有するように前記第１クロック信号を発生し、前記外部クロック信号に対して９０゜の前記第２位相差を有するように前記第２クロック信号を発生することを特徴とする請求項１０に記載のクロックスキュー補償方法。
12. メモリ装置の出力データ信号と外部クロック信号との間のスキューを補償する方法において、
    前記外部クロック信号に対して第１及び第２位相差をそれぞれ有する第１クロック信号及び第２クロック信号を発生する段階と、
    前記出力データ信号と前記外部クロック信号との位相差を検出してアップまたはダウン信号を発生する段階と、
    前記スキューの補償を指令するキャリブレーション信号を活性化し、前記アップまたはダウン信号に応答して所定のオフセットコードを発生する段階と、
    前記活性化されたキャリブレーション信号に応答して前記オフセットコードを受信し、前記第１クロック信号のエッジと前記第１クロック信号によってトグルされる前記出力データ信号のエッジとを一致させる段階と、
    前記キャリブレーション信号の非活性化に応答して前記オフセットコードをリセットする段階と、
    前記オフセットコードのリセットに応答して前記外部クロック信号のエッジに前記出力データ信号の中間点を一致させる段階と、
    を具備することを特徴とするメモリ装置のクロックスキュー補償方法。
13. 前記外部クロック信号に対して０゜の前記第１位相差を有するように前記第１クロック信号を発生し、前記外部クロック信号に対して９０゜の前記第２位相差を有するように前記第２クロック信号を発生することを特徴とする請求項１２に記載のメモリ装置のクロックスキュー補償方法。
14. 前記メモリ装置は、
    位相検出部と、
    アップダウンカウンターと、
    を具備し、前記位相検出部及び前記アップダウンカウンターは前記クロックスキューに相当する前記オフセットコードを発生させることを特徴とする請求項１２に記載のメモリ装置のクロックスキュー補償方法。

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