DE102004040962A1 - Schaltung und Verfahren zur Kompensation eines Signalversatzes und zugehöriger Speicherbaustein - Google Patents

Schaltung und Verfahren zur Kompensation eines Signalversatzes und zugehöriger Speicherbaustein Download PDF

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Abstract

Die Erfindung bezieht sich auf eine Schaltung zur Kompensation eines Versatzes zwischen einem Ausgabedatensignal (DQx) und einem externen Taktsignal (CTM) und auf ein zugehöriges Kompensationsverfahren sowie einen zugehörigen Speicherbaustein. DOLLAR A Erfindungsgemäß sind ein Phasendetektor (890) zum Detektieren einer Phasendifferenz zwischen dem Ausgabedatensignal (DQx) und dem externen Taktsignal (CTM) und zum Erzeugen eines Aufwärtssignals (UP) oder eines Abwärtssignals (DOWN) in Abhängigkeit von der detektierten Phasendifferenz, ein Aufwärts-/Abwärts-Zähler (895), welcher von einem Kalibriersignal (CAL) freigegeben wird, das eine Versatzkompensation zum Erzeugen eines Offsetcodes in Reaktion auf das Aufwärtssignal (UP) oder das Abwärtssignal (DOWN) anstößt, ein Verzögerungsregelkreis (810) zum Empfangen des Offsetcodes in Reaktion auf das Kalibriersignal (CAL) und zum Erzeugen eines ersten und zweiten Taktsignals (tCLK0, tCLK90) mit einer ersten bzw. zweiten Phasendifferenz aus dem externen Taktsignal (CTM) und ein Ausgabetreiber (884) zum Erzeugen des Ausgabedatensignals (DQx) in Reaktion auf das erste Taktsignal (tCLK) vorgesehen. DOLLAR A Verwendung z. B. für Halbleiterspeicherbausteine vom RDRAM-Typ.

Description

  • Die Erfindung betrifft eine Schaltung und ein Verfahren zur Kompensation eines Versatzes zwischen einem Ausgabedatensignal und einem externen Taktsignal und einen zugehörigen Speicherbaustein.
  • Die Zunahme der Geschwindigkeit von Computersystembussen auf Frequenzen von 100MHz und mehr resultiert in Veränderungen der existierenden Taktsignalübertragungstechniken. Insbesondere haben sich die Taktsignalübertragungstechniken von einer Übertragungstechnik mit einem einzelnen, gemeinsamen Takt zu einer quellensynchronen Übertragungstechnik verändert.
  • 1 zeigt eine Übertragungstechnik mit einzelnem Takt. Wie aus 1 ersichtlich ist, wird ein Taktsignal CLK separat von einem Datensignal Din erzeugt und über einen vom Pfad für das Datensignal Din verschiedenen Pfad einem Treiber 110 zur Verfügung gestellt. Der Treiber 110 überträgt das Datensignal Din in Reaktion auf das Taktsignal CLK und ein Empfänger 130 empfängt das Datensignal Din in Reaktion auf das Taktsignal CLK.
  • 2 zeigt ein Zeitablaufdiagramm der Übertragungstechnik mit gemeinsamem Takt aus 1. Wie aus 2 ersichtlich ist, werden Daten nach einer ersten Verzögerungszeitspanne t1 gemessen ab einem Taktflankenübergang des Taktsignals vom Treiber 110 übertragen, und der Empfänger 130 gibt Daten nach einer aufsummierten Verzögerungszeit einer zweiten Verzögerungszeitspanne t2 und einer dritten Verzögerungszeitspanne t3 gemessen ab dem Zeitpunkt des Übertragens der Daten durch den Treiber 110 aus. Die erste Verzögerungszeitspanne t1 bezeichnet eine Verzögerungszeit des Treibers 110, die zweite Verzögerungszeitspanne t2 bezeichnet eine Verzögerungszeit, während der Daten eine Übertragungsleitung 120 passieren, und die dritte Verzögerungszeitspanne t3 bezeichnet eine Verzögerungszeit des Empfängers 130.
  • Bei der gemeinsamen Taktsignalübertragungstechnik ist eine minimale Taktsignalperiode tCLKmin zum Synchronisieren des Datenempfangs mit dem Taktsignal CLK durch folgende Gleichung 1 bestimmt: tCLKmin = t1 + t2 + t3. (1)
  • Bei der Übertragungstechnik mit einzelnem Takt kann die Taktperiode nicht unter die minimale Taktsignalperiode tCLKmin verkürzt werden. Um die Zeitspanne t2 der minimalen Taktsignalperiode tCLKmin zu reduzieren, ist in jüngerer Zeit eine in 3 dargestellte quellensynchrone Übertragungstechnik vorgeschlagen worden. Wie aus 3 ersichtlich ist, in welcher der Übersichtlichkeit halber für identische oder funktionell äquivalente Elemente gleiche Bezugszeichen wie in 1 verwendet sind, ist außer der Übertragungsleitung 120 im Datenpfad eine Übertragungsleitung 220 in einem Taktsignalpfad angeordnet. Daraus resultiert, dass die Zeitspanne t2 aus der minimalen Taktsignalperiode tCLKmin entfernt wird, wodurch die Zeitunsicherheit reduziert wird, welche von der Übertragungsleitung 120 verursacht wird. Wie in 4 dargestellt ist, sind die vom Empfänger 130 empfangenen Daten mit einer Taktsignalflanke des Taktsignals CLK synchronisiert.
  • Im Fall der 3 und 4 werden interne Schaltkreise, die mit der Anordnung aus 3 verknüpft sind, über Taktpuffer 210 und 230 synchronisiert mit den Takten interner Schaltkreise mit dem Taktsignal CLK versorgt. Die Verzögerungszeiten t1 und t3, welche das Taktsignal CLK benötigt, um die Taktsignalpuffer 210 und 230 zu passieren, verursachen einen Taktsignalversatz, der eine schnelle Datenübertragung limitiert. Um den Taktsignalversatz zu entfernen, wird eine Phasenregelkreis(PLL)-Schaltung oder eine Verzögerungsregelkreis(DLL)-Schaltung benutzt. Die PLL- oder DLL-Schaltung erzeugt ein Taktsignal, das um eine Verzögerungszeit versetzt ist, die von einem Taktsignaleingangspuffer oder einem Taktsignalausgangspuffer erzeugt wird. Die PLL- oder DLL-Schaltung gibt Daten synchron zum Taktsignal über den Taktsignalausgangspuffer aus, so dass das Taktsignal und die Ausgabedaten miteinander synchronisiert sind.
  • Synchrone Speicherbausteine, beispielsweise synchrone dynamische Speicherbausteine mit direktem Zugriff (SDRAMs) sind so ausgeführt, dass Flanken des Taktsignals mit Flanken der Datenausgabe einer DLL-Schaltung synchronisiert sind. Insbesondere paketbasierte DRAMs, wie Rambus-DRAMs, nachfolgend auch als RDRAM bezeichnet, sind so ausgeführt, dass eine Datenabtastung basierend auf einem Takt-zu-Master-Taktsignal (CTM-Taktsignal) am Mittelpunkt einer Datenübertragungszeitperiode ausgeführt werden kann, wie in 5 dargestellt ist.
  • 6 zeigt ein Blockschaltbild einer Schaltung zum Erzeugen eines Ausgabedatensignals in einem RDRAM. Wie aus 6 ersichtlich ist, empfängt eine DLL-Schaltung 610 ein CTM-Taktsignal und ein Taktsignal, das von einer Ausgabetreiber(OD)-Replikationseinheit 620 ausgegeben wird, und erzeugt ein Taktsignal tCLK0 und ein Taktsignal tCLK90, die eine Phasendifferenz von 90° zueinander haben. Das Taktsignal tCLK0 wird während des Passierens eines ersten Pfades 630 in ein Taktsignal tCLK umgewandelt und das Taktsignal tCLK treibt Ausgabemultiplexer (MUXs) 671, 672, 673 und 674. Das Taktsignal tCLK90 passiert einen zweiten Pfad 640, der analog zum ersten Pfad 630 aufgebaut ist, und wird über einen MUX 660 und die OD-Replikationseinheit 620, die Zeitverzögerungen kompensiert, die von Puffern beispielsweise des zweiten Pfades 640, und Ausgabetreibern, z.B. ODs 681, 682 und 683, verursacht werden, zur DLL-Schaltung 610 übertragen. Das Tastverhältnis des Taktsignals tCLK0 wird von einem Signal gesteuert, das von einem dritten Pfad 650 erzeugt wird, der die gleiche Struktur wie der erste Pfad 630 hat, und das Tastverhältnis des Taktsignals tCLK90 wird von einem Signal gesteuert, das vom zweiten Pfad 640 erzeugt wird.
  • Ausgabedaten DQx, die vom Taktsignal tCLK geschaltet und beispielsweise vom MUX 674 und einem Ausgabetreiber 684 erzeugt werden, werden synchronisiert mit einem Taktsignal ausgegeben, das eine Phasenverschiebung von 90° zum CTM-Taktsignal aufweist. Daher sind die Mittelpunkte der Ausgabedaten DQx zu den Flanken des CTM-Taktsignals ausgerichtet.
  • Die Ausgabedaten DQx und das CTM-Taktsignal weisen jedoch eventuell keine exakte Phasenverschiebung von 90° zueinander auf, und zwar aufgrund einer Differenz der Zeitverzögerungen, welche unter anderem von einem Puffer, einer Verbindungsleitung beispielsweise des ersten, zweiten und dritten Pfades 630, 640 und 650, von der OD-Replikationseinheit 620, einer Differenz zwischen Signalpfaden und einer Differenz zwischen den Abhängigkeitsraten aufgrund Prozessveränderungen erzeugt werden. Diese ungenaue Phasendifferenz wird als Zentrierfehler zwischen Ausgabedaten und einem CTM-Taktsignal bezeichnet. Eine in 7 dargestellte Hasting-DLL-Schaltung 700 wird allgemein dazu benutzt, den Zentrierfehler zu kompensieren.
  • Die Hasting-DLL-Schaltung 700 umfasst einen Phasendetektor (PD) 710, eine finale Zustandsmaschine (FSM) oder Ablaufsteuereinheit 720, eine Addierschaltung 730 und einen ersten und einen zweiten Phasenmischer 740 und 750. Der PD 710 detektiert eine Phasendifferenz zwischen dem CTM-Taktsignal und dem Taktsignal, welches von der OD-Replikationseinheit 620 ausgegeben wird. Die FSM 720 empfängt die Ausgabe des Phasendetektors 710. Die Addierschaltung 730 empfängt die Ausgabe des FSM 720 und einen Offsetcode. Der erste Phasenmischer 740 erzeugt das Taktsignal tCLK0 in Reaktion auf die Ausgabe der Addierschaltung 730 und der zweite Phasenmischer 750 erzeugt das Taktsignal tCLK90 in Reaktion auf die Ausgabe des FSM 720.
  • Der Offsetcode korrespondiert mit dem Zentrierfehler zwischen dem CTM-Taktsignal und den Ausgabedaten DQx und wird durch Addieren zum Taktsignal tCLK0 versetzt, welches als Zeittaktungssignal zur Erzeugung der Ausgabedaten DQx benutzt wird. Der Offsetcode erzeugt jedoch einen zusätzlichen Prozess zum Suchen eines optimalen Offsetcodewertes durch eine Kommunikation zwischen einer Steuereinheit und einem RDRAM. Daher besteht Bedarf an einem Verfahren zum Bestimmen eines Offsetcodes mit einem RDRAM, welches seine Ausgabedaten überwacht und die Phase der Ausgabedaten mit der eines CTM-Taktsignals ohne eine Kommunikation zwischen einer Steuereinheit und dem RDRAM vergleicht.
    •
  • Es ist daher Aufgabe der Erfindung, eine Schaltung und ein Verfahren zur Kompensation eines Versatzes zwischen einem Ausgabedatensignal und einem externen Taktsignal anzugeben, die keine zwingende Kommunikation zwischen einer Steuereinheit und einer Speichereinheit er fordern, und einen zugehörigen Speicherbaustein zur Verfügung zu stellen.
  • Die Erfindung löst diese Aufgabe durch eine Schaltung mit den Merkmalen des Patentanspruchs 1 und durch einen Speicherbaustein mit den Merkmalen des Patentanspruchs 9 sowie durch ein Verfahren mit den Merkmalen des Patentanspruchs 10 oder 11.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
  • 1 ein Blockschaltbild einer Übertragungstechnik mit gemeinsamem Taktsignal,
  • 2 ein Zeitablaufdiagramm für die Übertragungstechnik aus 1,
  • 3 ein Blockschaltbild einer quellensynchronen Übertragungstechnik,
  • 4 ein Zeitablaufdiagramm für die quellensynchrone Übertragungstechnik aus 3,
  • 5 ein Zeitablaufdiagramm für die Datenübertragungstechnik für RDRAM-Bausteine,
  • 6 ein Blockschaltbild einer Schaltung zur Erzeugung eines Ausgabedatensignals in einem RDRAM,
  • 7 ein Blockschaltbild einer Halting-DLL-Schaltung,
  • 8 ein Blockschaltbild eines erfindungsgemäßen Speicherbausteins und
  • 9 ein Zeitablaufdiagramm zur Darstellung der Funktionsweise des Speicherbausteins aus 8.
    •
  • Wie aus 8 ersichtlich ist, umfasst ein erfindungsgemäßer Speicherbaustein 800 eine Verzögerungsregelkreisschaltung (DLL-Schaltung) 810, die u.a. einen ersten Phasendetektor (PD) 811 beinhaltet, einen ersten, einen zweiten und einen dritten Pfad 820, 830 und 840, eine Ausgabetreiber(OD)-Replikationseinheit 850, Multiplexer (MUXs) 860, 871, 872, 873 und 874, Ausgabetreiber (OD) 881, 882, 883 und 884, einen zweiten Phasendetektor (PD) 890 und einen Aufwärts-/Abwärts-Zähler 895.
  • Die DLL-Schaltung 810 umfasst den ersten PD 811, eine finale Zustandsmaschine (FSM) 812, eine erste und eine zweite Addierschaltung 813 und 814 und einen ersten und zweiten Phasenmischer 815 und 816. Der erste PD 811 detektiert eine Phasendifferenz zwischen einem Takt-zu-Master-Taktsignal (CTM-Taktsignal) und einem Taktsignal, das von der OD-Replikationseinheit 850 ausgegeben wird. Die FSM 812 reagiert auf die Ausgabe des ersten PD 811. Die erste Addierschaltung 813 empfängt ein Kalibriersignal CAL und einen Offsetcode vom Aufwärts/Abwärts-Zähler 895. Die zweite Addierschaltung 814 empfängt die Ausgabe der FSM 812 und die Ausgabe der ersten Addierschaltung 813. Der erste Phasenmischer 815 erzeugt ein erstes Taktsignal tCLK0 in Reaktion auf die Ausgabe der zweiten Addierschaltung 814. Der zweite Phasenmischer 816 erzeugt ein zweites Taktsignal tCLK90 in Reaktion auf die Ausgabe der FSM 812.
  • Der erste Pfad 820 umfasst eine physikalische Übertragungsleitung, über die das erste Taktsignal tCLK0, das von der DLL-Schaltung 810 erzeugt wird, den MUXs 871, 872, 873 und 874 zur Verfügung gestellt wird, die mit den ODs 881,882, 883 und 884 verbunden sind. Das erste Taktsignal tCLK0 wird während des Passierens des ersten Pfades 820 in ein internes Taktsignal tCLK verändert.
  • Der zweite Pfad 830 umfasst eine physikalische Übertragungsleitung ähnlich derjenigen des ersten Pfads 820 und empfängt ein zweites Taktsignal tCLK90 und steuert das Tastverhältnis des zweiten Taktsignals tCLK90, das eine Verzögerungszeit hat, die von der physikalischen Übertragungsleitung des zweiten Pfades 830 erzeugt wird.
  • Der dritte Pfad 840 umfasst eine physikalische Übertragungsleitung ähnlich derjenigen des ersten Pfads 820 und steuert das Tastverhältnis des ersten Taktsignals tCLK0, das eine Verzögerungszeit hat, die erzeugt wird, während das erste Taktsignal tCLK0 den ersten Pfad 820 passiert.
  • Das zweite, vom zweiten Pfad 830 übertragene Taktsignal tCLK90 wird dem ersten PD 811 der DLL-Schaltung 810 über den MUX 860 und die OD-Replikationseinheit 850 zur Verfügung gestellt. Der MUX 860 und die OD-Replikationseinheit 850 reflektieren Last und Verzögerungszeit, welche durch die MUXs 871, 872, 873 und 874 und die ODs 881, 882, 883, 884 erzeugt werden, die mit dem internen Taktsignal tCLK verbunden sind, im zweiten Taktsignal tCLK90, das der DLL-Schaltung 810 zur Verfügung gestellt wird.
  • Das interne Taktsignal tCLK schaltet die MUXs 871, 872, 873 und 874 um, die mit den ODs 881, 882, 883 und 884 verbunden sind. Die MUXs 871, 872, 873 und 874 reagieren auf das interne Taktsignal tCLK und interne Daten DATA, die von einem nicht dargestellten internen Schaltungsblock ausgegeben werden. Die Ausgaben der MUXs 871, 872, 873 und 874 schalten jeweils die ODs 881, 882, 883 und 884. Der MUX 874 treibt den OD 884 in Reaktion auf das Kalibriersignal CAL, um Daten an einen Ausgabedatenanschluss DQx auszugeben.
  • Der OD 884 ist ein Metall-Oxid-Halbleitertransistor mit negativem Kanal (NMOS-Transistor), dessen Gate mit dem Ausgang des MUX 874 verbunden ist, dessen Source mit einer Massespannung VSS und dessen Drain mit dem Ausgabedatenanschluss DQx verbunden sind. Der Ausgabedatenanschluss DQx ist mit einem nicht dargestellten Abschlusswiderstand Rterm und extern mit einer nicht dargestellten Abschlussspannung Vterm verbunden. Der Ausgabedatenanschluss DQx hat anfänglich einen hohen logischen Pegel und der hohe logische Pegel wird auf einen niedrigen logischen Pegel geändert, wenn der OD 884 angesteuert wird.
  • Der zweite PD 890 detektiert eine Phasendifferenz zwischen Daten, welche zum Ausgabedatenanschluss DQx übertragen werden, und dem CTM-Taktsignal und erzeugt ein Aufwärtssignal UP oder ein Abwärtssignal DOWN in Abhängigkeit von der detektierten Phasendifferenz. Die Phasendifferenz zwischen den Daten des Ausgabedatenanschlusses DQx und dem CTM-Taktsignal repräsentiert einen Zentrierfehler. Der Aufwärts-/Abwärts-Zähler 895 empfängt das Aufwärts- oder das Abwärtssignal UP oder DOWN und wird in Reaktion auf das Kalibriersignal CAL freigeschaltet, um den Oftsetcode zu erzeugen. Der Oftsetcode wird der ersten Addierschaltung 813 zur Verfügung gestellt, die Teil der DLL-Schaltung 810 ist, so dass ein Zentrierfehler zwischen den Daten des Ausgabedatenanschlusses DQx und dem CTM-Taktsignal direkt zur DLL-Schaltung 810 zurückgeführt und bei der Erzeugung des ersten Taktsignals tCLK0 reflektiert wird.
  • Eine Funktionsweise des Speicherbausteins 800 aus 8 ist in 9 dargestellt. Wie aus 9 ersichtlich ist, werden im Fall (a), in welchem das Kalibriersignal CAL auf niedrigem logischem Pegel ist, Daten vom internen Taktsignal tCLK umgeschaltet und in Reaktion auf interne Daten DATA zum Ausgabedatenanschluss DQx übertragen. Ein Zentrierfehler ΔE kann zwischen dem CTM-Taktsignal, das ein Referenztaktsignal für die Erzeugung des internen Taktsignals tCLK ist, und den Daten auftreten, die im Ausgabedatenanschluss DQx gespeichert sind.
  • Im Fall (b), in welchem der Zustand des Kalibriersignals CAL vom niedrigen logischen Pegel auf hohen logischen Pegel wechselt, wird der Ausgabedatenanschluss DQx vom MUX 874 in Reaktion auf das interne Taktsignal tCLK und das Kalibriersignal CAL und vom OD 884 umgeschaltet. Zu diesem Zeitpunkt wird ein Aufwärts- oder Abwärtssignal UP oder DOWN vom zweiten PD 890 erzeugt, der eine Phasendifferenz zwischen den Daten am Ausgabedatenanschluss DQx und dem CTM-Taktsignal detektiert. Ein vorbestimmter Offsetcode, beispielsweise ein 2-Bit-Offsetcode, wird durch den Aufwärts-/Abwärts-Zähler 895 erzeugt, der auf das Aufwärts- oder Abwärtssignal UP oder DOWN und das Kalibriersignal CAL reagiert.
  • Im Fall (c), in welchem das Kalibriersignal CAL auf hohem logischem Pegel ist, wird der Offsetcode der ersten Addierschaltung 813 in der DLL-Schaltung 810 zur Verfügung gestellt, so dass der Zentrierfehler zwischen den Daten des Ausgabedatenanschlusses DQx und dem CTM-Taktsignal bei der Erzeugung des internen Taktsignals tCLK reflektiert wird. Damit ist die Phasendifferenz zwischen den Daten am Ausgabedatenanschluss DQx und dem CTM-Taktsignal kompensiert, so dass die Daten am Ausgabedatenanschluss DQx, die vom internen Taktsignal tCLK umgeschaltet werden, die gleiche Phasen wie das CTM-Taktsignal haben.
  • Im Fall (d), in welchem der Zustand des Kalibriersignals CAL vom hohen logischen Pegel auf den niedrigen logischen Pegel wechselt, wird der Offsetcode des Aufwärts-/Abwärts-Zählers 895 zurückgesetzt, beispielsweise auf den Wert „00". Entsprechend verzögert die DLL-Schaltung 810 das erste Taktsignal tCLK0 um exakt oder im Wesentlichen eine Phase von 90° und erzeugt das um 90° verzögerte erste Taktsignal tCLK0. Daher ist eine Flanke des CTM-Taktsignals, das ein Referenzsignal für das erste interne Taktsignal tCLK0 ist, zum Mittelpunkt von Daten ausgerichtet, die am Ausgabedatenanschluss DQx vorliegen.

Claims (13)

  1. Schaltung zur Kompensation eines Versatzes zwischen einem Ausgabedatensignal (DQx) und einem externen Taktsignal (CTM), gekennzeichnet durch – einen Phasendetektor (890) zum Detektieren einer Phasendifferenz zwischen dem Ausgabedatensignal (DQx) und dem externen Taktsignal (CTM) und zum Erzeugen eines Aufwärtssignals (UP) oder eines Abwärtssignals (DOWN) in Abhängigkeit von der detektierten Phasendifferenz, – einen Aufwärts-/Abwärts-Zähler (895), der von einem Kalibriersignal (CAL) freigegeben wird, welches eine Versatzkompensation anstößt, und der einen Oftsetcode in Reaktion auf das Auswärtssignal (UP) oder das Abwärtssignal (DOWN) erzeugt, – einen Verzögerungsregelkreis (810) zum Empfangen des Offsetcodes in Reaktion auf das Kalibriersignal (CAL) und zum Erzeugen von einem ersten und einem zweiten Taktsignal (tCLK0, tCLK90) mit einer ersten bzw. einer zweiten Phasendifferenz aus dem externen Taktsignal (CTM) und – einen Ausgabetreiber (884) zum Erzeugen des Ausgabedatensignals (DQx) in Reaktion auf das erste Taktsignal (tCLK).
  2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Phasendifferenz 0° und die zweite Phasendifferenz 90° betragen.
  3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Verzögerungsregelkreis (810) folgende Komponenten umfasst: – einen Phasendetektor (811) zum Detektieren einer Phasendifferenz zwischen dem externen Taktsignal (CTM) und dem zweiten Taktsignal (tCLK90), – eine Zustandsmaschine (812) zum Steuern einer Verzögerung in Reaktion auf die Phasendifferenz, welche vom Phasendetektor (811) des Verzögerungsregelkreises (810) detektiert wird, – eine erste Addierschaltung (813) zum Empfangen des Offsetcodes vom Aufwärts-/Abwärts-Zähler (895) in Reaktion auf das Kalibriersignal (CAL), – eine zweite Addierschaltung (814) zum Empfangen eines Ausgabesignals der ersten Addierschaltung (813) und einer Ausgabe der Zustandsmaschine (812), – einen ersten Phasenmischer zum Erzeugen des ersten Taktsignals (tCLK0) in Reaktion auf eine Ausgabe der zweiten Addierschaltung (814) und – einen zweiten Phasenmischer zum Erzeugen des zweiten Taktsignals (tCLK90) in Reaktion auf die Ausgabe der Zustandsmaschine.
  4. Schaltung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine Ausgabetreiber-Replikationseinheit (850), welche das zweite Taktsignal (tCLK90) empfängt und an den Verzögerungsregelkreis (810) sendet, wobei der Ausgabetreiber (884) in Reaktion auf das erste Taktsignal (tCLK) und das Kalibriersignal (CAL) umgeschaltet wird, um das Ausgabedatensignal (DQx) zu erzeugen.
  5. Schaltung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch – einen ersten Pfad (820) mit einer Übertragungsleitung, über welche das erste Taktsignal (tCLK0) übertragen wird, – einen zweiten Pfad (830) mit einer Übertragungsleitung, über welche das zweite Taktsignal (tCLK90) übertragen wird, wobei der zweite Pfad (830) ein Tastverhältnis des zweiten Taktsignals (tCLK90) steuert, und – einen dritten Pfad (840) mit einer Übertragungsleitung, wobei der dritte Pfad (840) ein Tastverhältnis des ersten Taktsignals (tCLK0) steuert.
  6. Schaltung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch einen Multiplexer (874), der den Ausgabetreiber (884) in Reaktion auf das erste Taktsignal (tCLK), das Kalibriersignal (CAL) und ein internes Datensignal (DATA) steuert.
  7. Schaltung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass ein Ausgangssignal der Ausgabetreiber-Replikationseinheit (850) als das zweite Taktsignal (tCLK90) an den Phasendetektor (811) ausgegeben wird.
  8. Schaltung nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, dass der Offsetcode der ersten Addierschaltung (813) zur Verfügung gestellt wird, so dass ein Zentrierfehler zwischen dem externen Taktsignal (CTM) und dem Ausgabedatensignal (DQx) in dem ersten Taktsignal (tCLK0) reflektiert wird.
  9. Speicherbaustein, dadurch gekennzeichnet, dass er eine Schaltung nach einem der Ansprüche 1 bis 8 enthält.
  10. Verfahren zur Kompensation eines Versatzes zwischen einem Ausgabedatensignal (DQx) und einem externen Taktsignal (CTM), gekennzeichnet durch die Schritte: – Detektieren einer Phasendifferenz zwischen dem Ausgabedatensignal (DQx) und dem externen Taktsignal (CTM) und Erzeugen eines Aufwärtssignals (UP) oder eines Abwärtssignals (DOWN) in Abhängigkeit von der detektierten Phasendifferenz, – Erzeugen eines Offsetcodes in Reaktion auf das Auswärtssignal (UP) oder das Abwärtssignal (DOWN) und auf ein Kalibriersignal (CAL), welches eine Versatzkompensation anstößt, – Erzeugen eines ersten und eines zweiten Taktsignals (tCLK0, tCLK90) mit einer ersten bzw. einer zweiten Phasendifferenz aus dem externen Taktsignal (CTM) durch Benutzen eines Verzögerungsregelkreises (810), – Detektieren einer Phasendifferenz zwischen dem externen Taktsignal (CTM) und dem zweiten Taktsignal (tCLK90), – Steuern einer Verzögerung in Abhängigkeit von der detektierten Phasendifferenz und – Empfangen des Offsetcodes in Reaktion auf das Kalibriersignal (CAL) und Erzeugen des ersten und zweiten Taktsignals (tCLK0, tCLK90).
  11. Verfahren zur Kompensation eines Versatzes zwischen einem Ausgabedatensignal (DQx) und einem externen Taktsignal (CTM) unter Verwendung eines Speicherbausteins, gekennzeichnet durch die Schritte: – Erzeugen eines ersten und eines zweiten Taktsignals (tCLK0, tCLK90) mit einer ersten bzw. einer zweiten Phasendifferenz aus dem externen Taktsignal (CTM), – Detektieren einer Phasendifferenz zwischen dem Ausgabedatensignal (DQx) und dem externen Taktsignal (CTM) und Erzeugen eines Aufwärtssignals (UP) oder eines Abwärtssignals (DOWN) in Abhängigkeit von der detektierten Phasendifferenz, – Aktivieren eines Kalibriersignals (CAL), welches eine Versatzkompensation anstößt, und Erzeugen eines Offsetcodes in Reaktion auf das Auswärtssignal (UP) oder das Abwärtssignal (DOWN), – Empfangen des Offsetcodes in Reaktion auf das aktivierte Kalibriersignal (CAL) und Ausrichten von Flanken des ersten Takt signals (tCLK0) zu Flanken des Ausgabedatensignals (DQx), das vom ersten Taktsignal (tCLK0) umgeschaltet wird, – Rücksetzen des Offsetcodes in Reaktion auf eine Inaktivierung des Kalibriersignals (CAL) und – Ausrichten von Flanken des externen Taktsignals (CTM) zu Mittelpunkten des Ausgabedatensignals (DQx) in Reaktion auf das Rücksetzen des Offsetcodes.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass der Speicherbaustein einen Phasendetektor (890) und einen Aufwärts/Abwärts-Zähler (895) umfasst, wobei der Phasendetektor (890) und der Aufwärts-/Abwärts-Zähler (895) den Offsetcode erzeugen, der mit dem Taktsignalversatz korrespondiert.
  13. Verfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass die erste Phasendifferenz 0° und die zweite Phasendifferenz 90° betragen.
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