DE102005051610B4

DE102005051610B4 - Schaltung mit Verzögerungsregelschleife zum Korrigieren einer Off-Chip-Treiberlastverzerrung

Info

Publication number: DE102005051610B4
Application number: DE102005051610A
Authority: DE
Inventors: Alessandro Minzoni
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2004-10-27
Filing date: 2005-10-27
Publication date: 2008-04-24
Anticipated expiration: 2025-10-28
Also published as: US20060087354A1; US7199629B2; DE102005051610A1

Abstract

Schaltung, die folgende Merkmale umfasst:
einen Off-Chip-Treiber (118); und
eine Verzögerungsregelschleife, die konfiguriert ist, um ein Taktsignal (CLK) zu empfangen und ein erstes Signal (dCLK) zum Ausgleichen einer Ansteigende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber (118) und ein zweites Signal (dCLKB) zum Ausgleichen einer Abfallende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber (118) zu liefern,
wobei der Off-Chip-Treiber (118) konfiguriert ist, um auf dem ersten Signal und dem zweiten Signal basierende Signale zu empfangen und Daten auszugeben, die mit dem Taktsignal (CLK) ausgerichtet sind, wobei die Phasenregelschleife eine erste variable Verzögerung (214), um das erste Signal (dCLKA) zu liefern, und eine zweite variable Verzögerung (200) umfasst, um das zweite Signal (dCLKB) zu liefern, und
wobei die erste variable Verzögerung (214) konfiguriert ist, um unabhängig von der zweiten variablen Verzögerung (200) eingestellt zu werden, um die Ansteigende-Flanke-Laufzeitverzögerung auszugleichen, und die zweite variable Verzögerung (200) konfiguriert ist, um unabhängig von der ersten variablen Verzögerung...

Description

Hintergrund
Verzögerungsregelungsschleifen (DLLs) werden verwendet, um Daten, die von Schaltungen, wie z. B. Speicherschaltungen, ausgegeben werden, mit dem Taktsignal eines Hosts auszurichten. Eine DLL empfängt ein Taktsignal von einem Host und liefert ein DLL-Signal an einen Off-Chip-Treiber (OCD), um Daten, die von der Schaltung ausgegeben werden, mit dem Taktsignal des Hosts auszurichten. Die DLL gleicht Unterschiede bei der Zeitgebung zwischen der Schaltung und dem Host aus. Off-Chip-Treiber haben typischerweise eine Ansteigende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber, die sich von der Abfallende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber unterscheidet.
Typischerweise berücksichtigen DLLs die Ansteigende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber, berücksichtigen aber nicht die Abfallende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber. Obwohl ein logisch hohes Datensignal, das ein Ansteigende-Flanke-Signal durch den Off-Chip-Treiber erzeugt, beispielsweise mit der ansteigenden Flanke des Taktsignals des Hosts ausgerichtet sein kann, kann es sein, dass ein logisch niedriges Datensignal, das ein Abfallende-Flanke-Signal durch den Off-Chip-Treiber erzeugt, nicht mit der abfallenden Flanke des Taktsignals des Hosts ausgerichtet ist.
Aus der DE 103 27 238 A1 ist eine Verzögerungs-Regelschleife für die Verwendung bei einem Halbleiterbauelement bekannt, die einen Phasendetektor, der ein Referenztaktsignal und ein Rückkopplungstaktsignal empfängt und ein Verzögerungssteuersignal an einen Latch liefert, umfasst. Der Latch liefert ein gelatchtes Verzögerungssteuersignal an eine Verzögerungsschaltung. Die Verzögerungs schaltung empfängt das Referenztaktsignal zusätzlich zu dem gelatchten Verzögerungssteuersignal und liefert ein verzögertes Taktsignal. Ein Off-Chip-Treiber empfängt das verzögerte Taktsignal und liefert ein Zwischenrückkopplungstaktsignal an einen Empfänger. Der Empfänger liefert das Rückkopplungstaktsignal an den Phasendetektor und vervollständigt somit die Schleife.
Die DE 102 14 303 B4 offenbart ein System zur Erzeugung zweier Signale mit einem vorbestimmten Abstand sich entsprechender Signalflanken zueinander. Eine erste steuerbare Verzögerungseinrichtung zum Erzeugen eines verzögerten internen Taktsignals aus einem Taktsignal in Abhängigkeit von einem ersten Steuersignal und eine steuerbare Verzögerungseinrichtung zum Erzeugen eines verschobenen invertierten verzögerten internen Taktsignals aus einem zu dem Taktsignal komplementären Taktsignal in Abhängigkeit von einem zweiten Steuersignal sind vorgesehen. Eine erste Steuersignal-Erzeugungseinrichtung zum Erzeugen des ersten Steuersignals in Abhängigkeit vom Taktsignal und vom verzögerten internen Taktsignal und eine zweite Steuersignal-Erzeugungseinrichtung zum Erzeugen des zweiten Steuersignals in Abhängigkeit vom verzögerten internen Taktsignal und vom verschobenen invertierten verzögerten internen Taktsignal sind vorgesehen. Die zweite Steuersignal-Erzeugungseinrichtung ist derart gestaltet, dass die sich entsprechenden Flanken des verzögerten internen Taktsignals und des verschobenen invertierten verzögerten internen Taktsignals im eingeschwungenen Zustand einen vorbestimmten Abstand aufweisen.
Die US 6,703,879 B2 offenbart eine Takterzeugungsschaltung, die eine Takttastverhältnis-Einstellschaltung in einer einer variablen Verzögerungsschaltung folgenden Stufe aufweist, um die Verzögerung der variablen Verzögerungsschaltung mit der ansteigenden Flanke eines externen Takts zu steuern. Wenn die Phase der ansteigenden Flanke mit dem Referenztakt in Übereinstimmung gebracht wird, wird das Tastverhältnis eines Ausgangstakts mit dem Tastverhältnis eines Referenztakts in Übereinstimmung gebracht, indem die Pulsbreite des Signals mit der Tastverhältnis-Einstellschaltung an der abfallenden Flanke eingestellt wird.
Die US 6,707,758 B2 offenbart eine DLL-Schaltung, die erste und zweite interne Takte erzeugt, die hinsichtlich eines externen Takts auf geeignete Weise verzögert sind, und die dritte und vierte interne Takte erzeugt, die in der Lage sind, eine Datenausgabeschaltung nach einer CAS-Latenz bezüglich der ersten und zweiten internen Takte auf der Basis eines internen Signals zu treiben. Die DLL-Schaltung umfasst zwei variable Verzögerungsschaltungen, zwei Pulserzeugungsschaltungen, eine Eingabe/Ausgabe-Replik, einen Phasenkomparator und eine Verzögerungssteuerschaltung. Die Verzögerungssteuerschaltung steuert beide variablen Verzögerungsschaltungen basierend auf einem Ausgangssignal des Phasenkomparators, der die Phase eines Eingangstakts mit der Phase eines Ausgangssignals von der Eingabe/Ausgabe-Replik, die einem Rückkopplungszweig angeordnet ist, vergleicht.
Die Aufgabe der vorliegenden Erfindung besteht darin, Vorrichtungen und Verfahren zu schaffen, die es auf vorteilhafte Weise ermöglichen, eine Off-Chip-Treiber-Lastverzerrung zu korrigieren.
Diese Aufgabe wird durch Schaltungen gemäß den Ansprüchen 1 und 7 und Verfahren gemäß den Ansprüchen 15 und 20 gelöst.
Weiterbildungen der vorliegenden Erfindung sind in den abhängigen Ansprüchen dargelegt.
Ausführungsbeispiele der Erfindung liefern eine Schaltung und bei einem oder mehreren Ausführungsbeispielen eine Speicherschaltung. Bei einem Ausführungsbeispiel liefert die vorliegende Erfindung eine Schaltung. Die Schaltung umfasst einen Off-Chip-Treiber und eine Verzögerungsregelschleife. Die Verzögerungsregelschleife ist konfiguriert, um ein Taktsignal zu empfangen und ein erstes Signal zu liefern zum Ausgleichen einer Ansteigende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber und ein zweites Signal zum Ausgleichen einer Abfallende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber. Der Off-Chip-Treiber ist konfiguriert, um das erste Signal und das zweite Signal zu empfangen und Daten auszugeben, die mit dem Taktsignal ausgerichtet sind.
Kurze Beschreibung der Zeichnungen
Ausführungsbeispiele der Erfindung sind mit Bezugnahme auf die folgenden Zeichnungen besser verständlich. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgerecht zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
1 ist ein Blockdiagramm, das ein Ausführungsbeispiel einer Speicherschaltung darstellt, die mit einem Host gekoppelt ist.
2 ist ein schematisches Diagramm, das ein Ausführungsbeispiel eines Off-Chip-Treibers (OCD) darstellt.
3 ist ein schematisches Diagramm, das ein Ausführungsbeispiel einer Verzögerungsregelschleife (DLL) darstellt.
4 ist ein schematisches Diagramm, das ein Ausführungsbeispiel eines Teils einer Rückkopplungsschleife für eine DLL darstellt.
5 ist ein schematisches Diagramm, das ein weiteres Ausführungsbeispiel einer DLL darstellt.
6 ist ein Zeitdiagramm, das ein Ausführungsbeispiel der Zeitgebung von Signalen für die Speicherschaltung von 1 darstellt.
Detaillierte Beschreibung
1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Systems 100 darstellt, das eine Speicherschaltung 102 umfasst, die mit einem Host 104 gekoppelt ist. Die Speicherschaltung 102 umfasst eine Verzögerungsregelschleife zum Korrigieren von Off-Chip-Treiber-Lastverzerrung. Die Verzögerungsregelschleife empfängt ein Taktsignal und liefert ein erstes Signal zum Ausgleichen einer Ansteigende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber und ein zweites Signal zum Ausgleichen einer Abfallende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber. Der Off-Chip-Treiber empfängt das erste Signal und das zweite Signal und gibt Daten aus, die mit dem Taktsignal ausgerichtet sind. Bei einem Ausführungsbeispiel umfasst die Speicherschaltung 102 einen Direktzugriffsspeicher, wie z. B. einen synchronen dynamischen Direktzugriffsspeicher.
Die Speicherschaltung 102 umfasst eine Verzögerungsregelschleife (DLL) 112 und einen Off-Chip-Treiber (OCD) 118. Die DLL 112 ist durch den PA-Signalweg 114 und einen PB-Signalweg 116 elektrisch mit einem OCD 118 gekoppelt. Der OCD 118 empfängt ein Datensignal auf dem Datenweg 120 und ein Freigabe-(EN-)Signal auf dem Freigabesignalweg 122. Der OCD 118 ist durch den Ausgangssignalweg 110 elektrisch mit dem Host 104 gekoppelt. Der Host 104 ist durch den Takt-(CLK-)Signalweg 106, den invertierten Taktsignal-(bCLK-)Signalweg 108 und den DQS-Signalweg 109 elektrisch mit der Speicherschaltung 102 gekoppelt.
Der Host 104 liest Daten von der Speicherschaltung 102 und schreibt Daten in dieselbe. Das Freigabesignal auf dem Freigabesignalweg 122 gibt den OCD 118 während einer Leseoperation frei und deaktiviert den OCD 118 während einer Schreiboperation. Bei einem Ausführungsbeispiel fordert der Host 104 Daten von der Speicherschaltung 102 an und aktiviert den OCD 118. Der Host 104 überträgt ein Taktsignal auf dem Taktsignalweg 106 und ein invertiertes Taktsignal auf dem bCLK-Signalweg 108 an die Speicherschaltung 102. Die DLL 112 empfängt das Taktsignal und das invertierte Taktsignal und erzeugt das PA-Signal auf dem PA-Signalweg 114 und das PB-Signal auf dem PB-Signalweg 116. Das PA-Signal auf dem PA-Signalweg 114 wird an den OCD 118 geliefert, um logisch hohe Daten von dem Datenweg 120 an den Ausgangssignalweg 110 auszugeben und die Daten mit dem Taktsignal auszurichten. Das PB-Signal auf dem PB-Signalweg 116 wird an den OCD 118 geliefert, um logisch niedrige Daten von dem Datenweg 120 an den Ausgangssignalweg 110 auszugeben und die Daten mit dem Taktsignal auszurichten.
2 ist eine schematische Darstellung, die ein Ausführungsbeispiel eines OCD 118 darstellt. Der OCD 118 umfasst NAND-Gatter 130 und 154, NOR-Gatter 132 und 160, Inverter 148 und 152, P-Kanal-Metalloxidhalbleiter-Feldeffekttransistoren (PMOSFETs) 138 und 158 und N-Kanal-MOSFETs 140 und 164. Der Datenweg 120 ist elektrisch gekoppelt mit einem ersten Eingang des NAND-Gatters 130 und einem ersten Eingang des NOR-Gatters 132. Der PA-Signalweg 114 ist elektrisch gekoppelt mit einem zweiten Eingang des NAND-Gatters 130. Der Ausgang des NAND-Gatters 130 ist durch den Signalweg 134 elektrisch gekoppelt mit dem Gate des Transistors 138.
Der PB-Signalweg 116 ist mit einem zweiten Eingang des NOR-Gatters 132 elektrisch gekoppelt. Der Ausgang des NOR-Gatters 132 ist durch den Signalweg 136 elektrisch gekoppelt mit dem Gate des Transistors 140. Eine Seite des Source-Drain-Wegs des Transistors 138 ist mit einer inneren Spannung (V_INT) 142 elektrisch gekoppelt, und die andere Seite des Source-Drain-Wegs des Transistors 138 ist mit dem Datenweg 146 elektrisch gekoppelt. Eine Seite des Source-Drain-Wegs des Transistors 140 ist mit dem Datenweg 146 elektrisch gekoppelt, und die andere Seite des Source-Drain-Wegs des Transistors 140 ist mit einem gemeinsamen Potential oder Masse 144 elektrisch gekoppelt.
Der Datenweg 146 ist mit dem Eingang des Inverters 148, dem Ausgang des Inverters 152, einem ersten Eingang des NAND-Gatters 154 und einem ersten Eingang des NOR-Gatters 160 elektrisch gekoppelt. Der Ausgang des Inverters 148 ist mit dem Eingang des Inverters 152 durch den Weg 150 elektrisch gekoppelt. Ein zweiter Eingang des NAND-Gatters 154 empfängt ein Freigabe-A-(ENA-)Signal auf dem ENA-Signalweg 122A. Der Ausgang des NAND-Gatters 154 ist durch den Signalweg 156 elektrisch gekoppelt mit dem Gate des Transistors 158. Ein zweiter Eingang des NOR-Gatters 160 empfängt ein Freigabe-B-(ENB-)Signal auf dem ENB-Signalweg 122B.
Der Ausgang des NOR-Gatters 160 ist durch den Signalweg 162 elektrisch gekoppelt mit dem Gate des Transistors 164. Eine Seite des Source-Drain-Wegs des Transistors 158 ist elektrisch gekoppelt mit V_INT 142 und die andere Seite des Source-Drain-Wegs des Transistors 158 ist elektrisch gekoppelt mit dem Ausgangssignalweg 110. Eine Seite des Source-Drain-Wegs des Transistors 164 ist elektrisch gekoppelt mit dem Ausgangssignalweg 110, und die andere Seite des Source-Drain-Wegs des Transistors 164 ist elektrisch gekoppelt mit einem gemeinsamen Potential oder Masse 144.
Mit einem logisch hohen Signal auf dem Datenweg 120 und einem logisch hohen Signal auf dem PA-Signalweg 114 gibt das NAND-Gatter 130 ein logisch niedriges Signal auf dem Signalweg 134 aus. Mit einem logisch niedrigen Signal auf dem Signalweg 134 schaltet der Transistor 138 ein und leitet das V_INT-Signal von V_INT 142 zu dem Datenweg 146. Mit einem logisch niedrigen Signal auf dem Datenweg 120 gibt das NAND-Gatter 130 ein logisch hohes Signal auf dem Signalweg 134 aus. Mit einem logisch hohen Signal auf dem Signalweg 134 schaltet der Transistor 138 ab und der Source-Drain-Weg des Transistors 138 ist hochohmig.
Mit einem logisch niedrigen Signal auf dem Datenweg 120 und einem logisch niedrigen Signal auf dem PB-Signalweg 116 gibt das NOR-Gatter 132 ein logisch hohes Signal auf dem Signalweg 136 aus. Mit einem logisch hohen Signal auf dem Signalweg 136 schaltet der Transistor 140 ein und leitet das gemeinsame Signal von dem gemeinsamen Potential 144 zu dem Datenweg 146. Mit einem logisch hohen Signal auf dem Datenweg 120 gibt das NOR-Gatter 132 ein logisch niedriges Signal auf dem Signalweg 136 aus. Mit einem logisch niedrigen Signal auf dem Signalweg 136 schaltet der Transistor 140 ab und der Source-Drain-Weg des Transistors 140 ist hochohmig. Inverter 148 und 152 speichern das Datensignal auf dem Datenweg 146.
Mit einem logisch hohen Signal auf dem Datenweg 146 und einem logisch hohen Signal auf dem ENA-Signalweg 122A gibt das NAND-Gatter 144 ein logisch niedriges Signal auf dem Signalweg 156 aus. Mit einem logisch niedrigen Signal auf dem Signalweg 156 schaltet der Transistor 158 ein und leitet das VINT-Signal von VINT 142 zu dem Ausgangssignalweg 110. Mit einem logisch niedrigen Signal auf dem Datenweg 146 gibt das NAND-Gatter 144 ein logisch hohes Signal auf dem Signalweg 156 aus. Mit einem logisch hohen Signal auf dem Signalweg 156 schaltet der Transistor 158 ab und der Source-Drain-Weg des Transistors 158 ist hochohmig.
Mit einem logisch niedrigen Signal auf dem Datenweg 146 und einem logisch niedrigen Signal auf dem ENB-Signalweg 122B gibt das NOR-Gatter 160 ein logisch hohes Signal auf dem Signalweg 162 aus. Mit einem logisch hohen Signal auf dem Signalweg 172 schaltet der Transistor 164 ein und leitet das gemeinsame Signal von dem gemeinsamen Potential 144 zu dem Ausgangssignalweg 110. Mit einem logisch hohen Signal auf dem Datenweg 146 gibt das NOR-Gatter 160 ein logisch niedriges Signal auf dem Signalweg 162 aus. Mit einem logisch niedrigen Signal auf dem Signalweg 162 schaltet der Transistor 164 ab und der Source-Drain-Weg des Transistors 164 ist hochohmig.
Beim Betrieb gehen die Daten auf dem Datenweg 120 zwischen einem logisch hohen und einem logisch niedrigen Zustand über. Ein logisch hohes Signal auf dem Datenweg 120 speichert ein logisch hohes Signal in den Invertern 148 und 152, falls das PA-Signal auf dem PA-Signalweg 114 logisch hoch ist. Ein logisch niedriges Signal auf dem Datenweg 120 speichert ein logisch niedriges Signal in den Invertern 148 und 152, falls das PB-Signal auf dem PB-Signalweg 116 logisch niedrig ist. Ein logisch hohes Signal auf dem Datenweg 146 liefert ein logisch hohes Signal auf dem Ausgangssignalweg 110, falls das ENA-Signal auf dem ENA-Signalweg 122A logisch hoch ist. Ein logisch niedriges Signal auf dem Datenweg 146 liefert ein logisch niedriges Signal auf dem Ausgangssignalweg 110, falls das ENB-Signal auf dem ENB-Signalweg 122B logisch niedrig ist.
Während einer Leseoperation ist das ENA-Signal auf dem ENA-Signalweg 122A in einem logisch hohen Zustand und das ENB-Signal auf dem ENB-Signalweg 122B ist in einem logisch niedrigen Zustand, um Daten von dem Datenweg 120 zu dem Ausgangssignalweg 110 zu leiten. Durch Steuern des PA-Signals auf dem PA-Signalweg 114 und des PB-Signals auf dem PB-Signalweg 116 werden die Daten von der Speicherschaltung 102 auf dem Datenweg 120 auf dem Ausgangssignalweg 110 ausgegeben und mit dem Taktsignal ausgerichtet. Während einer Schreiboperation ist das ENA-Signal auf dem ENA-Signalweg 122A in einem logisch niedrigen Zustand und das ENB-Signal auf dem ENB-Signalweg 122B ist in einem logisch hohen Zustand, um die Transistoren 158 und 164 abzuschalten. Wenn die Transistoren 158 und 164 abgeschaltet sind, ist der Ausgangssignalweg 110 hochohmig.
3 ist eine schematische Darstellung, die ein Ausführungsbeispiel 112A der DLL 112 darstellt. Die DLL 112A umfasst variable Verzögerungen 200 und 214, Phasendetektoren 206 und 220, Rückkopplungsschaltungen 212 und 226 und Pulsgeneratoren 204 und 218. Der Taktsignalweg 106 ist elektrisch gekoppelt mit dem Eingang der variablen Verzögerung 200, einem ersten Eingang des Phasendetektors 206, dem Eingang der variablen Verzögerung 214 und einem ersten Eingang des Phasendetektors 220. Der Ausgang der variablen Verzögerung 200 ist elektrisch gekoppelt mit dem Eingang des Pulsgenerators 204 und dem Eingang der Rückkopplungsschaltung 212 durch den dCLKB-Signalweg 202. Der Ausgang des Pulsgenerators 204 liefert das PB-Signal auf dem PB-Signalweg 116. Die Rückkopplungsschaltung 212 umfasst einen Inverter 232, eine OCD-Kopieschaltung 230B und einen Inverter 228. Der Ausgang der Rückkopplungsschaltung 212 ist durch den Weg 210 elektrisch gekoppelt mit einem zweiten Eingang des Phasendetektors 206. Der Ausgang des Phasendetektors 206 ist durch den Weg 208 elektrisch gekoppelt mit dem Steuereingang der variablen Verzögerung 200.
Der Ausgang der variablen Verzögerung 214 ist elektrisch gekoppelt mit dem Eingang des Pulsgenerators 218 und dem Eingang der Rückkopplungsschaltung 226 durch den dCLKA-Signalweg 216. Der Ausgang des Pulsgenerators 218 liefert das PA-Signal auf dem PA-Signalweg 114. Die Rückkopplungsschaltung 226 umfasst eine OCD-Kopie 230A und Inverter 236 und 234. Der Ausgang der Rückkopplungsschaltung 226 ist durch den Weg 224 elektrisch gekoppelt mit einem zweiten Eingang des Phasendetektors 220. Der Ausgang des Phasendetektors 220 ist durch den Weg 222 elektrisch gekoppelt mit dem Steuereingang der variablen Verzögerung 214.
Die variable Verzögerungsschaltung 200 verzögert das Taktsignal auf dem Taktsignalweg 106 und liefert das dCLKB-Signal auf dem dCLKB-Signalweg 202. Das dCLKB-Signal wird in die Rückkopplungsschaltung 212 eingegeben. Die Rückkopplungsschaltung 212 invertiert das dCLKB-Signal durch den Inverter 232. Die OCD-Kopie 230B imitiert dann die Verzögerung der OCD-Schaltung 118, um die Abfallende-Flanke- Laufzeitverzögerung durch den OCD 118 auszugleichen, wie es nachfolgend mit Bezugnahme auf 4 näher beschrieben ist. Der Inverter 228 invertiert das Signal erneut und das Signal verläuft durch den Signalweg 210 zu dem Eingang des Phasendetektors 206. Inverter 228 und 232 werden verwendet, um andere nicht-OCD-bezogene Verzögerungen in der Speicherschaltung 102 auszugleichen. Der Phasendetektor 206 vergleicht das Rückkopplungssignal von der Rückkopplungsschaltung 212 auf dem Signalweg 210 mit dem Taktsignal und gibt einen Wert aus, um die variable Verzögerung 200 einzustellen, um die Phasendifferenz zwischen dem Taktsignal auf dem Taktsignalweg 106 und dem Rückkopplungssignal auf dem Signalweg 210 auf Null zu reduzieren. Das dCLKB-Signal wird zu dem Pulsgenerator 204 geleitet, der das PB-Signal auf dem PB-Signalweg 116 erzeugt, durch Erzeugen eines logisch niedrigen Pulses auf sowohl der ansteigenden als auch der abfallenden Flanke des dCLKB-Signals. Die logisch niedrigen Pulse sind kürzer als eine Hälfte des Zyklus des Taktsignals.
Die variable Verzögerungsschaltung 214 verzögert das Taktsignal auf dem Taktsignalweg 106 und liefert das dCLKA-Signal auf dem dCLKA-Signalweg 216. Das dCLKA-Signal wird in die Rückkopplungsschaltung 226 eingegeben. Die OCD-Kopie 230A imitiert die Verzögerung der OCD-Schaltung 118, um die Ansteigende-Flanke-Laufzeitverzögerung durch den OCD 118 auszugleichen, wie es nachfolgend mit Bezugnahme auf 4 näher beschrieben ist. Die Rückkopplungsschaltung 226 invertiert dann das Signal von der OCD-Kopie 230A durch den Inverter 236. Der Inverter 234 invertiert das Signal erneut und das Signal verläuft durch den Signalweg 224 zu dem Eingang des Phasendetektors 220. Die Inverter 236 und 234 werden verwendet, um andere nicht-OCD-bezogene Verzögerungen in der Speicherschaltung 102 auszugleichen. Der Phasendetektor 220 vergleicht das Rückkopplungssignal von der Rückkopplungsschaltung 226 auf dem Signalweg 224 mit dem Taktsignal und gibt einen Wert aus, um die variable Verzögerung 214 einzustellen, um die Phasendifferenz zwischen dem Taktsignal auf dem Taktsignalweg 106 und dem Rückkopplungssignal auf dem Signalweg 224 auf Null zu reduzieren. Das dCLKA-Signal wird zu dem Pulsgenerator 218 geleitet, der das PA-Signal auf dem PA-Signalweg 114 erzeugt, durch Erzeugen eines logisch hohen Pulses auf sowohl der ansteigenden als auch der abfallenden Flanke des dCLKA-Signals. Die logisch hohen Pulse sind kürzer als eine Hälfte des Zyklus des Taktsignals.
Das PB-Signal auf dem PB-Signalweg 116 und das PA-Signal auf dem PA-Signalweg 114 werden zu dem OCD 118 geleitet. Während einer Leseoperation werden ansprechend auf das PA-Signal logisch hohe Daten auf dem Datenweg 120 auf dem Ausgangssignalweg 110 ausgegeben und mit entweder der ansteigenden Flanke oder der abfallenden Flanke des Taktsignals ausgerichtet. Ansprechend auf das PB-Signal werden logisch niedrige Daten auf dem Datenweg 120 auf dem Ausgangssignalweg 110 ausgegeben und mit entweder der ansteigenden Flanke oder der abfallenden Flanke des Taktsignals ausgerichtet.
4 ist eine schematische Darstellung, die ein Ausführungsbeispiel einer OCD-Kopie 230 darstellt. Die OCD-Kopie 230 ist ähnlich wie die OCD-Kopie 230B der Rückkopplungsschaltung 212 und die OCD-Kopie 230A der Rückkopplungsschaltung 226. Die OCD-Kopie 230 umfasst NAND-Gatter 284 und 252, NOR-Gatter 278 und 258, PMOSFETs 268 und 256 und NMOSFETs 282 und 262. Der Eingangs-(EIN-)Weg 250 der OCD-Kopie 230 ist elektrisch gekoppelt mit einem ersten Eingang des NAND-Gatters 284 und einem ersten Eingang des NOR-Gatters 278. V_INT 142 ist elektrisch gekoppelt mit einem zweiten Eingang des NAND-Gatters 284. Der Ausgang des NAND-Gatters 284 ist elektrisch gekoppelt mit dem Gate des Transistors 268 durch den Weg 266. Eine Seite des Source-Drain-Wegs des Transistors 268 ist elektrisch gekoppelt mit V_INT 142 und die andere Seite des Source-Drain-Wegs des Transistors 268 ist elektrisch gekoppelt mit dem Signalweg 270.
Das gemeinsame Potential oder Masse 144 ist elektrisch gekoppelt mit einem zweiten Eingang des NOR-Gatters 278. Der Ausgang des NOR-Gatters 278 ist elektrisch gekoppelt mit dem Gate des Transistors 282 durch den Signalweg 280. Eine Seite des Source-Drain-Wegs des Transistors 282 ist elektrisch gekoppelt mit dem Signalweg 270, und die andere Seite des Source-Drain-Wegs des Transistors 282 ist elektrisch gekoppelt mit dem gemeinsamen Potential oder Masse 144. Der Signalweg 270 ist elektrisch gekoppelt mit dem Eingang des Inverters 272 und dem Ausgang des Inverters 276. Der Ausgang des Inverters 272 ist durch den Signalweg 274 elektrisch gekoppelt mit dem Eingang des Inverters 276.
Der Signalweg 270 ist elektrisch gekoppelt mit einem ersten Eingang des NAND-Gatters 252 und einem ersten Eingang des NOR-Gatters 258. V_INT 142 ist elektrisch gekoppelt mit einem zweiten Eingang des NAND-Gatters 252. Der Ausgang des NAND-Gatters 254 ist durch den Signalweg 254 elektrisch gekoppelt mit dem Gate des Transistors 256. Eine Seite des Source-Drain-Wegs des Transistors 256 ist elektrisch gekoppelt mit V_INT 142 und die andere Seite des Source-Drain-Wegs des Transistors 256 ist elektrisch gekoppelt mit dem Ausgangs-(AUS-)Weg 264. Das gemeinsame Potential oder Masse 144 ist elektrisch gekoppelt mit einem zweiten Eingang des NOR-Gatters 258. Der Ausgang des NOR-Gatters 258 ist durch den Signalweg 260 elektrisch gekoppelt mit dem Gate des Transistors 262. Eine Seite des Source-Drain-Wegs des Transistors 262 ist elektrisch gekoppelt mit dem Ausgangsweg 264 und die andere Seite des Source-Drain-Wegs des Transistors 262 ist elektrisch gekoppelt mit gemeinsamen Potential oder Masse 144.
Mit einem logisch hohen Signal auf dem Eingangsweg 250 gibt das NAND-Gatter 284 ein logisch niedriges Signal auf dem Signalweg 266 aus. Mit einem logisch niedrigen Signal auf dem Signalweg 266 schaltet der Transistor 268 ein und leitet das V_INT-Signal von V_INT 142 zu dem Signalweg 270. Mit einem logisch niedrigen Signal auf dem Eingangsweg 250 gibt das NAND-Gatter 284 ein logisch hohes Signal auf dem Signalweg 266 aus. Mit einem logisch hohen Signal auf dem Signalweg 266 schaltet der Transistor 268 aus und der Source-Drain-Weg des Transistors 268 ist hochohmig.
Mit einem logisch niedrigen Signal auf dem Eingangsweg 250 gibt das NOR-Gatter 278 ein logisch hohes Signal auf dem Signalweg 280 aus. Mit einem logisch hohen Signal auf dem Signalweg 280 schaltet der Transistor 282 ein und leitet das gemeinsame Signal von dem gemeinsamen Potential 144 zu dem Signalweg 270. Mit einem logisch hohen Signal auf dem Eingangsweg 250 gibt das NOR-Gatter 278 ein logisch niedriges Signal auf dem Signalweg 280 aus. Mit einem logisch niedrigen Signal auf dem Signalweg 280 schaltet der Transistor 282 ab und der Source-Drain-Weg des Transistors 282 ist hochohmig. Die Inverter 272 und 276 speichern das Signal auf dem Signalweg 270.
Mit einem logisch hohen Signal auf dem Signalweg 270 gibt das NAND-Gatter 252 ein logisch niedriges Signal auf dem Signalweg 254 aus. Mit einem logisch niedrigen Signal auf dem Signalweg 254 schaltet der Transistor 256 ein und leitet das V_INT-Signal von V_INT 142 zu dem Ausgangsweg 264. Mit einem logisch niedrigen Signal auf dem Signalweg 270 gibt das NAND-Gatter 252 ein logisch hohes Signal auf dem Signalweg 254 aus. Mit einem logisch hohen Signal auf dem Signalweg 254 schaltet der Transistor 256 ab und der Source-Drain-Weg des Transistors 256 ist hochohmig.
Mit einem logisch niedrigen Signal auf dem Signalweg 270 gibt das NOR-Gatter 258 ein logisch hohes Signal auf dem Signalweg 260 aus. Mit einem logisch hohen Signal auf dem Signalweg 260 schaltet der Transistor 262 ein und leitet das gemeinsame Signal von dem gemeinsamen Potential 144 zu dem Ausgangsweg 264. Mit einem logisch hohen Signal auf dem Signalweg 270 gibt das NOR-Gatter 258 ein logisch niedriges Signal auf dem Signalweg 260 aus. Mit einem logisch niedri gen Signal auf dem Signalweg 260 schaltet der Transistor 262 ab und der Source-Drain-Weg des Transistors 262 ist hochohmig.
Beim Betrieb liefert ein logisch hohes Signal auf dem Eingangsweg 250 ein logisch hohes Signal auf dem Ausgangsweg 264, verzögert um die Ansteigende-Flanke-Laufzeitverzögerung der OCD-Kopie 230. Die OCD-Kopie 230A verzögert das dCLKA-Signal auf diese Weise, um das Rückkopplungssignal zu liefern, das verwendet wird, um das dCLKA-Signal einzustellen, um die Ansteigende-Flanke-Laufzeitverzögerung des OCD 118 auszugleichen. Ein logisch niedriges Signal auf dem Eingangsweg 250 liefert ein logisch niedriges Signal auf dem Ausgangsweg 264, verzögert um die Abfallende-Flanke-Laufzeitverzögerung der OCD-Kopie 230. Die OCD-Kopie 230B verzögert ein invertiertes dCLKB-Signal auf diese Weise, um das Rückkopplungssignal zu liefern, das verwendet wird, um das dCLKB-Signal einzustellen, um die Abfallende-Flanke-Laufzeitverzögerung des OCD 118 auszugleichen.
5 ist eine schematische Darstellung, die ein weiteres Ausführungsbeispiel 112B der DLL 112 darstellt. In 3 wurde angenommen, dass die Abfallende-Flanke-Laufzeitverzögerung und die Ansteigende-Flanke-Laufzeitverzögerung des Taktsignals durch die variable Verzögerung 200 und die variable Verzögerung 214 gleich waren. Falls dies nicht der Fall ist, gleicht die DLL 112B Schwankungen zwischen der Ansteigenden-Flanke-Laufzeitverzögerung und der Abfallenden-Flanke-Laufzeitverzögerung des Taktsignals durch die variable Verzögerung 200 und die variable Verzögerung 214 aus.
Die DLL 112B umfasst ähnliche Komponenten wie die DLL 112A, mit der Ausnahme zusätzlicher variabler Verzögerungen 300 und 306 und modifizierter Pulsgeneratoren 304 und 310. Die variable Verzögerung 300 ist ähnlich wie die variable Verzögerung 200 und die variable Verzögerung 306 ist ähn lich wie die variable Verzögerung 214. Der invertierte Takt-(bCLK-)Signalweg 108 ist elektrisch gekoppelt mit dem Eingang der variablen Verzögerung 300 und dem Eingang der variablen Verzögerung 306.
Der Ausgang der variablen Verzögerung 300 ist durch den bdCLKB-Signalweg 302 elektrisch gekoppelt mit einem ersten Eingang des Pulsgenerators 304. Der Ausgang der variablen Verzögerung 200 ist durch den dCLKB-Signalweg 202 elektrisch gekoppelt mit einem zweiten Eingang des Pulsgenerators 304. Der Ausgang des Phasendetektors 206 ist durch den Signalweg 208 elektrisch gekoppelt mit dem Steuereingang der variablen Verzögerung 300.
Der Ausgang der variablen Verzögerung 306 ist durch den bdCLKA-Signalweg 308 elektrisch gekoppelt mit einem ersten Eingang des Pulsgenerators 310. Der Ausgang der variablen Verzögerung 214 ist durch den dCLKA-Signalweg 216 elektrisch gekoppelt mit einem zweiten Eingang des Pulsgenerators 310. Der Ausgang des Phasendetektors 220 ist durch den Signalweg 222 elektrisch gekoppelt mit dem Steuereingang der variablen Verzögerung 306.
Die DLL-Schaltung 112B arbeitet ähnlich wie die DLL-Schaltung 112A, außer der Hinzufügung des dbCLKB-Signals auf dem dbCLKB-Signalweg 302, das von der variablen Verzögerung 300 ausgegeben wird, und dem dbCLKA-Signal auf dem bdCLKA-Signalweg 308, das von der variablen Verzögerung 306 ausgegeben wird. Die variable Verzögerung 300 verzögert das invertierte Taktsignal auf dem bCLK-Signalweg 108 und liefert das dbCLKB-Signal auf dem dbCLKB-Signalweg 302. Der Phasendetektor 206 gibt auch das Signal auf dem Signalweg 208, das verwendet wird, um die variable Verzögerung 200 einzustellen, an den Steuereingang der variablen Verzögerung 300 aus, um die variable Verzögerung 300 einzustellen. Die variable Verzögerung 306 verzögert das invertierte Taktsignal auf dem bCLK-Signalweg 108 und liefert das dbCLKA-Signal auf dem dbCLKA-Signalweg 308. Der Phasende tektor 220 gibt auch das Signal auf dem Signalweg 222, das verwendet wird, um die variable Verzögerung 214 einzustellen, an den Steuereingang der variablen Verzögerung 306 aus, um die variable Verzögerung 306 einzustellen.
Der Pulsgenerator 304 empfängt das dbCLKB-Signal auf dem bdCLKB-Signalweg 302 und das dCLKB-Signal auf dem dCLKB-Signalweg 202 und liefert das PB-Signal auf dem PB-Signalweg 116. Der Pulsgenerator 304 liefert einen logisch niedrigen Puls auf dem PB-Signalweg 116, ansprechend auf die ansteigende Flanke des dCLKB-Signals, und einen weiteren logisch niedrigen Puls ansprechend auf die ansteigende Flanke des bdCLKB-Signals. Die logisch niedrigen Pulse sind kürzer als eine Hälfte des Zyklus des Taktsignals.
Der Pulsgenerator 310 empfängt das dbCLKA-Signal auf dem bdCLKA-Signalweg 308 und das dCLKA-Signal auf dem dCLKA-Signalweg 216 und liefert das PA-Signal auf dem PA-Signalweg 114. Der Pulsgenerator 310 liefert einen logisch hohen Puls auf dem PA-Signalweg 114, ansprechend auf die ansteigende Flanke des dbCLKA-Signals, und einen weiteren logisch hohen Puls ansprechend auf die ansteigende Flanke des dCLKA-Signals. Die logisch hohen Pulse sind kürzer als eine Hälfte des Zyklus des Taktsignals.
Das PB-Signal auf dem PB-Signalweg 116 gleicht sowohl die Abfallende-Flanke-Laufzeitverzögerung von Daten durch den OCD 118 als auch alle Schwankungen zwischen der Ansteigende-Flanke-Laufzeitverzögerung und der Abfallende-Flanke-Laufzeitverzögerung des Taktsignals aus, durch die variable Verzögerung 300 und die variable Verzögerung 200. Das PA-Signal auf dem PA-Signalweg 114 gleicht sowohl die Ansteigende-Flanke-Laufzeitverzögerung der Daten durch den OCD 118 aus als auch alle Schwankungen zwischen der Ansteigende-Flanke-Laufzeitverzögerung und der Abfallende-Flanke-Laufzeitverzögerung des Taktsignals durch die variable Verzögerung 306 und die variable Verzögerung 214.
Das PB-Signal auf dem PB-Signalweg 116 und das PA-Signal auf dem PA-Signalweg 114 werden zu dem OCD 118 geleitet. Während einer Leseoperation werden ansprechend auf das PA-Signal logisch hohe Daten auf dem Datenweg 120 auf dem Ausgangssignalweg 110 ausgegeben, und entweder mit der ansteigenden Flanke oder der abfallenden Flanke des Taktsignals ausgerichtet. Ansprechend auf das PB-Signal werden logisch niedrige Daten auf dem Datenweg 120 auf dem Ausgangssignalweg 110 ausgegeben, und entweder mit der ansteigenden Flanke oder der abfallenden Flanke des Taktsignals ausgerichtet.
6 ist ein Zeitdiagramm 400, das ein Ausführungsbeispiel der Zeitgebung der Signale des Systems 100 darstellt, das die DLL 112A verwendet. Das Zeitdiagramm 400 umfasst das Taktsignal 402 auf dem Taktsignalweg 106, das dCLKB-Signal 404 auf dem dCLKB-Signalweg 202, das dCLKA-Signal 406 auf dem dCLKA-Signalweg 216, das PA-Signal 408 auf dem PA-Signalweg 114, das PB-Signal 410 auf dem PB-Signalweg 116, das DQS-Signal 412 auf dem DQS-Signalweg 109, das DQ₁-Signal 414 auf dem Ausgangssignalweg 110, das ein Datenausführungsbeispiel darstellt, und DQ₂ 416 auf dem Ausgangssignalweg 110, das ein weiteres Datenausführungsbeispiel darstellt.
Das CLK-Signal 402 wird durch die variable Verzögerung 200 verzögert, um das dCLKB-Signal 404 zu liefern, um die Abfallende-Flanke-Laufzeitverzögerung des OCD 118 auszugleichen, wie es bei 420 angezeigt ist. Das CLK-Signal 402 wird durch die variable Verzögerung 214 verzögert, um das dCLKA-Signal 406 zu liefern, um die Ansteigende-Flanke-Laufzeitverzögerung des OCD 118 auszugleichen, wie es bei 422 angezeigt ist. Der Pulsgenerator 218 bringt das PA-Signal 408 in einen logisch hohen Zustand bei 424, ansprechend auf die ansteigende Flanke 426 des dCLKA-Signals 406, und in einen logisch niedrigen Zustand bei 428. Der Pulsgenerator 218 bringt das PA-Signal 408 bei 430 erneut in einem logisch hohen Zustand, ansprechend auf die abfallende Flanke 432 des dCLKA-Signals 406, und bei 434 in einen logisch niedrigen Zustand. Der Pulsgenerator 204 bringt das PB-Signal 410 bei 436 in einen logisch niedrigen Zustand, ansprechend auf die ansteigende Flanke 438 des dCLKB-Signals 404, und bei 440 in einen logisch hohen Zustand. Der Pulsgenerator 204 bringt das PB-Signal 410 bei 442 erneut in einen logisch niedrigen Zustand, ansprechend auf die abfallende Flanke 444 des dCLKB-Signals 404, und bei 446 in einen logisch hohen Zustand.
Das DQS-Signal 412 ist mit dem CLK-Signal 402 ausgerichtet. Das DQ₁-Signal 414 hat ein logisch hohes Datensignal 448, das ansprechend auf die ansteigende Flanke 424 des PA-Signals 408 ausgegeben wird, und ein logisch niedriges Datensignal 450, das ansprechend auf die abfallende Flanke 442 des PB-Signals 410 ausgegeben wird. Das DQ₂-Signal 416 hat ein logisch niedriges Datensignal 452, das ansprechend auf die abfallende Flanke 436 des PB-Signals 410 ausgegeben wird, und ein logisch hohes Datensignal 454, das ansprechend auf die ansteigende Flanke 430 des PA-Signals 408 ausgegeben wird. Daher sind sowohl logisch hohe Datensignale als auch logisch niedrige Datensignale, die von dem OCD 118 ausgegeben werden, mit dem CLK-Signal 402 ausgerichtet.
Die vorliegende Erfindung liefert eine Schaltung mit einer DLL zum Korrigieren von OCD-Lastverzerrung. Die DLL berücksichtigt sowohl die Ansteigende-Flanke-Laufzeitverzögerung durch den OCD als auch die Abfallende-Flanke-Laufzeitverzögerung durch den OCD. Daher sind sowohl logisch niedrige Daten als auch logisch hohe Daten, die durch den OCD ausgegeben werden, mit der ansteigenden Flanke des Taktsignals oder der abfallenden Flanke des Taktsignals ausgerichtet. Die Daten, die durch den OCD ausgegeben werden, sind auf dem Ausgangsweg gleichmäßig beabstandet, um dem Host eine gleiche Menge an Zeit zu ermöglichen, um die Daten wiederzugewinnen, die während der logisch hohen Phase des Taktzyklus und der logisch niedrigen Phase des Taktzyklus ausgegeben werden.

Claims

Schaltung, die folgende Merkmale umfasst: einen Off-Chip-Treiber (118); und eine Verzögerungsregelschleife, die konfiguriert ist, um ein Taktsignal (CLK) zu empfangen und ein erstes Signal (dCLK) zum Ausgleichen einer Ansteigende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber (118) und ein zweites Signal (dCLKB) zum Ausgleichen einer Abfallende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber (118) zu liefern, wobei der Off-Chip-Treiber (118) konfiguriert ist, um auf dem ersten Signal und dem zweiten Signal basierende Signale zu empfangen und Daten auszugeben, die mit dem Taktsignal (CLK) ausgerichtet sind, wobei die Phasenregelschleife eine erste variable Verzögerung (214), um das erste Signal (dCLKA) zu liefern, und eine zweite variable Verzögerung (200) umfasst, um das zweite Signal (dCLKB) zu liefern, und wobei die erste variable Verzögerung (214) konfiguriert ist, um unabhängig von der zweiten variablen Verzögerung (200) eingestellt zu werden, um die Ansteigende-Flanke-Laufzeitverzögerung auszugleichen, und die zweite variable Verzögerung (200) konfiguriert ist, um unabhängig von der ersten variablen Verzögerung (214) eingestellt zu werden, um die Abfallende-Flanke-Laufzeitverzögerung auszugleichen.
Schaltung gemäß Anspruch 1, bei der die Verzögerungsregelschleife eine erste Rückkopplungsschaltung (226) umfasst, die eine erste Kopie (230A) des Off-Chip-Treibers umfasst, wobei die erste Rückkopplungsschaltung (226) konfiguriert ist, um das erste Signal (dCLKA) zu empfangen und ein erstes Rückkopplungssignal zu liefern.
Schaltung gemäß Anspruch 2, bei der die Verzögerungsregelschleife eine zweite Rückkopplungsschaltung (212) umfasst, die eine zweite Kopie (230B) des Off-Chip-Treibers umfasst, wobei die zweite Rückkopplungsschaltung (212) konfiguriert ist, um das zweite Signal (dCLKB) zu empfangen und ein zweites Rückkopplungssignal zu liefern.
Schaltung gemäß Anspruch 3, bei der die erste Kopie (230A) des Off-Chip-Treibers konfiguriert ist, um eine nicht-invertierte Version des ersten Signals (dCLKA) zu empfangen, und die zweite Kopie (230B) des Off-Chip-Treibers konfiguriert ist, um eine invertierte Version des zweiten Signals (dCLKB) zu empfangen.
Schaltung gemäß Anspruch 4, bei der die Verzögerungsregelschleife einen ersten Phasendetektor (220) umfasst, der konfiguriert ist, um das erste Rückkopplungssignal und das Taktsignal (CLK) zu empfangen, und ein erstes Steuersignal zum Einstellen der ersten variablen Verzögerung (214) zu liefern.
Schaltung gemäß Anspruch 5, bei der die Verzögerungsregelschleife einen zweiten Phasendetektor (200) umfasst, der konfiguriert ist, um das zweite Rückkopplungssignal und das Taktsignal (CLK) zu empfangen, und ein zweites Steuersignal zum Einstellen der zweiten variablen Verzögerung (200) zu liefern.
Speicher, der folgende Merkmale umfasst: einen Off-Chip-Treiber (118); eine erste variable Verzögerung (214), die konfiguriert ist, um ein Taktsignal (CLK) zu verzögern, um ein erstes Signal (dCLKA) zu liefern; eine erste Rückkopplungsschaltung (226), die konfiguriert ist, um das erste Signal (dCLKA) um eine Ansteigende-Flanke-Laufzeitverzögerung durch eine erste Kopie (230A) des Off-Chip-Treibers zu verzögern, um ein erstes Rückkopplungssignal zu liefern; einen ersten Phasendetektor (220), der konfiguriert ist, um das erste Rückkopplungssignal mit dem Taktsignal (CLK) zu vergleichen und eine Verzögerung der ersten variablen Verzögerung (214) einzustellen, auf der Basis des Vergleichs des ersten Rückkopplungssignals mit dem Taktsignal (CLK); eine zweite variable Verzögerung (200), die konfiguriert ist, um das Taktsignal (CLK) zu verzögern, um ein zweites Signal (dCLKB) zu liefern; eine zweite Rückkopplungsschaltung (212), die konfiguriert ist, um das zweite Signal (dCLKB) um eine Abfallende-Flanke-Laufzeitverzögerung durch eine zweite Kopie (230B) des Off-Chip-Treibers zu verzögern, um ein zweites Rückkopplungssignal zu liefern; und einen zweiten Phasendetektor (206), der konfiguriert ist, um das zweite Rückkopplungssignal mit dem Taktsignal (CLK) zu vergleichen und eine Verzögerung der zweiten variablen Verzögerung (200) einzustellen, auf der Basis des Vergleichs des zweiten Rückkopplungssignals mit dem Taktsignal (CLK).
Speicher gemäß Anspruch 7, der ferner folgende Merkmale umfasst: einen ersten Pulsgenerator (218), der konfiguriert ist, um ein drittes Signal (PA) zu liefern, das ansprechend auf eine ansteigende Flanke des ersten Signals (dCLKA) einen ersten logisch hohen Puls und ansprechend auf eine abfallende Flanke des ersten Signals (dCLKA) einen zweiten logisch hohen Puls umfasst; und einen zweiten Pulsgenerator (204), der konfiguriert ist, um ein viertes Signal (PB) zu liefern, das ansprechend auf eine ansteigende Flanke des zweiten Signals (dCLKB) einen ersten logisch niedrigen Puls und ansprechend auf eine abfallende Flanke des zweiten Signals (dCLKB) einen zweiten logisch niedrigen Puls umfasst.
Speicher gemäß Anspruch 8, bei dem der Off-Chip-Treiber (118) konfiguriert ist, um Daten auszugeben, die mit dem Taktsignal (CLK) ausgerichtet sind, ansprechend auf das dritte Signal (PA) und das vierte Signal (PB).
Speicher gemäß Anspruch 9, bei dem der Off-Chip-Treiber konfiguriert ist, um ansprechend auf das dritte Signal logisch hohe Daten und ansprechend auf das vierte Signal logisch niedrige Daten auszugeben.
Speicher gemäß Anspruch 7, der ferner folgende Merkmale umfasst: eine dritte variable Verzögerung (306), die konfiguriert ist, um ein invertiertes Taktsignal (bCLK) zu verzögern, um ein drittes Signal (bdCLKA) zu liefern, wobei die dritte variable Verzögerung (306) durch das erste Rückkopplungssignal eingestellt ist; und eine vierte variable Verzögerung (300), die konfiguriert ist, um das invertierte Taktsignal (bCLK) zu verzögern, um ein viertes Signal (bdCLKB) zu liefern, wobei die vierte variable Verzögerung (300) durch das zweite Rückkopplungssignal eingestellt ist.
Speicher gemäß Anspruch 11, der ferner folgende Merkmale umfasst: einen ersten Pulsgenerator (310), der konfiguriert ist, um ein fünftes Signal (PA) zu liefern, das ansprechend auf eine ansteigende Flanke des ersten Signals (dCLKA) einen ersten logisch hohen Puls und ansprechend auf eine ansteigende Flanke des dritten Signals (bdCLKA) einen zweiten logisch hohen Puls umfasst; und einen zweiten Pulsgenerator (304), der konfiguriert ist, um ein sechstes Signal (PB) zu liefern, das ansprechend auf eine ansteigende Flanke des zweiten Signals (dCLKB) einen ersten logisch niedrigen Puls und ansprechend auf eine ansteigende Flanke des vierten Signals (bdCLKB) einen zweiten logisch niedrigen Puls umfasst.
Speicher gemäß Anspruch 12, bei dem der Off-Chip-Treiber (118) konfiguriert ist, um ansprechend auf das fünfte Signal (PA) und das sechste Signal (PB) Daten auszugeben, die mit dem Taktsignal (CLK) ausgerichtet sind.
Speicher gemäß Anspruch 13, bei dem der Off-Chip-Treiber (118) konfiguriert ist, um ansprechend auf das fünfte Signal (PA) logisch hohe Daten und ansprechend auf das sechste Signal (PB) logisch niedrige Daten auszugeben.
Verfahren zum Ausrichten von Daten, die von einem Off-Chip-Treiber (118) ausgegeben werden, mit einem Taktsignal (CLK), wobei das Verfahren folgende Schritte umfasst: Empfangen eines Taktsignals (CLK); Erzeugen eines ersten Signals (dCLKA) von dem Taktsignal (CLK), um eine Ansteigende-Flanke-Laufzeitverzögerung durch einen Off-Chip-Treiber auszugleichen; Erzeugen eines zweiten Signals (dCLKB) von dem Taktsignal (CLK), um eine Abfallende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber auszugleichen; und Liefern von auf dem ersten Signal (dCLKA) und dem zweiten Signal (dCLKB) basierenden Signalen an den Off-Chip-Treiber (118), um Daten von dem Off-Chip-Treiber auszugeben, die mit dem Taktsignal ausgerichtet sind, wobei das Erzeugen des ersten Signals (dCLKA) das Verzögern des Taktsignals (CLK) durch eine erste variable Verzögerung (214) umfasst, und wobei das Erzeugen des zweiten Signals (dCLKB) das Verzögern des Taktsignals (CLK) durch eine zweite variable Verzögerung (200) umfasst, und wobei die erste variable Verzögerung (214) unabhängig von der zweiten variablen Verzögerung (200) eingestellt wird, um die Ansteigende-Flanke-Laufzeitverzögerung auszugleichen, und die zweite variable Verzögerung (200) unabhängig von der ersten variablen Verzögerung (214) eingestellt wird, um die Abfallende-Flanke-Laufzeitverzögerung auszugleichen.
Verfahren gemäß Anspruch 15, bei dem ein auf dem ersten Signal (dCLKA) basierendes Signal logisch hohe Daten von dem Off-Chip-Treiber (118) ausgibt und ein auf dem zweiten Signal (dCLKB) basierendes Signal logisch niedrige Daten von dem Off-Chip-Treiber (118) ausgibt.
Verfahren gemäß Anspruch 15, bei dem das Verzögern des Taktsignals (CLK) durch die erste variable Verzögerung (214) das Verzögern des Taktsignals durch die erste variable Verzögerung basierend auf einem ersten Rückkopplungssignal umfasst, wobei das erste Rückkopplungssignal das Verzögern des ersten Signals (dCLKA) durch eine erste Kopie (230A) des Off-Chip-Treibers umfasst, und wobei das Verzögern des Taktsignals (CLK) durch die zweite variable Verzögerung (200) das Verzögern des Taktsignals durch die zweite variable Verzögerung basierend auf einem zweiten Rückkopplungssignal umfasst, wobei das zweite Rückkopplungssignal das Verzögern des zweiten Signals (bCLKB) durch eine zweite Kopie (230B) des Off-Chip-Treibers umfasst.
Verfahren nach Anspruch 17, bei dem die erste Kopie (230A) des Off-Chip-Treibers eine nicht-invertierte Version des ersten Signals (dCLKA) empfängt, und die zweite Kopie (230B) des Off-Chip-Treibers eine invertierte Version des zweiten Signals (dCLKB) empfängt.
Verfahren gemäß Anspruch 17 oder 18, bei dem das Verzögern des Taktsignals (CLK) durch die erste variable Verzögerung (214) das Verzögern des Taktsignals durch die erste variable Verzögerung basierend auf einem Vergleich des Taktsignals mit dem ersten Rückkopplungssignal umfasst, und wobei das Verzögern des Taktsignals (CLK) durch die zweite variable Verzögerung (200) das Verzögern des Taktsignals durch die zweite variable Verzögerung basierend auf einem Vergleich des Taktsignals mit dem zweiten Rückkopplungssignal umfasst.
Verfahren zum Ausrichten von Daten, die von einem Off-Chip-Treiber (118) ausgegeben werden, mit einem Taktsignal, wobei das Verfahren folgende Schritte umfasst: Empfangen eines Taktsignals (CLK) und eines invertierten Taktsignals (bCLK); Verzögern des Taktsignals (CLK), um ein erstes Signal (dCLKA) zu liefern, das hinsichtlich einer Ansteigende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber (118) ausgeglichen ist; Verzögern des invertierten Taktsignals (bCLK), um ein zweites Signal (bdCLKA) zu liefern, das hinsichtlich einer Ansteigende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber (118) ausgeglichen ist; Verzögern des Taktsignals (CLK), um ein drittes Signal (dCLKB) zu liefern, das hinsichtlich einer Abfallende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber (118) ausgeglichen ist; Verzögern des invertierten Taktsignals (bCLK), um ein viertes Signal (bdCLKB) zu liefern, das hinsichtlich einer Abfallende-Flanke-Laufzeitverzögerung durch den Off-Chip-Treiber (118) ausgeglichen ist; Liefern eines fünften Signals (PA), das ansprechend auf eine ansteigende Flanke des ersten Signals (dCLKA) einen ersten logisch hohen Puls und ansprechend auf eine ansteigende Flanke des zweiten Signals (bdCLKA) einen zweiten logisch hohen Puls umfasst; Liefern eines sechsten Signals (PB), das ansprechend auf eine ansteigende Flanke des dritten Signals (dCLKB) einen ersten logisch niedrigen Puls und ansprechend auf eine ansteigende Flanke des vierten Signals (bdCLKB) einen zweiten logisch niedrigen Puls umfasst; und Ausgeben von Daten von dem Off-Chip-Treiber (118) ansprechend auf das fünfte Signal (PA) und das sechste Signal (PB).
Verfahren gemäß Anspruch 20, bei dem das Ausgeben von Daten von dem Off-Chip-Treiber (118) das Ausgeben von logisch hohen Daten ansprechend auf das fünfte Signal (PA) und das Ausgeben von logisch niedrigen Daten ansprechend auf das sechste Signal (PB) umfasst.