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TECHNISCHES GEBIET
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Die vorliegende Erfindung betrifft allgemein ein System und ein Verfahren zur Taktverteilung und bei konkreten Ausführungsformen ein System und ein Verfahren zur Taktverteilung für integrierte Schaltungen (ICs, vom Englischen „Integrated Circuit“).
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HINTERGRUND
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Schnittstellen zwischen mehreren ICs eines einzelnen Systems sind für vielfältige Anwendungen nützlich. Zu diesen Anwendungen gehören Computerschnittstellen zwischen CPU und DRAM (Dynamic Random-Access Memory) (einschließlich Protokollen für DDR SDRAM (Double Data Rate Synchronous DRAM), DDR2 SDRAM, DDR3 SDRAM), SiPs (Systems-in-Package) und andere Schnittstellen von IC zu IC.
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Dessen ungeachtet kommt es beim Synchronisieren solcher mehrerer IC-Systeme zu einer Anzahl von Problemen. Auf einem großen IC kann man mit einem Taktbaum sicherstellen, dass sich ein Taktsignal auf eine Weise über den Chip ausbreitet, die den Timingversatz von Taktsignalen steuert, während sie verschiedene getaktete Komponenten wie Register erreichen. Solche Taktbäume werden oft getrennt für jedes IC in einem Mehrfach-IC-System ausgeglichen. Nach dem Ausgleich kann jeder Taktbaum eine unabhängig abgeleitete Anzahl von Puffern umfassen, die eine unabhängig entworfene Menge an Verzögerung bereitstellen. Schaltungen in Eingangs- und Ausgangspfaden jedes ICs können auch Timinverzögerung verursachen, und diese Schaltungen können Schaltungen zum Schutz vor elektrostatischer Entladung (ESD), Spannungspegelumsetzer, Eingangstreiber und Ausgangstreiber umfassen. Die Verzögerungen dieser Eingangs- und Ausgangspfadschaltungen und die Verzögerungen jedes der Taktbaumpuffer können mit unabhängig variierenden Schwankungen von Prozess, Spannung und Temperatur (PVT) jedes ICs variieren. Die Verzögerungen der Taktbaumpuffer gleichen den Timingversatz von an getaktete Merkmale jedes jeweiligen ICs abgelieferten Taktsignalen aus. Der Ausgleich von Taktversatz auf der Ebene eines einzelnen Chips kann jedoch niedrigen Taktversatz über die mehreren ICs in einem Mehrfach-IC-System hinweg nicht garantieren.
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Es ist daher eine Aufgabe, verbesserte Möglichkeiten zur Taktverteilung in Systemen mit mehreren ICs bereitzustellen.
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KURZFASSUNG
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Es werden ein Verfahren nach Anspruch 1, eine Taktverteilungsschaltung nach Anspruch 10 sowie ein Taktverteilersystem nach Anspruch 19 bereitgestellt. Die Unteransprüche definieren weitere Ausführungsformen.
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Es wird eine Ausführungsform eines Verfahrens zur Taktverteilung für integrierte Schaltungen (ICs) bereitgestellt. Das Verfahren umfasst Empfangen eines Taktsignals von einem ersten IC über einen ersten Takttransferpfad. Der erste Takttransferpfad umfasst eine replizierte Verzögerung eines Teils eines zweiten Takttransferpfads. Das Verfahren umfasst außerdem, dass ein zweites IC ein Taktsignal des zweiten ICs erzeugt, Senden des Zweites-IC-Taktsignals über den zweiten Takttransferpfad, Empfangen des Zweites-IC-Taktsignals von dem zweiten Takttransferpfad und Bestimmen eines Taktgrundsignals durch das zweite IC gemäß dem empfangenen Erstes-IC-Taktsignal und dem empfangenen Zweites-IC-Taktsignal.
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Außerdem wird eine Ausführungsform einer IC-Taktverteilungsschaltung bereitgestellt. Die Schaltung ist ausgelegt zum Empfangen eines Taktsignals von einem ersten IC über einen ersten Takttransferpfad. Der erste Takttransferpfad umfasst eine replizierte Verzögerung eines Teils eines zweiten Takttransferpfads. Die Schaltung ist außerdem auch für Folgendes ausgelegt: ein zweites IC erzeugt ein Taktsignal des zweiten ICs, Senden des Zweites-IC-Taktsignals über den zweiten Takttransferpfad, Empfangen des Zweites-IC-Taktsignals von dem zweiten Takttransferpfad und Bestimmen eines Taktgrundsignals durch das zweite IC gemäß dem empfangenen Erstes-IC-Taktsignal und dem empfangenen Zweites-IC-Taktsignal.
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Außerdem wird eine Ausführungsform eines Taktverteilersystems für integrierte Schaltungen bereitgestellt. Das IC-Taktverteilersystem umfasst ein erstes IC. Das erste IC umfasst eine Taktsynchronisiererschaltung und eine Takterzeugungsschaltung. Die Taktsynchronisiererschaltung umfasst einen ersten Eingang, der mit einem ersten Takttransferpfad gekoppelt ist, der eine replizierte Verzögerung eines Teils eines ersten Signalpfads umfasst, der in einem externen IC enthalten ist. Die Taktsynchronisiererschaltung umfasst außerdem einen zweiten Eingang, der mit einem zweiten Takttransferpfad gekoppelt ist. Die Takterzeugungsschaltung umfasst außerdem einen Eingang, der mit einem Ausgang eines Referenzoszillators und/oder der Taktsynchronisiererschaltung gekoppelt ist. Verzögerung des zweiten Takttransferpfads umfasst Verzögerung des ersten Signalpfads.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beigefügten Zeichnungen verwiesen. Es zeigen:
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1A ein Blockschaltbild eines Mehrfach-IC-Systems, das zwei ICs aufweist, die miteinander verbunden sind, um sich Daten- und Taktsignale zu teilen, gemäß Ausführungsformen der vorliegenden Erfindung;
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1B ein Blockschaltbild eines Zwei-IC-Systems, das Teile für Eingabe/Ausgabe (E/A) und einen Teil zwischen Chips umfasst, die jeweils Verzögerung zu den Datensignalen hinzufügen, gemäß Ausführungsformen der vorliegenden Erfindung;
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1C ein Blockschaltbild, das weitere Einzelheiten für den Datenpfad eines Zwei-IC-Systems gibt;
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2A ein Blockschaltbild eines Zwei-IC-Systems, in dem ein Phasenregelkreis (PLL) die Timingdifferenz von Datenregistern reduziert, gemäß Ausführungsformen der vorliegenden Erfindung;
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2B ein Blockschaltbild einer alternativen Konfiguration des Zwei-IC-Systems zum weiteren Reduzieren der Timingdifferenz zwischen Datenregistern gemäß Ausführungsformen der vorliegenden Erfindung;
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2C ein Blockschaltbild eines Zwei-IC-Systems, in dem beide ICs einen PLL aufweisen, gemäß Ausführungsformen der vorliegenden Erfindung;
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2D ein Blockschaltbild eines Zwei-IC-Systems, in dem beide PLLs einen Ausgangspfad aufweisen, der die Schnittstelle von IC zu IC durchquert, gemäß Ausführungsformen der vorliegenden Erfindung;
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2E ein Blockschaltbild eines Zwei-IC-Systems, in dem dem einzigen PLL ein Referenztaktsignal zugeführt wird, gemäß Ausführungsformen der vorliegenden Erfindung;
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3A ein Flussdiagramm eines Verfahrens zum Synchronisieren eines Zwei-IC-Systems gemäß Ausführungsformen der vorliegenden Erfindung; und
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3B ein Flussdiagramm eines alternativen Verfahrens zum weiteren Reduzieren der Registertimingdifferenz des Zwei-IC-Systems gemäß Ausführungsformen der vorliegenden Erfindung.
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AUSFÜHRLICHE BESCHREIBUNG VON BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
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Die Herstellung und Verwendung der zur Zeit bevorzugten Ausführungsformen werden nachfolgend ausführlich besprochen. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in vielfältigen spezifischen Kontexten realisiert werden können. Die spezifischen besprochenen Ausführungsformen sind lediglich beispielhaft für spezifische Weisen der Herstellung und Verwendung der Erfindung und begrenzen nicht den Schutzumfang der Erfindung.
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Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsformen in einem spezifischen Kontext, einem System und Verfahren zum Verteilen eines Taktsignals an zwei ICs, beschrieben. Weitere Ausführungsformen können auf andere Taktverteilersysteme angewandt werden, die ein Taktsignal an mehr als zwei ICs teilen.
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Bei einer Ausführungsform werden Daten bidirektional zwischen einem ersten IC und einem zweiten IC gesendet und empfangen, und diese Daten werden durch Taktsignale getaktet, die durch Taktbäume des ersten ICs und des zweiten ICs erzeugt werden. Eine Taktsynchronisiererschaltung und Takttransferpfade zwischen den zwei ICs dienen zur Minimierung sowohl von Timingversatz als auch von Differenzen der Datentaktungsperioden zwischen dem Erstes-IC-Taktsignal und dem Zweites-IC-Taktsignal. Die Takttransferpfade fügen für Eingabe oder Ausgabe von jedem IC Verzögerungen in den Schnittstellen hinzu, sowie Verzögerungen zwischen Chips zum Beispiel aus Verbindungsbondstellen in der Grenze zwischen Chips. Die Taktsynchronisiererschaltung, die sich in dem zweiten IC befindet und zum Beispiel ein PLL oder ein DLL sein kann, kompensiert die Verzögerungen der Takttransferpfade und Verzögerungen der Taktbäume.
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Das erste IC weist eine Takterzeugungsschaltung auf, die ein erstes Taktsignal ausgibt, das zur Verwendung als Eingabe in den Taktsynchronisierer über die Grenze zwischen Chips transferiert wird. Eine Takterzeugungsschaltung des zweiten ICs erzeugt ein zweites Taktsignal, das einem anderen Takttransferpfad zugeführt wird, der ein Schleifenpfad ist, der die Grenze zwischen Chips einmal überschreitet und dann ein zweites Mal die Grenze zwischen Chips überquert, um eine andere Eingabe des Taktsynchronisierers bereitzustellen. Der Taktsynchronisier erzeugt ein Taktgrundsignal, das die Wurzel der Taktbaumsynthese ist und das als Eingabe der Takterzeugungsschaltung eines der ICs zugeführt wird.
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1A zeigt eine Ausführungsform eines Mehrfach-IC-Systems mit zwei ICs 102 und 104, die miteinander verbunden sind, um sich Daten- und Taktsignale zu teilen. Das IC 102 umfasst eine Takterzeugungsschaltung 122, und das IC 104 umfasst eine Takterzeugungsschaltung 126. Das IC 102 umfasst auch ein Datenregister 120A, und das IC 104 umfasst ein Datenregister 120B.
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Bei der Ausführungsform von 1A weist jedes der Register 120A und 120B einen jeweiligen Takteingang (>), Dateneingang (D) und Datenausgang (Q) auf, die Dateneingangs- und -ausgangssignale bereitstellen, die aus Datensequenzen bestehen, die durch die jeweiligen Takteingänge der Register getaktet werden. Die Register 120A und 120B repräsentieren eine oder mehrere getaktete Schaltungen, die auf dem IC 102 bzw. dem IC 104 angeordnet sind. In dem IC 102 erzeugt der Taktgenerator 122 ein erstes Taktsignal und führt dieses erste Taktsignal dem Takteingang des Registers 120A zu. In dem IC 104 erzeugt der Taktgenerator 124 ein zweites Taktsignal und führt dieses zweite Taktsignal dem Takteingang des Registers 120B zu. Das Timing jedes der Ausgangssignale des Taktgenerators 122 und des Taktgenerators 124 variiert mit einer jeweiligen Taktgeneratoreingabe, die zum Beispiel eine Ausgabe eines Referenzoszillators oder des Taktsynchronisierers 125 sein kann. Das Timing des Ausgangssignals des Taktgenerators 122 variiert auch mit PVT-variabler Verzögerung, die intern im Taktgenerator 122 ist, und das Timing des Ausgangssignals des Taktgenerators 124 variiert auch mit PVT-variabler Verzögerung, die intern im Taktgenerator 124 ist.
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Eine anfängliche Einstellung zum Justieren eines oder beider der Ausgangstimings des Taktgenerators 122 und des Taktgenerators 124 erfolgt zum Beispiel während des Herauffahrens des ICs 102 und des ICs 104. Nach dieser anfänglichen Einstellung wird das Register 120A „getaktet“, d.h. getriggert, an einem Datentaktungszeitpunkt gemäß einer Datentaktungsperiode des Taktgenerators 122 seine Datenausgangssignale zu senden und/oder seine Dateneingangssignale zu empfangen. Das Register 120B wird ähnlich gemäß einer Datentaktungsperiode des Taktgenerators 124 getaktet, und während der anfänglichen Einstellung wird das relative Timing der Ausgangssignale des Taktgenerators 122 und des Taktgenerators 124 kompensiert, um jede Differenz zwischen ihren Datentaktungsperioden zu minimieren.
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Bei einigen Ausführungsformen ist die Datentaktungsperiode eines Taktsignals eine Timingdifferenz zwischen einer Periodenstartflanke und einer Periodenendflanke des Taktsignals, detektiert am Takteingang des Registers 120A oder des Registers 120B. Bei einigen Ausführungsformen, die N-Zyklusdatentaktung verwenden (wobei N eine ganze Zahl größer oder gleich eins ist), ist die Periodenstartflanke eine ansteigende Flanke oder fallende Flanke, die Periodenendflanke ist dieselbe Art von Flanke wie die Periodenstartflanke und insbesondere ist die Periodenendflanke die N-te selbe Art von Flanke, die an einem Datenregister nach der Periodenstartflanke ankommt. Bei anderen N-Zyklus-Datentaktungsausführungsformen ist die Periodenstartflanke eine ansteigende Flanke oder fallende Flanke, die Periodenendflanke ist die entgegengesetzte Art von Flanke der Periodenstartflanke (wobei eine fallende Flanke einer ansteigenden Flanke entgegengesetzt ist und umgekehrt), und insbesondere ist die Periodenendflanke die N-te entgegengesetzte Art von Flanke, die an einem Datenregister nach der Periodenstartflanke ankommt. Zum Beispiel sind bei einigen Einzel-Zyklus-Taktungsausführungsformen die Periodenstartflanke und die Periodenendflanke aufeinanderfolgende ansteigende Flanken, aufeinanderfolgende fallende Flanken, bzw. eine ansteigende Flanke und die unmittelbar folgende fallende Flanke bzw. eine fallende Flanke und die unmittelbar folgende ansteigende Flanke.
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Wieder mit Bezug auf 1A wird das Datenausgangssignal aus dem Q-Ausgang des Registers 120B mittels eines ersten Datenpfads zu dem Dateneingang des Registers 120A gesendet, und das Datenausgangssignal aus dem Register 120A wird mittels eines zweiten Datenpfads zu dem Dateneingang des Registers 120B gesendet. Jeder dieser Datenpfade führt Verzögerungen zum Beispiel aus E/A-Anschlussstellen, ESD-Schutzschaltungen, E/A-Puffern, Pegelumsetzern, Eingangstreibern und Verzögerungen zwischen Chips in die Daten ein. Die jeweilige in jeden Datenpfad von dem IC 102 eingeführte Verzögerung kann mit variierender Temperatur und Spannung unabhängig von der in jeden Datenpfad von dem IC 104 eingeführten Verzögerung variieren.
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Eine Taktsynchronisiererschaltung 125 empfängt das erste Taktsignal von dem Taktgenerator 122 und das zweite Taktsignal von dem Taktgenerator 124. Das erste Taktsignal wird von dem Taktgenerator 122 über einen ersten Takttransferpfad, der die Grenze zwischen Chips überschreitet, transferiert, bevor es an einem Eingang des Taktsynchronisierers 125 empfangen wird. Das zweite Taktsignal wird durch den Taktgenerator 124 einem zweiten Takttransferpfad zugeführt, der ein Schleifenpfad ist, der die Grenze zwischen Chips einmal überschreitet und dann ein zweites Mal die Grenze zwischen Chips überquert, um eine andere Eingabe des Taktsynchronisierers 125 bereitzustellen. Der erste Takttransferpfad und der Schleifentakttransferpfad fügen jeweils eine Verzögerung (τ) zu jeweiligen Taktsignalen, die über sie übertragen werden, hinzu. Bei der Ausführungsform von 1A wird mindestens ein Teil der Verzögerung des Schleifentakttransferpfads als eine Verzögerung τ1 in dem ersten Takttransferpfad repliziert. Diese replizierte Verzögerung in den zwei Takttransferpfaden kann zum Beispiel durch identische Schaltungen bereitgestellt werden, die jeweils in den zwei Takttransferpfaden enthalten sind, oder durch Schaltungen, die nicht identisch sind, die aber ungefähr dieselbe Verzögerung aufweisen.
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Der Taktsynchronisierer 125 vergleicht die verzögerte Version des ersten Taktsignals und die verzögerte Version des zweiten Taktsignals, um ein Taktgrundsignal zu erzeugen. Der Taktsynchronisierer 125 führt dieses Taktgrundsignal dem Taktgenerator 122 oder dem Taktgenerator 124 zu, so dass die Takteingangstimings eines oder beider der Register 120A und 120B dadurch justiert werden können, um die Verzögerungen, die durch den Taktgenerator 122, den Taktgenerator 124 hinzugefügt werden, und eine etwaige Differenz der Verzögerung der zwei Takttransferpfade zu kompensieren. Bei einigen Ausführungsformen führt der Taktsynchronisierer 125 das Taktgrundsignal dem Taktgenerator 124 zu, der Schleifentakttransferpfad ist ein Taktschließungspfad und das Ausgangssignal des Taktgenerators 122 weist ein aus einem Referenztaktsignal abgeleitetes Timing auf. Bei anderen Ausführungsformen führt der Taktsynchronisierer 124 das Taktgrundsignal dem Taktgenerator 122 zu, der Takttransferpfad von dem Taktgenerator 122 zu dem Taktsynchronisierer 125 ist ein Taktschließungspfad und das Ausgangssignal des Taktgenerators 124 weist ein aus einem Referenztaktsignal abgeleitetes Timing auf.
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1B zeigt eine Ausführungsform eines Mehrfach-IC-Systems mit einem ersten E/A-Teil 132 des ICs 102 und einem zweiten E/A-Teil 134 des ICs 104, die jeweils verschiedene IC-Schnittstellenschaltkreise umfassen, wie etwa E/A-Anschlussstellen, ESD-Schutzschaltungen, E/A-Puffer und Pegelumsetzer.
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Mit Bezug auf 1B umfasst der Taktgenerator 122 einen Taktbaum 112, der interne Verzögerung umfasst, die mit PVT-Schwankungen des ICs 102 variiert. Der Taktgenerator 124 umfasst ähnlich einen Taktbaum 114, der interne Verzögerung umfasst, die mit PVT-Schwankungen des ICs 104 variiert. Der Takttransferpfad, der den Teil 118 zwischen Chips zwischen den Taktgenerator 122 und dem Taktsynchronisierer 125 überschreitet, umfasst eine Eingangsschnittstellenschaltung 144B des E/A-Teils 132 und eine Ausgangsschnittstellenschaltung 145B des E/A-Teils 132. Der Takttransferpfad zwischen dem Taktgenerator 122 und dem Taktsynchronisierer 125 umfasst auch eine Eingangsschnittstellenschaltung 147B des E/A-Teils 134 und eine Ausgangsschnittstellenschaltung 146B des E/A-Teils 134. Der Schleifentakttransferpfad umfasst einen ersten Signalpfad, der eine Eingangsschnittstellenschaltung 147C des E/A-Teils 134 umfasst, einen zweiten Signalpfad, der eine Ausgangsschnittstellenschaltung 146C des E/A-Teils 134 umfasst, einen dritten Signalpfad, der die Ausgangsschnittstellenschaltung 144C des E/A-Teils 132 umfasst, einen vierten Signalpfad, der die Ausgangsschnittstellenschaltung 145C des E/A-Teils 132 umfasst, und zwei Verzögerungspfade 152 zwischen Chips in dem Teil 118 zwischen Chips. In Signalflussreihenfolge sendet der Schleifentakttransferpfad ein Taktsignal durch die Ausgangsschnittstellenschaltung 146C des E/A-Teils 134, einen ersten Verzögerungspfad 152 zwischen Chips des Teils 118 zwischen Chips, die Eingangsschnittstellenschaltung 144C des E/A-Teils 132, die Ausgangsschnittstellenschaltung 145C des E/A-Teils 132, einen zweiten Verzögerungspfad 152 zwischen Chips und dann die Eingangsschnittstellenschaltung 147C des E/A-Teils 134.
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Das Datenausgangssignal aus dem Q-Ausgang des Registers 120B wird durch den E/A-Teil 134 zur Ausgabe aus dem IC 104, dann durch einen dritten Verzögerungspfad 152 zwischen Chips des Teils 118 zwischen Chips, der die ICs 104 und 102 verbindet, und dann durch den E/A-Teil 132 zur Eingabe in das IC 102 zu dem Dateneingang des Registers 120A gesendet. Der E/A-Teil 134 und der E/A-Teil 132 führen jeweils Verzögerung in das Datenausgangssignal aus dem Register 120B ein. Ähnlich wird das Datenausgangssignal aus dem Register 120A durch den E/A-Teil 132 zur Ausgabe aus dem IC 102, durch einen vierten Verzögerungspfad 152 zwischen Chips des Teils 118 zwischen Chips und dann durch den E/A-Teil 134 zur Eingabe in das IC 104, die jeweils eine Verzögerung in das Datenausgangssignal aus dem Register 120A einführen, zu dem Dateneingang des Registers 120B gesendet. Die Verzögerungspfade zwischen Chips können zum Beispiel eine oder mehrere Bondungen umfassen, die die ICs 102 und 104 verbinden, wie etwa Bonddrähte, TSVs (Through Silicon Vias), Flip-Chip-Verbindungen usw. Bei einigen Ausführungsformen umfasst der Takttransferpfad zwischen dem Taktgenerator 122 und dem Taktsynchronisierer 125 auch einen oder mehrere Verzögerungspfade 152 zwischen Chips des Teils 118 zwischen Chips, der das IC 102 und 104 verbindet.
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Der E/A-Teil 132 umfasst einen Eingangsdaten-Sub-Teil 140 für Daten, die in das IC 102 eingegeben werden, und einen Ausgangsdaten-Sub-Teil 141 für aus dem IC 102 auszugebende Daten. Der E/A-Teil 134 umfasst ähnlich einen Eingangsdaten-Sub-Teil 143 und einen Ausgangsdaten-Sub-Teil 142 für Eingangs- und Ausgangsdaten für das IC 104. Jeder der Daten-Sub-Teile 140, 141, 142 und 143 ist ein Datenpfad, der jeweilige Verzögerung zu ihn durchlaufenden Daten hinzufügt, und kann Puffer und/oder kombinatorische Logik umfassen.
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Der E/A-Teil 132 umfasst auch eine Eingangsschnittstellenschaltung 144A für Eingangsdaten des ICs 102. Der E/A-Teil 132 umfasst auch eine Ausgangsschnittstellenschaltung 145A für Ausgangsdaten aus dem IC 102. Daten, die in das IC 102 eingegeben werden, durchlaufen die Eingangsschnittstellenschaltung 144A, und Daten, die von dem IC 102 ausgegeben werden, durchlaufen die Ausgangsschnittstellenschaltung 145A. Der E/A-Teil 134 umfasst ähnlich eine Eingangsschnittstellenschaltung 147A, durch die Eingangsdaten verlaufen, und eine Ausgangsschnittstellenschaltung 146A, durch die Ausgangsdaten verlaufen.
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Jede der Eingangsschnittstellenschaltungen 144A–144C und 147A–147C der Datenpfade, der Takttransferpfad zwischen dem Taktgenerator 122 und dem Taktsynchronisierer 125 und der Schleifentakttransferpfad können ESD-Schutzvorrichtungen, Eingangspegelumsetzer, Eingangstreiber, Eingangsanschlussstellen usw. umfassen. Jede der Ausgangsschnittstellenschaltungen 145A–145C und 146A–146C kann ESD-Schutzvorrichtungen, Ausgangspegelumsetzer, Ausgangstreiber, Ausgangsanschlussstellen usw. umfassen. Die Spannungen an jeder der Eingangsschnittstellenschaltungen 144A–144C und 147A–147C und Ausgangsschnittstellenschaltungen 145A–145C und 146A–146C können jeweilige variable Spannungen sein, so dass eine Eingangsschnittstellenschaltung und eine Ausgangsschnittstellenschaltung entweder in einem Eingangspfad oder einem Ausgangspfad miteinander in Reihe angeordnet werden können. Bei einigen Ausführungsformen können die variablen Spannungen eines solchen Paars von Schnittstellenschaltungen justiert werden, um eine kombinierte Spannung bereitzustellen, die entweder eine Eingangsspannung oder eine Ausgangsspannung ist.
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Die obigen Taktbäume, Eingangsschnittstellenschaltungen, Eingangsdaten-Sub-Teile, Ausgangsschnittstellenschaltungen, Ausgangsdaten-Sub-Teile und Verzögerungspfade zwischen Chips des ICs 102 und des ICs 104 fügen jeweils eine jeweilige PVT-variable Verzögerung zu einem sie durchlaufenden Signal hinzu.
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In der vorliegenden Offenbarung wird die durch die Komponenten des ICs 102 und des ICs 104 hinzugefügte Verzögerung mit der folgenden Nomenklatur bezeichnet: der Taktbaum 112 fügt eine Verzögerung von TC1 hinzu, der Taktbaum 114 fügt eine Verzögerung von TC2 hinzu, die Eingangsschnittstellenschaltungen 144A–144C fügen eine Verzögerung von EI1 hinzu, der Eingangsdaten-Sub-Teil 140 fügt eine Verzögerung von DI1 hinzu, die Ausgangsschnittstellenschaltungen 145A–145C fügen eine Verzögerung von EO1 hinzu, der Ausgangsdaten-Sub-Teil 141 fügt eine Verzögerung von DO1 hinzu, die Eingangsschnittstellenschaltungen 147A–147C fügen eine Verzögerung von EI2 hinzu, der Eingangsdaten-Sub-Teil 143 fügt eine Verzögerung von DI2 hinzu, die Ausgangsschnittstellenschaltungen 146A–146C fügen eine Verzögerung von EO2 hinzu und der Ausgangsdaten-Sub-Teil 142 fügt eine Verzögerung von DO2 hinzu.
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Die Verzögerungspfade 152 zwischen Chips in der Grenze zwischen Chips fügen auch eine Verzögerung zu Daten oder anderen Signalen hinzu, die in jeder Richtung zwischen dem IC 102 und dem IC 104 verlaufen. Bei der Ausführungsform von 1B weist jeder solche Verzögerungspfad 152 zwischen Chips die Verzögerung BO auf, die eine replizierte Verzögerung jedes anderen Verzögerungspfads 152 zwischen Chips ist. Bei einigen Ausführungsformen kann diese Verzögerung BO zwischen Chips zum Beispiel kleiner als 5 Picosekunden sein. Bei einigen Ausführungsformen können mehrere Instanzen derselben Verzögerung 152 zwischen Chips, zum Beispiel mehrere Verbindungsbondungen oder eine Verbindungsbondung und ein Puffer mit einer replizierten Verzögerung der Verbindungsbondung, im selben Signalpfad zwischen dem IC 102 und dem IC 104 in Reihe geschaltet sein. Solche mehrfachen Verzögerungen 152 zwischen Chips fügen eine Verzögerung zu dem Signal hinzu, die ein Vielfaches von BO ist.
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Bei der Ausführungsform von 1B sind der Takttransferpfad zwischen dem Taktgenerator 122 und dem Taktsynchronisierer 125 und der Schleifentakttransferpfad physisch von den Datenpfaden zwischen dem Register 120A und dem Register 120B verschieden, aber die Eingangsschnittstellenschaltungen 144A–144C replizieren alle gegenseitig ihre Verzögerung. Ähnlich replizieren die Ausgangsschnittstellenschaltungen 145A–145C alle gegenseitig ihre Verzögerung; die Ausgangsschnittstellenschaltungen 146A–146C replizieren alle gegenseitig ihre Verzögerung; und die Eingangsschnittstellenschaltungen 147A–147C replizieren alle gegenseitig ihre Verzögerung. Bei einigen Ausführungsformen können die Eingangsschnittstellenschaltungen 144A–144C identische Schaltungen sein, die Eingangsschnittstellenschaltungen 147A–147C können identische Schaltungen sein, die Ausgangsschnittstellenschaltungen 145A–145C können identische Schaltungen sein und die Ausgangsschnittstellenschaltungen 146A–146C können identische Schaltungen sein. Bei einigen Ausführungsformen replizieren durch Eingangs- oder Ausgangsschnittstellenschaltungen in den Datenpfaden hinzugefügte Verzögerungen nicht Verzögerungen, die durch Eingangs- oder Ausgangsschnittstellenschaltungen in den zwei Takttransferpfaden hinzugefügt werden.
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Bei der Ausführungsform von 1B sind die Eingangsschnittstellenschaltung 144B und die Ausgangsschnittstellenschaltung 146B, die Schaltungen sind, die jeweils mit der Eingangsschnittstellenschaltung 144C und der Ausgangsschnittstellenschaltung 146C identisch sind, in dem Takttransferpfad zwischen dem Taktgenerator 122 und dem Taktsynchronisierer 125 enthalten, so dass die Gesamtverzögerung dieses Takttransferpfads die Verzögerung des Schleifentakttransferpfads genauer repliziert. Bei anderen Ausführungsformen ist die Eingangsschnittstellenschaltung 144B nicht eine identische Schaltung der Eingangsschnittstellenschaltung 144C des Schleifentakttransferpfads, sondern umfasst stattdessen eine Kombination von einem oder mehreren Puffern, die die Verzögerung der Eingangsschnittstellenschaltung 144C repliziert; und die Ausgangsschnittstellenschaltung 146B ist nicht eine identische Schaltung der Ausgangsschnittstellenschaltung 146C des Takttransferpfads zwischen dem Taktgenerator 122 und dem Taktsynchronisierer 125, sondern umfasst stattdessen eine Kombination von einem oder mehreren Puffern, die die Verzögerung der Ausgangsschnittstellenschaltung 146C des Schleifentakttransferpfads repliziert.
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Nunmehr mit Bezug auf 1C gibt ein Blockschaltbild weitere Einzelheiten von Ausführungsformen von Datenpfaden eines Zwei-IC-Systems. Die Eingangsschnittstellenschaltung 144A des ICs 102 umfasst eine Eingangsanschlussstelle 150, eine Eingangs-ESD-Schutzschaltung 151, einen Eingangspuffer 152 und einen Eingangspegelumsetzer 154, der zum Beispiel einen Spannungspegel von Eingangsdaten, einen Strompegel der Eingangsdaten oder beides umsetzen kann. Ähnlich umfasst die Eingangsschnittstellenschaltung 146A des ICs 104 eine Eingangsanschlussstelle 168, eine Eingangs-ESD-Schutzschaltung 169, einen Eingangspuffer 170 und einen Eingangspegelumsetzer 172. Die Ausgangsschnittstellenschaltung 145A des ICs 102 umfasst einen Ausgangspegelumsetzer 156, einen Ausgangspuffer 157, eine Ausgangs-ESD-Schutzschaltung 158 und eine Ausgangsanschlussstelle 160. Der Ausgangspegelumsetzer 156 kann zum Beispiel einen Spannungspegel von Ausgangsdaten, einen Strompegel der Ausgangsdaten oder beides umsetzen. Ähnlich umfasst die Ausgangsschnittstellenschaltung 147A des ICs 104 einen Ausgangspegelumsetzer 162, einen Ausgangspuffer 163, eine Ausgangs-ESD-Schutzschaltung 164 und eine Ausgangsanschlussstelle 166.
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Verschiedene Punkte in dem Zwei-IC-System weisen relativ zueinander verschiedene Timings auf. In der vorliegenden Offenbarung wird zur Bezeichnung des Timings verschiedener Punkte in dem Zwei-IC-System die folgende Nomenklatur verwendet:
- a. Ein von dem Taktbaum 112 des ICs 102 ausgegebenes erstes Taktsignal erreicht den Takteingang des Registers 120A mit einem Signaltiming F.
- b. Ein zweites von dem Taktbaum 114 des ICs 104 ausgegebenes Taktsignal erreicht den Takteingang des Registers 120B mit einem Signaltiming C.
- c. Von dem Q-Ausgang des Registers 120A gesendete Ausgangsdaten des ICs 102 erreichen den Ausgang des E/A-Teils 132 mit einem Signaltiming G.
- d. Eingangsdaten des ICs 104 erreichen den Eingang des E/A-Teils 134 mit einem Signaltiming H.
- e. Eingangsdaten des ICs 104 erreichen den D-Eingang des Registers 120B mit einem Signaltiming M.
- f. Von dem Q-Ausgang des Registers 120B gesendete Ausgangsdaten des ICs 104 erreichen den Ausgang des E/A-Teils 134 mit einem Signaltiming P.
- g. Eingangsdaten des ICs 102 erreichen den Eingang des E/A-Teils 132 mit einem Signaltiming R.
- h. Eingangsdaten des ICs 102 erreichen den D-Eingang des Registers 120A mit einem Signaltiming S.
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Wenn bestimmte Anforderungen erfüllt sind, können das Takteingangstiming des Datenregisters 120A (d.h. das Ausgangstiming aus dem Taktbaum 112) oder das Takteingangstiming des Datenregisters 120B (d.h. das Ausgangstiming aus dem Taktbaum 114) justiert werden, um PVT-variable Verzögerung zu kompensieren, die durch den Taktbaum 112, den Taktbaum 114, den E/A-Teil 132, die Verzögerungspfade 152 zwischen Chips und den E/A-Teil 134 zu dem Takttranferpfad zwischen dem Taktgenerator 122 und dem Taktsynchronisierer 125 hinzugefügt wird. Insbesondere sollten Daten vor einem Signaltiming zum Takten der Daten in das Datenregister 120A oder das Datenregister 120B an dem Datenregister 120A oder dem Datenregister 120B ankommen. In der vorliegenden Offenbarung wird die Differenz der Datenankunftszeit und des Datentaktungstimings als „Datenreserve“ bezeichnet. Wenn N-Zyklus-Datentaktung in dem IC 102 und dem IC 104 verwendet wird, werden diese Anforderungen in Bezug auf geeignetes Kompensieren der Datenpfadverzögerung in der folgenden Ungleichung im Hinblick auf die N-Zyklus-Datentaktungsperiode (N × T) dargelegt, mit der ein einzelnes Datenbit oder eine andere einzelne Dateneinheit in einer beliebigen Richtung zwischen den Datenregistern 120A und 120B getaktet wird: G – F + M – H + BO < N × T > P – C + S – R + BO (1)
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Bei einigen Ausführungsformen kann das relative Timing der Ausgaben des Taktbaums 112 und/oder des Taktbaums 114 kompensiert werden, so dass jeder Timingversatz oder jede Periodendifferenz zwischen dem Timing F an dem Takteingang des Registers 120A des ICs 102 und dem Timing C am Takteingang des Registers 120B des ICs 104 reduziert wird. Abhängig von der Richtung der Datenübertragung fügt jeder unkompensierte Timingversatz einen Teil der Datenreserve hinzu oder entfernt diesen.
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Nunmehr mit Bezug auf 2A ist eine Ausführungsform eines Zwei-IC-Systems gezeigt, bei dem der Taktgenerator 124 des ICs 104 einen PLL 208 als den Taktsynchronisierer 125 verwendet. Bei dieser Ausführungsform wird dem Taktgenerator 122 des ICs 102 ein Referenztaktsignal zugeführt. Dieses Referenztaktsignal kann zum Beispiel durch einen Kristalloszillator oder einen anderen stabilen elektronischen Oszillator bereitgestellt werden, der sich entweder in dem IC 102 oder außerhalb des ICs 102 befinden kann.
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Bei der Ausführungsform von 2A führt der Taktbaum 112 einem PH0-Phaseneingang des PLL 208 ein erstes Taktsignal zu, nachdem dieses erste Taktsignal den E/A-Teil 132, die Schnittstelle 118 und dann den E/A-Teil 134 durchläuft, die jeweils eine Verzögerung in das erste Taktsignal einführen. Der E/A-Teil 132 führt eine Verzögerung von EI1 und eine andere Verzögerung von EO1 in das Taktsignal ein, das von dem Taktbaum 112 ausgegeben wird, indem es durch die Eingangsschnittstellenschaltung 144B bzw. die Ausgangsschnittstellenschaltung 145B (beides in 1B gezeigt) des E/A-Teils 132 gesendet wird. Bei der Ausführungsform von 2A fügt der Teil 118 zwischen Chips dann eine einzelne Verzögerung von BO zu der Taktsignalausgabe des Taktbaums 112 hinzu, indem das Signal durch einen Verzögerungspfad 152 zwischen Chips (in 1B gezeigt) gesendet wird.
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Der E/A-Teil 134 führt dann eine Verzögerung von EI2 und EO2 in die Taktsignalausgabe des Taktbaums 112 ein, indem es durch die Eingangsschnittstellenschaltung 147B bzw. die Ausgangsschnittstellenschaltung 146B des E/A-Teils 134 (beides in 1B gezeigt) geroutet wird. Bei der Ausführungsform von 2A hat, wenn das erste Taktsignal den PH0-Eingang des PLL 208 erreicht, es ein Signaltiming B, das durch die folgende Gleichung mit F zusammenhängt: F = B – EI1 – EO1 – BO – EI2 – EO2. (2)
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Der PLL 208 empfängt auch das durch den Taktbaum 114 des ICs 104 erzeugte Taktsignal an einem PH1-Phaseneingang des PLL 208, nachdem dieses Taktsignal durch eine Schleife verzögert wurde, die durch den E/A-Teil 134, den Teil 118 zwischen Chips und den E/A-Teil 132 verläuft. Dieses Taktsignal wird zuerst durch den Taktbaum 114 auf der Basis der Ausgabe des PLL 208 erzeugt. Der PLL 208B synchronisiert die Timings zum Takten von Daten zwischen Registern 120A und 120B durch Verfolgen und Kompensieren der PVT-variablen Takttimings der Ausgabe des Takttransferpfads zwischen dem Taktgenerator 122 und dem Taktsynchronisierer 125 und dem Ausgang des Schleifentakttransferpfads.
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Die Schleife von dem Ausgang des Taktbaums 114 kann umgangen werden, wenn sich das IC 104 im Bypassmodus befindet, wie zum Beispiel wenn das IC 104 einzeln geprüft wird. Während des Bypassmodus wird das zweite Taktsignal durch einen Bypassschalter, der direkt von dem Ausgang des Taktbaums 114 mit dem PH1-Eingang des PLL 208 verbunden ist, bereitgestellt. Wenn sich das IC 104 nicht im Bypassmodus befindet, wird die Taktsignalausgabe aus dem Taktbaum 114 um EO2 verzögert, während sie den E/A-Teil 134 ein erstes Mal durchläuft, und dann um BO, wenn sie den Teil 118 zwischen Chips ein erstes Mal durchläuft, dann um EI1 in dem E/A-Teil 134, dann um EO1 in dem E/A-Teil 132, dann um BO, während es den Teil 118 zwischen Chips ein zweites Mal durchläuft, dann um EI2, während es den E/A-Teil 134 ein zweites Mal durchläuft, bevor es in den PH1-Eingang des PLL 208 zurückgekoppelt wird. Bei der Ausführungsform von 2A werden in dem Schleifentakttransferpfad Verzögerungen EI2, EO2, EI1 und EO1 jeweils durch die Eingangsschnittstellenschaltung 147C, die Ausgangsschnittstellenschaltung 146C, die Eingangsschnittstellenschaltung 144C und die Ausgangsschnittstellenschaltung 145C (alle in 1B gezeigt) bereitgestellt. Bei anderen Ausführungsformen werden einige oder alle dieser Verzögerungen durch einen oder mehrere Puffer, die dafür ausgelegt sind, die Verzögerung des Takttransferpfads zwischen dem Taktgenerator 122 und dem Taktsynchronisierer 125 zu replizieren, zu dem Schleifentakttransferpfad hinzugefügt.
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Bei der Ausführungsform von 2A fügt der Teil 118 zwischen Chips auch eine erste Verzögerung von BO und eine zweite Verzögerung von BO zu dem zweiten Taktsignal in dem Schleifentakttransferpfad hinzu, indem das Signal durch den ersten Verzögerungspfad 152 zwischen Chips auf dem Pfad von dem IC 104 zu dem IC 102 und dann durch einen zweiten Verzögerungspfad 152 zwischen Chips auf dem Pfad zurück zu dem IC 104 von dem IC 102 geendet wird. Wenn das zweite Taktsignal PH1 erreicht, weist es deshalb ein Signaltiming B‘ auf, das durch die folgende Gleichung mit dem Timing C am Takteingang des Registers 120A des ICs 102 zusammenhängt: C = B‘ – EI1 – EO1 – 2BO – EI2 – EO2. (3)
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Da der PLL 208 das Timing seines Wurzeltaktsignal-ausgangs justiert, bis die Signaltimings B‘ und B an seinen Eingängen gemäß einer Auflösung des PLL 208 ununterscheidbar sind, ist deshalb aus den Gleichungen 3 und 4 ersichtlich, dass das Timing F (am Takteingang des Registers 120A des ICs 102) durch die folgende Gleichung mit dem Timing C (am Takteingang des Registers 120B des ICs 104) zusammenhängt: C = F – BO. (4)
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Bei der Ausführungsform von 2A wird somit das Timing C am Takteingang des Registers 120B des ICs 104 relativ zu dem Timing F an dem Takteingang des Registers 120A des ICs 102 um die Verzögerungsdauer BO eines Verzögerungspfads 152 zwischen Chips (in 1B–C gezeigt) vorgerückt.
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2B zeigt eine alternative Ausführungsform eines Zwei-IC-Systems, bei dem das IC 104 einen PLL 208 aufweist und dafür ausgelegt ist, das Timing C am Takteingang des Registers 120B des ICs 104 zu justieren, um den Timingversatz relativ zu dem Timing F am Takteingang des Registers 120A des ICs 102 weiter zu reduzieren. Diese Ausführungsform ist mit der Ausführungsform von 2A identisch, mit der Ausnahme, dass, während das durch den Taktbaum 112 erzeugte erste Taktsignal zu dem PH0-Eingang des PLL 208 gesendet wird, die Verzögerung, die durch den Takttransferpfad zwischen dem Taktgenerator 122 und dem Taktsynchronisierer 125 zu diesem ersten Taktsignal hinzugefügt wird, relativ zu der Ausführungsform von 2A um einen Betrag BO vergrößert wird. Bei einigen Ausführungsformen wird diese zweite Verzögerung BO des Takttransferpfads zwischen dem Taktgenerator 122 und dem Taktsynchronisierer 125 in den Teil 118 zwischen Chips hinzugefügt, indem das Signal durch den zweiten Verzögerungspfad 152 zwischen Chips (in 1B gezeigt) in Reihe mit dem ersten Verzögerungspfad 152 zwischen Chips des Teils 118 zwischen Chips gesendet wird; diese zwei Verzögerungspfade zwischen Chips dieses ersten Takttransferpfads bilden einen fünften Verzögerungspfad 152 zwischen Chips und einen sechsten Verzögerungspfad 152 zwischen Chips des Teils 118 zwischen Chips, die zusätzlich zu den anderen vier Verzögerungspfaden 152 zwischen Chips des Schleifentakttransferpfads und der zwei Datenpfade vorliegen. Bei anderen Ausführungsformen wird die zweite Verzögerung von BO in dem Takttransferpfad zwischen dem Taktgenerator 122 und dem Taktsynchronisierer 125 durch einen oder mehrere Puffer hinzugefügt, die dafür ausgelegt sind, die Verzögerung eines Verzögerungspfads 152 zwischen Chips zu replizieren.
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Nunmehr mit Bezug auf 2C ist eine Ausführungsform eines Zwei-IC-Systems gezeigt, bei der sowohl das IC 102 als auch das IC 104 einen PLL aufweisen. Diese Ausführungsform ist mit der Ausführungsform von 2A identisch, mit der Ausnahme, dass das IC 102 seinen eigenen PLL 210 aufweist, das Referenztaktsignal einem PH0-Eingang des PLL 210, statt dem Taktbaum 112, zugeführt wird und das Taktsignal, das von dem Taktbaum 112 ausgegeben wird, einem PH1-Phaseneingang des PLL 210 zugeführt wird und auch dem E/A-Teil 132 zugeführt wird.
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Dieser PLL 210 verzögert die Taktsignalausgabe des Taktbaums 112, so dass sie mit dem Referenztaktsignal phasengleich ist, was die Menge an Timingkompensation verringert, die durch den PLL 208 des ICs 104 durchgeführt werden muss. Ähnlich wie bei der Ausführungsform von 2A fügt der Teil 118 zwischen Chips nur eine einzige Verzögerung von BO zu dem Taktsignal in dem Pfad zwischen dem Ausgang des Taktbaums 112 und dem PH0-Eingang des PLL 208 hinzu. Bei anderen Ausführungsformen, die der Ausführungsform von 2B ähnlicher sind, fügt der Teil 118 zwischen Chips eine Verzögerung von 2BO zu dem Taktsignal zwischen dem Ausgang des Taktbaums 112 und dem PH0-Eingang des PLL 208 hinzu.
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Nunmehr mit Bezug auf 2D ist eine Ausführungsform eines Zwei-IC-Systems gezeigt, bei dem beide ICs 102 und 104 einen PLL aufweisen und beide PLLs einen Ausgangspfad aufweisen, der den Teil 118 zwischen Chips überquert. Diese Ausführungsform ist mit der Ausführungsform von 2C identisch, mit der Ausnahme, dass das Taktsignal, das von dem Taktbaum 112 ausgegeben wird, nur dann direkt zu dem PH1-Eingang des PLL 210 rückgekoppelt wird, wenn sich das IC 102 im Bypassmodus befindet, und andernfalls dieses erste Taktsignal durch einen Rückkopplungspfad, der mit dem PH0-Eingang des PLL 208 gekoppelt ist, dem PH1-Eingang des PLL 210 zugeführt wird. Dieses erste Taktsignal wird an dem PH0-Eingang des PLL 208 abgegriffen und wird durch den E/A-Teil 134, den Teil 118 zwischen Chips und den E/A-Teil 132 vor dem Erreichen des PH1-Eingangs des PLL 210 verzögert. Der E/A-Teil 134 fügt eine Verzögerung von EO2 zu dem ersten Taktsignal hinzu, indem dieses erste Taktsignal durch eine Schaltung gesendet wird, die mit der (in 1B gezeigten) Ausgangsschnittstellenschaltung 146B identisch ist. Bei anderen Ausführungsformen wird diese Verzögerung EO2 durch einen oder mehrere Puffer hinzugefügt, die dafür ausgelegt sind, die Verzögerung der Ausgangsschnittstellenschaltung 146B zu replizieren. Bei der Ausführungsform von 2D fügt der Teil 118 zwischen Chips dann eine Verzögerung von BO zu dem ersten Taktsignal hinzu, indem es durch einen (in 1B gezeigten) Verzögerungspfad 152 zwischen Chips gesendet wird. Der E/A-Teil 132 fügt dann eine Verzögerung von EO1 hinzu, indem das erste Taktsignal durch eine Schaltung gesendet wird, die mit der (in 1B gezeigten) Eingangsschnittstellenschaltung 144B identisch ist. Bei anderen Ausführungsformen wird diese Verzögerung EO1 durch einen oder mehrere Puffer hinzugefügt, die dafür ausgelegt sind, die Verzögerung der Eingangsschnittstellenschaltung 144B zu replizieren.
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Nunmehr mit Bezug auf 2E ist eine Ausführungsform eines Zwei-IC-Systems gezeigt, die mit der Ausführungsform von 2A identisch ist, mit der Ausnahme, dass dem Taktgenerator 124 des ICs 104 (nun links gezeigt) ein Referenztaktsignal zugeführt wird, dem Taktgenerator 122 des ICs 102 (nun rechts gezeigt) das von dem PLL 208 ausgegebene Taktgrundsignal zugeführt wird und die Phaseneingänge des PLL 208 umgewechselt sind, wobei der PH0-Phaseneingang die Ausgabe des Schleifentakttransferpfads empfängt und der PH1-Phaseneingang die Ausgabe des Takttransferpfads zwischen dem Taktgenerator 122 und dem Taktsynchronisierer 125 empfängt. Die Taktgrundsignalausgabe des PLL 208 wird durch den E/A-Teil 124, den Teil 118 zwischen Chips und den E/A-Teil 132 verzögert, bevor sie den Taktbaum 112 des Taktgenerators 122 des ICs 102 erreicht. Der E/A-Teil 134 fügt eine Verzögerung von EO2 zu dem Taktgrundsignal hinzu, indem das Taktgrundsignal durch eine Schaltung gesendet wird, die mit der (in 1B gezeigten) Ausgangsschnittstellenschaltung 146C identisch ist. Bei anderen Ausführungsformen wird diese Verzögerung durch einen oder mehrere Puffer hinzugefügt, die dafür ausgelegt sind, die Verzögerung der Ausgangsschnittstellenschaltung 146C zu replizieren. Bei der Ausführungsform von 2E fügt der Teil 118 zwischen Chips dann eine Verzögerung von BO zu dem ersten Taktsignal hinzu, indem es durch einen (in 1B gezeigten) Verzögerungspfad 152 zwischen Chips gesendet wird. Der E/A-Teil 132 fügt dann eine Verzögerung von EI1 hinzu, indem das erste Taktsignal durch eine Schaltung gesendet wird, die mit der (in 1B gezeigten) Eingangsschnittstellenschaltung 144C identisch ist. Bei anderen Ausführungsformen wird diese Verzögerung durch einen oder mehrere Puffer hinzugefügt, die dafür ausgelegt sind, die Verzögerung der Eingangsschnittstellenschaltung 144C zu replizieren.
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3A zeigt ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Synchronisieren eines ersten ICs und eines zweiten ICs in einem Mehrfach-IC-System. Das Verfahren beginnt in Schritt 302. In Schritt 304 erzeugt ein Taktbaum eines ersten ICs ein Taktsignal. Bei einigen Ausführungsformen empfängt der Taktbaum des ersten ICs direkt an seinem Eingang ein Referenztaktsignal. Bei anderen Ausführungsformen empfängt der Taktbaum des ersten ICs ein Taktgrundsignal, das von einem PLL ausgegeben wird, nachdem das Taktgrundsignal durch Transfer zwischen den zwei ICs verzögert wurde. Bei weiteren Ausführungsformen weist das erste IC einen PLL auf, der seinen Taktbaum steuert, und dieser PLL weist einen Phaseneingang auf, der das Referenztaktsignal empfängt, und einen anderen Phaseneingang, der das Taktsignal des ersten ICs entweder direkt von dem Taktbaum empfängt oder nachdem das Taktsignal durch Transfer zwischen den zwei ICs verzögert wurde. In Schritt 306 wird das Taktsignal des ersten ICs einem Datenregister des ersten ICs und auch einem ersten Takttransferpfad zwischen dem ersten IC und dem zweiten IC zugeführt. In Schritt 308 wird das Taktsignal des ersten ICs an einem ersten Eingang des PLL des zweiten ICs von dem ersten Takttransferpfad empfangen, nachdem es um eine Verzögerung von EI1 + EO1 + BO + EI2 + EO2 verzögert wurde. In Schritt 310 erzeugt ein Taktbaum des zweiten ICs ein Taktsignal. Bei einigen Ausführungsformen wird das Taktsignal des zweiten ICs auf der Basis der PLL-Ausgabe des zweiten ICs erzeugt. Bei anderen Ausführungsformen wird das Taktsignal des zweiten ICs auf der Basis eines Referenztaktsignals erzeugt. In Schritt 311 wird dieses Taktsignal des zweiten ICs einem Takteingang eines Datenregisters des zweiten ICs zugeführt. Das Taktsignal des zweiten ICs wird auch einem mit seinem PLL gekoppelten Schleifentakttransferpfad zugeführt. In Schritt 312 wird das Taktsignal des zweiten ICs an einem zweiten Eingang des PLL des zweiten ICs von dem Schleifentransferpfad empfangen, nachdem es in dem Schleifentakttransferpfad um eine Verzögerung von EO1 + 2BO + EI1 + EO1 + EI2 verzögert wurde. In Schritt 314 erfolgt eine Flussentscheidung abhängig davon, ob die erste und zweite Eingabe des PLL des zweiten ICs miteinander phasengleich sind. Wenn diese PLL-Eingaben nicht phasengleich sind, wird der Fluss in Schritt 318 fortgesetzt, und andernfalls wird der Fluss in Schritt 324 fortgesetzt. In Schritt 318 wird die Ausgabe des PLL des zweiten ICs entweder vorgerückt oder verzögert, bis seine zwei Eingaben phasengleich sind.
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In Schritt 324 erfolgt dann eine Flussentscheidung abhängig davon, ob es Daten entweder von dem ersten IC oder dem zweiten IC zu senden gibt. Wenn dem so ist, wird der Fluss in Schritt 326 fortgesetzt, aber wenn keine Daten zu senden sind, wird der Fluss in Schritt 330 fortgesetzt. In Schritt 326 sendet das Datenregister des ersten ICs (getaktet durch das Erstes-IC-Taktsignal) oder das Datenregister des zweiten ICs (getaktet durch das Zweites-IC-Taktsignal) ein Datenbit. Dann wird in Schritt 328 das Datenbit, das gesendet wurde, in dem Datenregister des zweiten oder ersten ICs, je nachdem welches das Datenbit nicht gesendet hat, empfangen und gemäß dem Taktsignal des empfangenden ICs in das Datenregister des empfangenen ICs getaktet. Wenn keine Daten zu senden sind, erfolgt in Schritt 330 eine Flussentscheidung, ob der Betrieb in Phasenverriegelung fortgesetzt werden soll. Da die Erzielung von Phasenverriegelung zu einem Zeitkostenfaktor führen kann, erfolgt bei einigen Ausführungsformen Phasenverriegelung während des IC-Herauffahrens und wird aufrechterhalten, bis mindestens eines der zwei ICs ausgeschaltet wird. Bei solchen Ausführungsformen kann die Entscheidung in Schritt 330, die Phasenverriegelung fortzusetzen, eine Entscheidung sein, den Betrieb fortzusetzen, ohne eines der ICs auszuschalten. Wenn die Phasenverriegelung fortgesetzt werden soll, kehrt der Fluss zu Schritt 314 zurück. Andernfalls endet das Verfahren in Schritt 332.
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3B zeigt ein Flussdiagramm einer alternativen Ausführungsform eines Verfahrens zum Synchronisieren eines ersten IC und eines zweiten IC in einem Mehrfach-IC-System. Das Verfahren von 3B ist mit dem Verfahren von 3A identisch, mit der Ausnahme, dass Schritt 308 durch Schritt 309 ersetzt wurde. In Schritt 309 wurde die Verzögerung des Taktsignals, das an dem ersten Eingang des PLL des zweiten ICs von dem ersten IC empfangen wurde, relativ zu Schritt 308 von 3A um einen Betrag BO vergrößert.
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Beispielhafte Ausführungsformen der vorliegenden Erfindung haben den Vorteil, Taktversatz und Periodendifferenz zwischen mehreren ICs mit unabhängig ausgeglichenen Taktbäumen zu reduzieren. Eine Ausführungsform eines Systems kann zum Beispiel synchrone Schnittstellen zwischen mehreren ICs verwenden, um Latenz zu reduzieren und Systemdurchsatz zu vergrößern.
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Bei einer Ausführungsform umfasst ein Verfahren zur Taktverteilung für integrierte Schaltungen (ICs) Empfangen eines Taktsignals von einem ersten IC über einen ersten Takttransferpfad. Der erste Takttransferpfad umfasst eine replizierte Verzögerung eines Teils eines zweiten Takttransferpfads. Das Verfahren umfasst außerdem, dass ein zweites IC ein Taktsignal des zweiten ICs erzeugt, Senden des Zweites-IC-Taktsignals über den zweiten Takttransferpfad, Empfangen des Zweites-IC-Taktsignals von dem zweiten Takttransferpfad und Bestimmen eines Taktgrundsignals durch das zweite IC gemäß dem empfangenen Erstes-IC-Taktsignal und dem empfangenen Zweites-IC-Taktsignal. Bei einigen Ausführungsformen umfasst der zweite Takttransferpfad einen ersten Signalpfad und einen zweiten Signalpfad; die Verzögerung des ersten Takttransferpfads umfasst eine replizierte Verzögerung eines Teils des ersten Signalpfads und eine replizierte Verzögerung eines Teils des zweiten Signalpfads; der erste Signalpfad umfasst eine Eingangsschnittstellenschaltung des zweiten ICs; und der zweite Signalpfad umfasst eine Ausgangsschnittstellenschaltung des zweiten ICs.
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Bei einigen Ausführungsformen umfasst das Verfahren zur IC-Taktverteilung Folgendes: Senden eines Ausgangssignals eines Datenregisters des zweiten ICs über einen ersten Datenpfad gemäß einer Zweites-IC-Datentaktungsperiode zwischen zwei Flanken des Zweites-IC-Taktsignals. Solche Ausführungsformen umfassen außerdem Empfangen eines Eingangssignals des Zweites-IC-Datenregisters von einem zweiten Datenpfad zu einem Empfangstaktungszeitpunkt des zweiten ICs gemäß der Zweites-IC-Datentaktungsperiode. Der Zweites-IC-Empfangstaktungszeitpunkt ist nicht früher als eine Datenankunftszeit des zweiten ICs, die eine Ankunftszeit einer Dateneinheit von dem zweiten Datenpfad in dem Zweites-IC-Datenregister ist.
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Bei einigen Ausführungsformen umfasst das Verfahren zur IC-Taktverteilung, dass das erste IC ein Erstes-IC-Taktsignal erzeugt. Solche Ausführungsformen umfassen außerdem Folgendes: Senden eines Ausgangssignals eines Datenregisters des ersten ICs über den zweiten Datenpfad gemäß einer Erstes-IC-Datentaktungsperiode zwischen zwei Flanken des Erstes-IC-Taktsignals, Empfangen eines Eingangssignals des Erstes-IC-Datenregisters von dem ersten Datenpfad zu einem Empfangstaktungszeitpunkt des ersten ICs gemäß dem Erstes-IC-Taktsignal und Senden des Erstes-IC-Taktsignals über den ersten Takttransferpfad. Der Erstes-IC-Empfangstaktungszeitpunkt ist nicht früher als eine Datenankunftszeit des ersten ICs, welche eine Ankunftszeit an dem Erstes-IC-Datenregister einer Dateneinheit von dem ersten Datenpfad ist. Der zweite Takttransferpfad umfasst ferner einen dritten Signalpfad, einen vierten Signalpfad, einen ersten Verzögerungspfad zwischen Chips und einen zweiten Verzögerungspfad zwischen Chips. Die Verzögerung des ersten Takttransferpfads umfasst ferner eine replizierte Verzögerung eines Teils des dritten Signalpfads, Verzögerung eines dritten Verzögerungspfads zwischen Chips und eine replizierte Verzögerung eines Teils des vierten Signalpfads. Der dritte Signalpfad umfasst eine Eingangsschnittstellenschaltung des ersten ICs und der vierte Signalpfad umfasst eine Ausgangsschnittstellenschaltung des ersten ICs. Bei einigen Ausführungsformen des Verfahrens zur IC-Taktverteilung umfasst der erste Takttransferpfad ferner einen vierten Verzögerungspfad zwischen Chips.
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Bei einigen Ausführungsformen des Verfahrens zur IC-Taktverteilung umfasst die Eingangsschnittstellenschaltung des ersten ICs eine Eingangsanschlussstelle und/oder eine Spannungspegelumsetzerschaltung und/oder eine Strompegelumsetzerschaltung und/oder einen Signalpuffer und/oder eine Schaltung zum Schutz vor elektrostatischer Entladung. Bei solchen Ausführungsformen umfasst die Ausgangsschnittstellenschaltung eine Ausgangsanschlussstelle und/oder eine Spannungspegelumsetzerschaltung und/oder eine Strompegelumsetzerschaltung und/oder einen Signalpuffer und/oder eine Schaltung zum Schutz vor elektrostatischer Entladung. Bei solchen Ausführungsformen umfasst die Eingangsschnittstellenschaltung des zweiten ICs eine Eingangsanschlussstelle und/oder eine Spannungspegelumsetzerschaltung und/oder eine Strompegelumsetzerschaltung und/oder einen Signalpuffer und/oder eine Schaltung zum Schutz vor elektrostatischer Entladung. Bei solchen Ausführungsformen umfasst die Ausgangsschnittstellenschaltung des zweiten ICs eine Ausgangsanschlussstelle und/oder eine Spannungspegelumsetzerschaltung und/oder eine Strompegelumsetzerschaltung und/oder einen Signalpuffer und/oder eine Schaltung zum Schutz vor elektrostatischer Entladung.
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Bei einigen Ausführungsformen des Verfahrens zur IC-Taktverteilung erfolgt das Erzeugen des Erstes-IC-Taktsignals gemäß einem Referenztaktsignal, das ein Ausgangssignal eines Referenzoszillators umfasst, und das Erzeugen des Zweites-IC-Taktsignals erfolgt gemäß dem Taktgrundsignal. Bei anderen Ausführungsformen erfolgt das Erzeugen des Erstes-IC-Taktsignal gemäß dem Taktgrundsignal und das Erzeugen des Zweites-IC-Taktsignals erfolgt gemäß einem Referenztaktsignal, das ein Ausgangssignal eines Referenzoszillators umfasst.
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Bei einigen Ausführungsformen umfasst das Verfahren zur IC-Taktverteilung Folgendes: Justieren mindestens eines von zwei empfangenen Taktsignalen durch das zweite IC, um eine Differenz zwischen den zwei empfangenen Taktsignalen zu reduzieren, wobei die Differenz einen Timingversatz und/oder eine Differenz der Takttaktungsperiode umfasst. Die zwei empfangenen Taktsignale umfassen das empfangene Erstes-IC-Taktsignal von dem ersten Takttransferpfad und das empfangene Zweites-IC-Taktsignal von dem zweiten Takttransferpfad. Der Erstes-IC-Empfangstaktungszeitpunkt umfasst ein Aggregat der Erstes-IC-Datenankunftszeit und eine Empfangsdatenreserve des ersten ICs. Der Zweites-IC-Empfangstaktungszeitpunkt umfasst ein Aggregat der Zweites-IC-Datenankunftszeit und eine Empfangsdatenreserve des zweiten ICs. Ein unreduzierter Timingversatz zwischen den zwei empfangenen Taktsignalen besteht in der Erstes-IC-Empfangsdatenreserve oder der Zweites-IC-Empfangsdatenreserve.
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Bei einer Ausführungsform ist eine IC-Taktverteilungsschaltung ausgelegt zum Empfangen eines Taktsignals von einem ersten IC über einen ersten Takttransferpfad. Der erste Takttransferpfad umfasst eine replizierte Verzögerung eines Teils eines zweiten Takttransferpfads. Die Schaltung ist außerdem dafür ausgelegt, dass ein zweites IC ein Taktsignal des zweiten ICs erzeugt, Senden des Zweites-IC-Taktsignals über den zweiten Takttransferpfad, Empfangen des Zweites-IC-Taktsignals von dem zweiten Takttransferpfad und Bestimmen eines Taktgrundsignals durch das zweite IC gemäß dem empfangenen Erstes-IC-Taktsignal und dem empfangenen Zweites-IC-Taktsignal. Bei einigen Ausführungsformen umfasst der zweite Takttransferpfad einen ersten Signalpfad und einen zweiten Signalpfad; die Verzögerung des ersten Takttransferpfads umfasst eine replizierte Verzögerung eines Teils des ersten Signalpfads und eine replizierte Verzögerung eines Teils des zweiten Signalpfads; der erste Signalpfad umfasst eine Eingangsschnittstellenschaltung des zweiten ICs; und der zweite Signalpfad umfasst eine Ausgangsschnittstellenschaltung des zweiten ICs.
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Bei einigen Ausführungsformen ist die IC-Taktverteilungsschaltung ausgelegt zum Senden eines Ausgangssignals eines Datenregisters des zweiten ICs über einen ersten Datenpfad gemäß einer Zweites-IC-Datentaktungsperiode zwischen zwei Flanken des Zweites-IC-Taktsignals. Solche Ausführungsformen sind auch ausgelegt zum Empfangen eines Eingangssignals des Zweites-IC-Datenregisters von einem zweiten Datenpfad an einem Empfangstaktungszeitpunkt des zweiten ICs gemäß der Zweites-IC-Datentaktungsperiode. Der Zweites-IC-Empfangstaktungszeitpunkt ist nicht früher als eine Datenankunftszeit des zweiten ICs, die eine Ankunftszeit einer Dateneinheit von dem zweiten Datenpfad in dem Zweites-IC-Datenregister ist.
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Bei einigen Ausführungsformen umfasst die IC-Taktverteilungsschaltung ferner ein erstes IC. Bei diesen Ausführungsformen ist die IC-Taktverteilungsschaltung ferner dafür ausgelegt, dass das erste IC ein Erstes-IC-Taktsignal erzeugt. Bei diesen Ausführungsformen ist die IC-Taktverteilungsschaltung außerdem ausgelegt zum: Senden eines Ausgangssignals eines Datenregisters des ersten ICs über den zweiten Datenpfad gemäß einer Erstes-IC-Datentaktungsperiode zwischen zwei Flanken des Erstes-IC-Taktsignals; Empfangen eines Eingangssignals des Erstes-IC-Datenregisters von dem ersten Datenpfad zu einem Empfangstaktungszeitpunkt des ersten ICs gemäß dem Erstes-IC-Taktsignal und Senden des Erstes-IC-Taktsignals über den ersten Takttransferpfad. Der Erstes-IC-Empfangstaktungszeitpunkt ist nicht früher als eine Datenankunftszeit des ersten ICs, welche eine Ankunftszeit an dem Erstes-IC-Datenregister einer Dateneinheit von dem ersten Datenpfad ist. Der zweite Takttransferpfad umfasst ferner einen dritten Signalpfad, einen vierten Signalpfad, einen ersten Verzögerungspfad zwischen Chips und einen zweiten Verzögerungspfad zwischen Chips. Die Verzögerung des ersten Takttransferpfads umfasst ferner eine replizierte Verzögerung eines Teils des dritten Signalpfads, Verzögerung eines dritten Verzögerungspfads zwischen Chips und eine replizierte Verzögerung eines Teils des vierten Signalpfads. Der dritte Signalpfad umfasst eine Eingangsschnittstellenschaltung des ersten ICs und der vierte Signalpfad umfasst eine Ausgangsschnittstellenschaltung des ersten ICs. Bei einigen Ausführungsformen der IC-Taktverteilungsschaltung umfasst der erste Takttransferpfad ferner einen vierten Verzögerungspfad zwischen Chips.
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Bei einigen Ausführungsformen der IC-Taktverteilungsschaltung umfasst die Eingangsschnittstellenschaltung des ersten ICs eine Eingangsanschlussstelle und/oder eine Spannungspegelumsetzerschaltung und/oder eine Strompegelumsetzerschaltung und/oder einen Signalpuffer und/oder eine Schaltung zum Schutz vor elektrostatischer Entladung. Bei diesen Ausführungsformen umfasst die Ausgangsschnittstellenschaltung des ersten ICs eine Ausgangsanschlussstelle und/oder eine Spannungspegelumsetzerschaltung und/oder eine Strompegelumsetzerschaltung und/oder einen Signalpuffer und/oder eine Schaltung zum Schutz vor elektrostatischer Entladung. Bei diesen Ausführungsformen umfasst die Eingangsschnittstellenschaltung des zweiten ICs eine Eingangsanschlussstelle und/oder eine Spannungspegelumsetzerschaltung und/oder eine Strompegelumsetzerschaltung und/oder einen Signalpuffer und/oder eine Schaltung zum Schutz vor elektrostatischer Entladung. Bei diesen Ausführungsformen umfasst die Ausgangsschnittstellenschaltung des zweiten ICs eine Ausgangsanschlussstelle und/oder eine Spannungspegelumsetzerschaltung und/oder eine Strompegelumsetzerschaltung und/oder einen Signalpuffer und/oder eine Schaltung zum Schutz vor elektrostatischer Entladung.
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Bei einigen Ausführungsformen ist die IC-Taktverteilungsschaltung ausgelegt zum: Erzeugen des Erstes-IC-Taktsignals gemäß einem Referenztaktsignal, das ein Ausgangssignal eines Referenzoszillators umfasst; und Erzeugen des Zweites-IC-Taktsignals gemäß dem Taktgrundsignal. Bei anderen Ausführungsformen ist die IC-Taktverteilungsschaltung ausgelegt zum: Erzeugen des Erstes-IC-Taktsignals gemäß dem Taktgrundsignal; und Erzeugen des Zweites-IC-Taktsignals gemäß einem Referenztaktsignal, das ein Ausgangssignal eines Referenzoszillators umfasst.
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Bei einigen Ausführungsformen ist die IC-Taktverteilungsschaltung ausgelegt zum Justieren mindestens eines von zwei empfangenen Taktsignalen durch das zweite IC, um eine Differenz zwischen den zwei empfangenen Taktsignalen zu reduzieren, wobei die Differenz einen Timingversatz und/oder eine Differenz der Takttaktungsperiode umfasst. Die zwei empfangenen Taktsignale umfassen das empfangene Erstes-IC-Taktsignal von dem ersten Takttransferpfad und das empfangene Zweites-IC-Taktsignal von dem zweiten Takttransferpfad. Der Erstes-IC-Empfangstaktungszeitpunkt umfasst ein Aggregat der Erstes-IC-Datenankunftszeit und eine Empfangsdatenreserve des ersten ICs. Der Zweites-IC-Empfangstaktungszeitpunkt umfasst ein Aggregat der Zweites-IC-Datenankunftszeit und eine Empfangsdatenreserve des zweiten ICs. Ein unreduzierter Timingversatz besteht zwischen den empfangenen Taktsignalen in der Erstes-IC-Empfangsdatenreserve oder der Zweites-IC-Empfangsdatenreserve.
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Bei einer Ausführungsform umfasst ein IC-Taktverteilersystem ein erstes IC. Das erste IC umfasst eine Taktsynchronisiererschaltung und eine Takterzeugungsschaltung. Die Taktsynchronisiererschaltung umfasst einen ersten Eingang, der mit einem ersten Takttransferpfad gekoppelt ist, der eine replizierte Verzögerung eines Teils eines ersten Signalpfads umfasst, der in einem externen IC enthalten ist. Die Taktsynchronisiererschaltung umfasst außerdem einen zweiten Eingang, der mit einem zweiten Takttransferpfad gekoppelt ist. Die Takterzeugungsschaltung umfasst außerdem einen Eingang, der mit einem Ausgang eines Referenzoszillators und/oder der Taktsynchronisiererschaltung gekoppelt ist. Verzögerung des zweiten Takttransferpfads umfasst Verzögerung des ersten Signalpfads. Bei einigen Ausführungsformen umfasst die Taktsynchronisiererschaltung ferner einen Phasenregelkreis und/oder einen Digitalregelkreis, und das erste IC umfasst ferner eine Eingangsschnittstellenschaltung und eine Ausgangsschnittstellenschaltung. Bei diesen Ausführungsformen umfasst Verzögerung des ersten Takttransferpfads ferner eine replizierte Verzögerung eines Teils eines zweiten Signalpfads und eine replizierte Verzögerung eines Teils eines dritten Signalpfads; der zweite Takttransferpfad umfasst den zweiten Signalpfad und den dritten Signalpfad; der zweite Signalpfad umfasst die Ausgangsschnittstellenschaltung des ersten ICs; und der dritte Signalpfad umfasst die Ausgangsschaltung des ersten ICs.
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Bei einigen Ausführungsformen des IC-Taktverteilersystems umfasst das erste IC ein Datenregister. Das Datenregister des ersten ICs umfasst einen Takteingang, der mit einem Ausgang der Erstes-IC-Takterzeugungsschaltung gekoppelt ist, einen Ausgang, der mit einem ersten Datenpfad gekoppelt ist, und ein Eingangssignal, das mit einem zweiten Datenpfad gekoppelt ist.
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Bei einigen Ausführungsformen umfasst das IC-Taktverteilersystem ein zweites IC, das das externe IC ist. Das zweite IC umfasst eine Takterzeugungsschaltung, ein Datenregister, eine Eingangsschnittstellenschaltung und eine Ausgangsschnittstellenschaltung. Das Datenregister des zweiten ICs umfasst einen Takteingang, der mit einen Ausgang der Erstes-IC-Takterzeugungsschaltung gekoppelt ist, einen Ausgang, der mit dem zweiten Datenpfad gekoppelt ist, und einen Dateneingang, der mit dem ersten Datenpfad gekoppelt ist. Die Zweites-IC-Takterzeugungsschaltung umfasst einen Ausgang, der mit einem Eingang des ersten Takttransferpfads gekoppelt ist. Die Verzögerung des ersten Takttransferpfads umfasst ferner Verzögerung eines ersten Verzögerungspfads zwischen Chips und eine replizierte Verzögerung eines Teils eines vierten Signalpfads. Der zweite Takttransferpfad umfasst ferner den ersten Signalpfad, einen zweiten Verzögerungspfad zwischen Chips, einen dritten Verzögerungspfad zwischen Chips und den vierten Signalpfad. Der erste Signalpfad umfasst die Ausgangsschnittstellenschaltung des zweiten ICs und der vierte Signalpfad umfasst die Eingangsschnittstellenschaltung des zweiten ICs. Bei einigen Ausführungsformen des IC-Taktverteilersystems umfasst der erste Takttransferpfad ferner eine replizierte Verzögerung eines Teils des dritten Verzögerungspfads zwischen Chips.
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Bei einigen Ausführungsformen des IC-Taktverteilersystems umfasst die Eingangsschnittstellenschaltung des ersten ICs eine Eingangsanschlussstelle und/oder eine Spannungspegelumsetzerschaltung und/oder eine Strompegelumsetzerschaltung und/oder einen Signalpuffer und/oder eine Schaltung zum Schutz vor elektrostatischer Entladung. Bei diesen Ausführungsformen umfasst die Ausgangsschnittstellenschaltung des ersten ICs eine Ausgangsanschlussstelle und/oder eine Spannungspegelumsetzerschaltung und/oder eine Strompegelumsetzerschaltung und/oder einen Signalpuffer und/oder eine Schaltung zum Schutz vor elektrostatischer Entladung. Bei diesen Ausführungsformen umfasst die Eingangsschnittstellenschaltung des zweiten ICs eine Eingangsanschlussstelle und/oder eine Spannungspegelumsetzerschaltung und/oder eine Strompegelumsetzerschaltung und/oder einen Signalpuffer und/oder eine Schaltung zum Schutz vor elektrostatischer Entladung. Bei diesen Ausführungsformen umfasst die Ausgangsschnittstellenschaltung des zweiten ICs eine Ausgangsanschlussstelle und/oder eine Spannungspegelumsetzerschaltung und/oder eine Strompegelumsetzerschaltung und/oder einen Signalpuffer und/oder eine Schaltung zum Schutz vor elektrostatischer Entladung.
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Bei einigen Ausführungsformen des IC-Taktverteilersystems umfasst die Verzögerung des ersten Datenpfads eine replizierte Verzögerung eines Teils des dritten Signalpfads, eine replizierte Verzögerung eines Teils des vierten Signalpfads und Verzögerung eines vierten Verzögerungspfads zwischen Chips. Bei diesen Ausführungsformen umfasst die Verzögerung des zweiten Datenpfads eine replizierte Verzögerung eines Teils des ersten Signalpfads, eine replizierte Verzögerung eines Teils des zweiten Signalpfads und Verzögerung eines fünften Verzögerungspfads zwischen Chips.
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Bei einigen Ausführungsformen umfasst das IC-Taktverteilersystem ein zweites IC, das das externe IC ist, die Erstes-IC-Takterzeugungsschaltung umfasst einen Eingang, der mit einem Ausgang eines Referenzoszillators gekoppelt ist, und das zweite IC umfasst eine Takterzeugungsschaltung, die einen Eingang umfasst, der mit einem Ausgang der Taktsynchronisiererschaltung gekoppelt ist. Bei anderen Ausführungsformen, bei denen das IC-Taktverteilersystem ein zweites IC umfasst, das ein externes IC ist, umfasst die Erstes-IC-Takterzeugungsschaltung einen Eingang, der mit einem Ausgang der Taktsynchronisiererschaltung gekoppelt ist, und das zweite IC umfasst eine Takterzeugungsschaltung, die einen Eingang umfasst, der mit einem Ausgang eines Referenzoszillators gekoppelt ist.
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Obwohl die vorliegende Erfindung mit Bezug auf beispielhafte Ausführungsformen beschrieben wurde, soll die vorliegende Beschreibung nicht im einschränkenden Sinne aufgefasst werden. Fachleuten werden bei Durchsicht der Beschreibung verschiedene Modifikationen und Kombinationen der beispielhaften Ausführungsformen sowie andere Ausführungsformen der Erfindung einfallen. Es ist deshalb beabsichtigt, dass die angefügten Ansprüche jegliche solchen Modifikationen oder Ausführungsformen einschließen.
