CN109379062A - 一种基于同轴硅通孔的片上延迟单元电路 - Google Patents
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Abstract
本发明公开了一种基于同轴硅通孔的片上延迟单元电路，包括若干级同轴硅通孔时延模块，每级同轴硅通孔时延模块包括前端驱动器、同轴硅通孔和后端驱动器，前端驱动器和后端驱动器分别接外部输入电源，同轴硅通孔包括自内而外依次设置的金属内芯、五氧化二钽介质层、金属外芯和二氧化硅介质层，二氧化硅介质层的外侧由硅衬底包裹，金属内芯的一端与前端驱动器相连，金属内芯的另一端与后端驱动器相连，金属外芯接地。该延迟单元电路采用同轴硅通孔作为片上延迟单元的主要时延模块，同轴硅通孔尺寸较小且抗PVT波动，同时为提高电路驱动能力，在同轴硅通孔的前后端各增加一级有源缓冲器，整个延迟单元电路尺寸紧凑、时延精确与驱动能力强。
Description
技术领域
本发明涉及三维集成电路(Three dimensional integrated circuits,3D ICs)技术领域，具体是一种基于同轴硅通孔的片上延迟单元电路。
背景技术
延迟单元电路能够提供精确的时序控制，满足片上系统的时序约束，在超大规模集成电路设计中具有广阔的应用前景，如在片上时钟分布、锁相环电路、数控振荡器、时间数字转换器及多相时钟产生器等设计中都需要用到延迟单元。
根据组成元件的不同，延迟单元电路可以分为无源延迟单元与有源延迟单元。无源延迟单元主要由无源电感器件(Inductor,L)与无源电容器件(Capacitor,C)串并联组成，通过调节LC元件的数值实现延迟控制，具有时延精确的特点，但无源器件的尺寸普遍较大，不适用于微型化集成系统的设计。有源延迟单元由有源NMOS(N-type Metal OxideSemiconductor NMOS)晶体管与有源PMOS(P-type Metal Oxide Semiconductor,PMOS)晶体管构成的反相器级联组成，通过调节反相器的级联个数实现时延的控制，具有尺寸紧凑的特点，但有源晶体管对工艺-电压-温度(Process-Voltage-Temperature,PVT)的变化非常敏感，导致反相器的时延随PVT变化波动较大，而多级反相器级联的设计则进一步加剧了有源时延的不稳定。
发明内容
本发明所要解决的技术问题是，针对现有技术的不足，提供一种基于同轴硅通孔的片上延迟单元电路，采用3D ICs的同轴硅通孔作为片上延迟单元的主要时延模块，同轴硅通孔作为片上无源器件，尺寸较小且抗PVT波动，同时为提高电路驱动能力，在同轴硅通孔的前后端各增加一级有源缓冲器，整个延迟单元电路具有尺寸紧凑、时延精确与驱动能力强的优点。
本发明解决上述技术问题所采用的技术方案为：一种基于同轴硅通孔的片上延迟单元电路，包括按信号走向依次相连的若干级同轴硅通孔时延模块，每级所述的同轴硅通孔时延模块包括按信号走向依次相连的前端驱动器、同轴硅通孔和后端驱动器，所述的前端驱动器和所述的后端驱动器分别接外部输入电源，所述的同轴硅通孔包括自内而外依次设置的金属内芯、五氧化二钽介质层、金属外芯和二氧化硅介质层，所述的二氧化硅介质层的外侧由硅衬底包裹，所述的金属内芯的一端与所述的前端驱动器相连，所述的金属内芯的另一端与所述的后端驱动器相连，所述的金属外芯接地，每级所述的同轴硅通孔时延模块的前端驱动器的输入端与上一级同轴硅通孔时延模块的后端驱动器的输出端相连，每级所述的同轴硅通孔时延模块的后端驱动器的输出端与下一级同轴硅通孔时延模块的前端驱动器的输入端相连，最前一级同轴硅通孔时延模块的前端驱动器的输入端接输入信号，最后一级同轴硅通孔时延模块的后端驱动器的输出端接输出信号。
作为优选，该基于同轴硅通孔的片上延迟单元电路包括按信号走向依次相连的三级同轴硅通孔时延模块，即第一级同轴硅通孔时延模块、第二级同轴硅通孔时延模块和第三级同轴硅通孔时延模块，所述的第一级同轴硅通孔时延模块、所述的第二级同轴硅通孔时延模块和所述的第三级同轴硅通孔时延模块均包括按信号走向依次相连的前端驱动器、同轴硅通孔和后端驱动器，所述的第一级同轴硅通孔时延模块的前端驱动器的输入端接输入信号，所述的第一级同轴硅通孔时延模块的后端驱动器的输出端与所述的第二级同轴硅通孔时延模块的前端驱动器的输入端相连，所述的第二级同轴硅通孔时延模块的后端驱动器的输出端与所述的第三级同轴硅通孔时延模块的前端驱动器的输入端相连，所述的第三级同轴硅通孔时延模块的后端驱动器的输出端接输出信号。
作为优选，所述的前端驱动器和所述的后端驱动器的结构相同，均由PMOS晶体管与NMOS晶体管构成，所述的PMOS晶体管的源端和衬底端分别接外部输入电源，所述的PMOS晶体管的栅端与所述的NMOS晶体管的栅端相连，所述的PMOS晶体管的漏端与所述的NMOS晶体管的漏端相连，所述的NMOS晶体管的源端和衬底端分别接地。
与现有技术相比，本发明具有如下优点：
(1)本发明公开的基于同轴硅通孔的片上延迟单元电路，采用3D ICs的同轴硅通孔作为片上延迟单元的主要时延模块，其同轴硅通孔时延模块充分利用同轴硅通孔垂直设置与自屏蔽的特点，且同轴硅通孔作为片上无源器件，尺寸较小，能够实现稳定的输出时延，减小PVT波动对时序影响，因而具有尺寸紧凑、抗PVT波动与输出时延稳定的优点；
(2)本发明中同轴硅通孔采用五氧化二钽(Ta2O5)作为金属内芯与金属外芯之间的隔离介质，五氧化二钽具有极高的相对介电常数εr，其εr高达25，由此形成的同轴硅通孔具有非常高的等效电容值与等效传输时延；
(3)为提高电路驱动能力，在每级同轴硅通孔时延模块的同轴硅通孔的前端增加前端驱动器、后端增加后端驱动器作为有源缓冲器，通过前端驱动器与后端驱动器驱动同轴硅通孔时延模块，能够实现电源到地的全摆幅输出电压，从而提高整个延迟单元电路的驱动能力，赋予整个延迟单元电路尺寸紧凑、时延精确与驱动能力强的优点。
附图说明
图1为实施例中基于同轴硅通孔的片上延迟单元电路的结构示意图；
图2为实施例中同轴硅通孔的纵剖示意图；
图3为实施例中前端驱动器或后端驱动器的结构示意图；
图4为实施例中前端驱动器或后端驱动器的等效电路示意图；
图5为实施例中同一级同轴硅通孔时延模块的等效电路示意图；
图6为实施例中延迟单元电路的电路时延随工作温度波动的特性曲线；
图7为实施例中延迟单元电路的电路时延随电源电压波动的特性曲线。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例的基于同轴硅通孔的片上延迟单元电路，如图1所示，包括按信号走向依次相连的三级同轴硅通孔时延模块，即第一级同轴硅通孔时延模块1、第二级同轴硅通孔时延模块2和第三级同轴硅通孔时延模块3，第一级同轴硅通孔时延模块1、第二级同轴硅通孔时延模块2和第三级同轴硅通孔时延模块3均包括按信号走向依次相连的前端驱动器4、同轴硅通孔6和后端驱动器5，前端驱动器4和后端驱动器5分别接外部输入电源，如图2所示，同轴硅通孔6包括自内而外依次设置的金属内芯61、五氧化二钽介质层62、金属外芯63和二氧化硅介质层64，本实施例中，金属内芯61与金属外芯63均为铜，二氧化硅介质层64的外侧由硅衬底65包裹，金属内芯61的一端与前端驱动器4相连，金属内芯61的另一端与后端驱动器5相连，金属外芯63接地，第一级同轴硅通孔时延模块1的前端驱动器4的输入端接输入信号Vin，第一级同轴硅通孔时延模块1的后端驱动器5的输出端与第二级同轴硅通孔时延模块2的前端驱动器4的输入端相连，第二级同轴硅通孔时延模块2的后端驱动器5的输出端与第三级同轴硅通孔时延模块3的前端驱动器4的输入端相连，第三级同轴硅通孔时延模块3的后端驱动器5的输出端接输出信号Vout。
本实施例中，前端驱动器4和后端驱动器5的结构相同，如图3所示，前端驱动器4和后端驱动器5均由PMOS晶体管与NMOS晶体管构成，PMOS晶体管的源端和衬底端分别接外部输入电源，PMOS晶体管的栅端与NMOS晶体管的栅端相连，PMOS晶体管的漏端与NMOS晶体管的漏端相连，NMOS晶体管的源端和衬底端分别接地。前端驱动器4或后端驱动器5的等效电路示意图见图4。
同一级同轴硅通孔时延模块中，前端驱动器4作为该级同轴硅通孔时延模块的第一级，将输入信号反相后驱动作为下一级的同轴硅通孔6，并经同轴硅通孔6延迟后输入至后端驱动器5，后端驱动器5将输入信号再一次反相增强，产生该级同轴硅通孔时延模块的输出信号，并输入至下一级同轴硅通孔时延模块。同一级同轴硅通孔时延模块的等效电路示意图见图5。
假定单个同轴硅通孔6的传播时延为Ttsv，单个前端驱动器4的传播时延为Td1，单个后端驱动器5的传播时延为Td2，则由实施例中三级同轴硅通孔时延模块串联组成的延迟单元电路的电路时延Ttotal为：
Ttotal＝3(Ttsv+Td1+Td2)
同轴硅通孔6的传播时延Ttsv取决于同轴硅通孔6的尺寸与填充介质，根据同轴传输线理论及Elmore时延模型，Ttsv可表示为：
Ttsv＝0.69(Re+Rtsv/2)×Ctsv
其中，Rtsv＝h/(2πδσ)×(1/r1+1/r2)与Ctsv＝2πεh/ln(r2/r1)分别为同轴硅通孔6的等效电阻与等效电容；r1为同轴硅通孔6的金属内芯61的半径，r2为同轴硅通孔6的金属外芯63的内半径，h为同轴硅通孔6的高度，ε为填充介质五氧化二钽的介电常数，δ与σ分别为同轴硅通孔6的金属导体(即本实施例中采用的铜)的趋肤深度与电导率。
前端驱动器4和后端驱动器5的传输时延取决于晶体管尺寸与负载电容，若驱动器PMOS晶体管的上拉能力与驱动器NMOS晶体管的下拉能力相同，则前端驱动器4与后端驱动器5的传输时延分别可表示为：
Td1＝0.69(Re+Rtsv)Ce
Td2＝0.69ReCL
其中Re为晶体管导通电阻，Ce为驱动器的等效输入电容，CL为同轴硅通孔时延模块的负载电容。
本实施例中，同轴硅通孔6的尺寸为r1＝5μm，r2＝8μm，h＝200μm；PMOS晶体管的宽长比为2μm/1μm，NMOS晶体管的宽长比为1μm/1μm，负载电容CL为1pF。该延迟电路的版图面积为280μm2，在1.2V电源电压与25℃的基准条件下，产生的时延为52ns，相当于现有版图面积为456μm2的38个反相器级联产生的时延。
本实施例的延迟单元电路在1.2V电源电压条件下，电路时延Ttotal随工作温度波动的特性曲线见图6。从图6所示的特性曲线可以看出，该延迟电路的时延波动值为0.13ns/℃，具有较强的抗温度波动的特性。本实施例的延迟单元电路在25℃工作温度下，电路时延Ttotal随电源电压波动的特性曲线见图7。从图7所示的特性曲线可以看出，该延迟电路的时延波动值为0.08ns/mV，具有较强的抗电源电压波动的特性。
可见，本发明采用3D ICs的同轴硅通孔作为片上延迟单元电路的关键时延模块，并通过增加前后端的有源驱动器，增强了延迟单元的驱动能力。相对于其他有源延迟单元电路，本发明极大减小了级联反相器的数目与面积，并抑制了PVT波动对时延的影响，具有输出时延稳定、抗PVT扰动与尺寸紧凑的特点。
Claims (3)
1.一种基于同轴硅通孔的片上延迟单元电路，其特征在于：包括按信号走向依次相连的若干级同轴硅通孔时延模块，每级所述的同轴硅通孔时延模块包括按信号走向依次相连的前端驱动器、同轴硅通孔和后端驱动器，所述的前端驱动器和所述的后端驱动器分别接外部输入电源，所述的同轴硅通孔包括自内而外依次设置的金属内芯、五氧化二钽介质层、金属外芯和二氧化硅介质层，所述的二氧化硅介质层的外侧由硅衬底包裹，所述的金属内芯的一端与所述的前端驱动器相连，所述的金属内芯的另一端与所述的后端驱动器相连，所述的金属外芯接地，每级所述的同轴硅通孔时延模块的前端驱动器的输入端与上一级同轴硅通孔时延模块的后端驱动器的输出端相连，每级所述的同轴硅通孔时延模块的后端驱动器的输出端与下一级同轴硅通孔时延模块的前端驱动器的输入端相连，最前一级同轴硅通孔时延模块的前端驱动器的输入端接输入信号，最后一级同轴硅通孔时延模块的后端驱动器的输出端接输出信号。
2.根据权利要求1所述的一种基于同轴硅通孔的片上延迟单元电路，其特征在于：包括按信号走向依次相连的三级同轴硅通孔时延模块，即第一级同轴硅通孔时延模块、第二级同轴硅通孔时延模块和第三级同轴硅通孔时延模块，所述的第一级同轴硅通孔时延模块、所述的第二级同轴硅通孔时延模块和所述的第三级同轴硅通孔时延模块均包括按信号走向依次相连的前端驱动器、同轴硅通孔和后端驱动器，所述的第一级同轴硅通孔时延模块的前端驱动器的输入端接输入信号，所述的第一级同轴硅通孔时延模块的后端驱动器的输出端与所述的第二级同轴硅通孔时延模块的前端驱动器的输入端相连，所述的第二级同轴硅通孔时延模块的后端驱动器的输出端与所述的第三级同轴硅通孔时延模块的前端驱动器的输入端相连，所述的第三级同轴硅通孔时延模块的后端驱动器的输出端接输出信号。
3.根据权利要求1或2所述的一种基于同轴硅通孔的片上延迟单元电路，其特征在于：所述的前端驱动器和所述的后端驱动器的结构相同，均由PMOS晶体管与NMOS晶体管构成，所述的PMOS晶体管的源端和衬底端分别接外部输入电源，所述的PMOS晶体管的栅端与所述的NMOS晶体管的栅端相连，所述的PMOS晶体管的漏端与所述的NMOS晶体管的漏端相连，所述的NMOS晶体管的源端和衬底端分别接地。
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Citations (4)
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|---|---|---|---|---|
| CN201956999U (zh) * | 2010-10-15 | 2011-08-31 | 北京工业大学 | 3d多米诺集成电路时钟网络 |
| CN102957418A (zh) * | 2011-08-15 | 2013-03-06 | 台湾积体电路制造股份有限公司 | 低功率/高速tsv接口设计 |
| CN106158835A (zh) * | 2016-07-08 | 2016-11-23 | 西安理工大学 | 一种基于硅通孔技术的低通滤波器 |
| CN106249807A (zh) * | 2015-06-11 | 2016-12-21 | 英飞凌科技股份有限公司 | 用于集成电路时钟分配的系统和方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN201956999U (zh) * | 2010-10-15 | 2011-08-31 | 北京工业大学 | 3d多米诺集成电路时钟网络 |
| CN102957418A (zh) * | 2011-08-15 | 2013-03-06 | 台湾积体电路制造股份有限公司 | 低功率/高速tsv接口设计 |
| CN106249807A (zh) * | 2015-06-11 | 2016-12-21 | 英飞凌科技股份有限公司 | 用于集成电路时钟分配的系统和方法 |
| CN106158835A (zh) * | 2016-07-08 | 2016-11-23 | 西安理工大学 | 一种基于硅通孔技术的低通滤波器 |
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