JPH0625957B2 - クロツク乗りかえ回路 - Google Patents
クロツク乗りかえ回路Info
- Publication number
- JPH0625957B2 JPH0625957B2 JP24187586A JP24187586A JPH0625957B2 JP H0625957 B2 JPH0625957 B2 JP H0625957B2 JP 24187586 A JP24187586 A JP 24187586A JP 24187586 A JP24187586 A JP 24187586A JP H0625957 B2 JPH0625957 B2 JP H0625957B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- phase
- register
- digital circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、デジタル回路Ａを駆動しているクロツクＡの
周波数と、デジタル回路Ｂを駆動しているクロツクＢの
周波数とが一致していて、それら両クロツクの位相関係
が必ずしも一致していず、デジタル回路Ａ，Ｂ間でデー
タの受け渡しをするクロツクを乗りかえる回路に関す
る。
周波数と、デジタル回路Ｂを駆動しているクロツクＢの
周波数とが一致していて、それら両クロツクの位相関係
が必ずしも一致していず、デジタル回路Ａ，Ｂ間でデー
タの受け渡しをするクロツクを乗りかえる回路に関す
る。
（従来の技術） 従来使用されていたこの種のクロツク乗りかえ回路を第
３図に示す。この従来の回路では、読出しクロツクＡ
（ＣＬＫＡ）により駆動されるデジタル回路１Ａのデー
タ（ＤＡＴＡ）は、同じクロツクＡにて駆動されるレジ
スタＤ１５に読出され、このデータは書込みクロツクＢ
（ＣＬＫＢ）にて駆動されるレジスタＤ１６に送られた
後クロツクＢにて駆動されるデジタル回路１Ｂに取込ま
れていた。
３図に示す。この従来の回路では、読出しクロツクＡ
（ＣＬＫＡ）により駆動されるデジタル回路１Ａのデー
タ（ＤＡＴＡ）は、同じクロツクＡにて駆動されるレジ
スタＤ１５に読出され、このデータは書込みクロツクＢ
（ＣＬＫＢ）にて駆動されるレジスタＤ１６に送られた
後クロツクＢにて駆動されるデジタル回路１Ｂに取込ま
れていた。
（発明が解決しようとする問題点） 上述した従来のクロツク乗りかえ回路では、読出しクロ
ツクＡと書込みクロツクＢの位相が一致したとき、また
読出しと書込みのクロツクの位相が多少ずれていた場合
でも、クロツクにジツタがあると、読出しクロツクＡで
読出したデータの変化点と書込みクロツクＢの立上りが
一致した時、データは書込みクロツクＢでうまく取込ま
れず、誤動作するという欠点があつた。
ツクＡと書込みクロツクＢの位相が一致したとき、また
読出しと書込みのクロツクの位相が多少ずれていた場合
でも、クロツクにジツタがあると、読出しクロツクＡで
読出したデータの変化点と書込みクロツクＢの立上りが
一致した時、データは書込みクロツクＢでうまく取込ま
れず、誤動作するという欠点があつた。
本発明の目的は、読出しクロツクと書込みクロツクとの
位相関係にかかわらず、誤動作することのないクロツク
乗りかえ回路の提供にある。
位相関係にかかわらず、誤動作することのないクロツク
乗りかえ回路の提供にある。
（問題点を解決するための手段） 前述の問題点を解決し上記目的を達成するために本発明
が提供するクロツク乗りかえ回路は、クロックＡで動作
しているデジタル回路（１Ａ）と、前記クロックＡと同
じ周波数であって位相を異にするクロックＢで動作して
いるデジタル回路（１Ｂ）と、前記クロックＡとクロッ
クＢとの位相のずれ具合を判定する位相判定回路（８）
と、前記位相判定回路の判定結果により、前記クロック
Ｂの正相クロックと逆相クロックのいづれか一方を自動
的に選択する選択回路（７）と、前記デジタル回路（１
Ａ）のデータ出力を前記クロックＡで取込むレジスタ
（２）と、前記選択回路（７）で選択されたクロックで
前記レジスタ（２）のデータ出力を取込むレジスタ
（３）と、前記レジスタ（３）のデータ出力を前記クロ
ックＢで取込むレジスタ（４）とを有し、前記デジタル
回路（１Ｂ）は前記レジスタ（４）データ出力を前記ク
ロックＢで取込むことを特徴とする。
が提供するクロツク乗りかえ回路は、クロックＡで動作
しているデジタル回路（１Ａ）と、前記クロックＡと同
じ周波数であって位相を異にするクロックＢで動作して
いるデジタル回路（１Ｂ）と、前記クロックＡとクロッ
クＢとの位相のずれ具合を判定する位相判定回路（８）
と、前記位相判定回路の判定結果により、前記クロック
Ｂの正相クロックと逆相クロックのいづれか一方を自動
的に選択する選択回路（７）と、前記デジタル回路（１
Ａ）のデータ出力を前記クロックＡで取込むレジスタ
（２）と、前記選択回路（７）で選択されたクロックで
前記レジスタ（２）のデータ出力を取込むレジスタ
（３）と、前記レジスタ（３）のデータ出力を前記クロ
ックＢで取込むレジスタ（４）とを有し、前記デジタル
回路（１Ｂ）は前記レジスタ（４）データ出力を前記ク
ロックＢで取込むことを特徴とする。
（実施例） 次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロツク図である。この実
施例は、クロツクＡで動作しているデジタル回路１Ａの
データをクロツクＢで動作しているデジタル回路１Ｂに
誤動作なく取込むことができる回路である。
施例は、クロツクＡで動作しているデジタル回路１Ａの
データをクロツクＢで動作しているデジタル回路１Ｂに
誤動作なく取込むことができる回路である。
デジタル回路１ＡのデータはクロツクＡによりレジスタ
Ｄ２に取出され、クロツクＡ，Ｂの位相関係を判定回路
８で判定する。選択回路７は、 （ａ） 同位相の時は逆相クロツクを、 （ｂ） 逆位相の時はクロツクＢを、 （ｃ） ずれている時はクロツクＢ、逆相クロツクの
何れかを 自動的に選択する。選択回路７で選択されたクロツクに
より、レジスタＤ２に書込まれたデータをレジスタＤ３
に取込み、このデータをクロツクＢにてレジスタＤ４を
経てデイジタル回路１Ｂに取込む。かくてクロツクＢに
同期した出力データが、デジタル回路１Ｂに誤りなく伝
えられる。
Ｄ２に取出され、クロツクＡ，Ｂの位相関係を判定回路
８で判定する。選択回路７は、 （ａ） 同位相の時は逆相クロツクを、 （ｂ） 逆位相の時はクロツクＢを、 （ｃ） ずれている時はクロツクＢ、逆相クロツクの
何れかを 自動的に選択する。選択回路７で選択されたクロツクに
より、レジスタＤ２に書込まれたデータをレジスタＤ３
に取込み、このデータをクロツクＢにてレジスタＤ４を
経てデイジタル回路１Ｂに取込む。かくてクロツクＢに
同期した出力データが、デジタル回路１Ｂに誤りなく伝
えられる。
第２図は判定回路８の詳細を示すブロツク図である。本
図を参照して、判定回路８の動作を更に詳しく説明す
る。
図を参照して、判定回路８の動作を更に詳しく説明す
る。
パルス発生回路９において、クロツクＢの正相クロツク
の立上り点、 パルス発生回路１０において、クロツクＢの逆相クロツ
クの立上り点、 パルス発生回路１１において、クロツクＡの正相クロツ
クの立上り点、 の各立上り点から、ある一定区間の幅を持つたパルスを
発生する。
の立上り点、 パルス発生回路１０において、クロツクＢの逆相クロツ
クの立上り点、 パルス発生回路１１において、クロツクＡの正相クロツ
クの立上り点、 の各立上り点から、ある一定区間の幅を持つたパルスを
発生する。
クロツクＡ，Ｂの各正相クロツクの立上りが一致してい
る時、ナンド回路１２において立下りのパルスが発生す
る。この時Ｒ−Ｓフリツプフロツプ１４の出力端子Ｑの
出力は“１”、すなわち高電位となり、選択回路７によ
り、クロツクＢの逆相クロツクが選択されるように選
択回路７が構成されている。
る時、ナンド回路１２において立下りのパルスが発生す
る。この時Ｒ−Ｓフリツプフロツプ１４の出力端子Ｑの
出力は“１”、すなわち高電位となり、選択回路７によ
り、クロツクＢの逆相クロツクが選択されるように選
択回路７が構成されている。
かくて第１図において、レジスタＤ２からクロツクＡで
読出されたデータは、レジスタＤ３において逆相クロツ
クで取込まれる。さらにレジスタＤ４においてクロツ
クＢで取込まれ、次にデジタル回路１ＢをクロツクＢで
転送される。
読出されたデータは、レジスタＤ３において逆相クロツ
クで取込まれる。さらにレジスタＤ４においてクロツ
クＢで取込まれ、次にデジタル回路１ＢをクロツクＢで
転送される。
上述のクロツクＡ，Ｂ、パルス発生回路９，１０，１
１、ナンド回路１２，１３におけるパルスや電位のタイ
ミングチヤートは第４図（ａ）ケース１に示してあり、
これと照合することにより上記の説明は更に明瞭にな
る。
１、ナンド回路１２，１３におけるパルスや電位のタイ
ミングチヤートは第４図（ａ）ケース１に示してあり、
これと照合することにより上記の説明は更に明瞭にな
る。
次にクロツクＡの正相クロツクと、クロツクＢの逆相ク
ロツクの立上りが、一致している時、ナンド回路１３に
おいて立下りのパルスが発生する。この時、Ｒ−Ｓフリ
ツプフロツプ１４の出力端子Ｑの出力は“０”、すなわ
ち低電位となり、選択回路７によりクロツクＢの正相ク
ロツクＢが選択される。レジスタＤ２からクロツクＡで
読出されたデータは、レジスタＤ３においてクロツクＢ
で取込まれる。さらにレジスタＤ４においてクロツクＢ
で取込まれる。
ロツクの立上りが、一致している時、ナンド回路１３に
おいて立下りのパルスが発生する。この時、Ｒ−Ｓフリ
ツプフロツプ１４の出力端子Ｑの出力は“０”、すなわ
ち低電位となり、選択回路７によりクロツクＢの正相ク
ロツクＢが選択される。レジスタＤ２からクロツクＡで
読出されたデータは、レジスタＤ３においてクロツクＢ
で取込まれる。さらにレジスタＤ４においてクロツクＢ
で取込まれる。
この場合の各部におけるパルスや電位のタイミングチヤ
ートは第４図（ｂ）ケース２に示してある。
ートは第４図（ｂ）ケース２に示してある。
最後に、クロツクＡの正相クロツクとクロツクＢの正相
クロツク、逆相クロツクの立上りが、いずれも全く一致
しない時、ナンド回路１２，１３の出力は共に“１”
で、Ｒ−Ｓフリツプフロツプ１４の出力端子Ｑの出力は
“１”または“０”となり、選択回路７によりクロツク
Ｂ、または逆相クロツクのいずれか一方だけ選択さ
れ、デジタル回路１Ａのデータは、デジタル回路１Ｂへ
誤りなく取込まれて行く。
クロツク、逆相クロツクの立上りが、いずれも全く一致
しない時、ナンド回路１２，１３の出力は共に“１”
で、Ｒ−Ｓフリツプフロツプ１４の出力端子Ｑの出力は
“１”または“０”となり、選択回路７によりクロツク
Ｂ、または逆相クロツクのいずれか一方だけ選択さ
れ、デジタル回路１Ａのデータは、デジタル回路１Ｂへ
誤りなく取込まれて行く。
この場合の各部におけるパルスや電位のタイミングチヤ
ートは、第４図（ｃ）ケース３に示されている。
ートは、第４図（ｃ）ケース３に示されている。
（発明の効果） 以上説明したように、本発明は、一方のデジタル回路よ
りデータを読出し、これを他のデジタル回路の書込む場
合、読出しクロツクＡと書込みクロツクＢの位相関係を
判定し、読出しクロツクＢの立上り、立下りを自動的に
選択することにより、書込みクロツクと読出しクロツク
が同時におこらないようにし、データを誤りなく転送す
る。本発明にはこのような効果がある。
りデータを読出し、これを他のデジタル回路の書込む場
合、読出しクロツクＡと書込みクロツクＢの位相関係を
判定し、読出しクロツクＢの立上り、立下りを自動的に
選択することにより、書込みクロツクと読出しクロツク
が同時におこらないようにし、データを誤りなく転送す
る。本発明にはこのような効果がある。
第１図は本発明によるクロツク乗りかえ回路の一実施例
のブロツク図、第２図は第１図実施例における判定回路
の詳細を示すブロツク図、第３図は従来のクロツク乗り
かえ回路のブロツク図、第４図は読出しクロツクＡと書
込みクロツクＢとの位相関係を示すタイミング図であ
る。 １Ａ，１Ｂ…デジタル回路、２〜４…レジスタＤ、６…
インバータ回路、７…選択回路、８…判定回路、９〜１
１…パルス発生回路、１２，１３…ナンド回路、１４…
Ｒ−Ｓフリツプフロツプ、１５，１６…レジスタＤ。
のブロツク図、第２図は第１図実施例における判定回路
の詳細を示すブロツク図、第３図は従来のクロツク乗り
かえ回路のブロツク図、第４図は読出しクロツクＡと書
込みクロツクＢとの位相関係を示すタイミング図であ
る。 １Ａ，１Ｂ…デジタル回路、２〜４…レジスタＤ、６…
インバータ回路、７…選択回路、８…判定回路、９〜１
１…パルス発生回路、１２，１３…ナンド回路、１４…
Ｒ−Ｓフリツプフロツプ、１５，１６…レジスタＤ。
Claims (1)
- 【請求項１】クロックＡで動作しているデジタル回路
（１Ａ）と、前記クロックＡと同じ周波数であって位相
を異にするクロックＢで動作しているデジタル回路（１
Ｂ）と、前記クロックＡとクロックＢとの位相のずれ具
合を判定する位相判定回路（８）と、前記位相判定回路
の判定結果により、前記クロックＢの正相クロックと逆
相クロックのいづれか一方を自動的に選択する選択回路
（７）と、前記デジタル回路（１Ａ）のデータ出力を前
記クロックＡで取込むレジスタ（２）と、前記選択回路
（７）で選択されたクロックで前記レジスタ（２）のデ
ータ出力を取込むレジスタ（３）と、前記レジスタ
（３）のデータ出力を前記クロックＢで取込むレジスタ
（４）とを有し、前記デジタル回路（１Ｂ）は前記レジ
スタ（４）のデータ出力を前記クロックＢで取込むこと
を特徴とするクロック乗りかえ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24187586A JPH0625957B2 (ja) | 1986-10-09 | 1986-10-09 | クロツク乗りかえ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24187586A JPH0625957B2 (ja) | 1986-10-09 | 1986-10-09 | クロツク乗りかえ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6395518A JPS6395518A (ja) | 1988-04-26 |
| JPH0625957B2 true JPH0625957B2 (ja) | 1994-04-06 |
Family
ID=17080830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24187586A Expired - Lifetime JPH0625957B2 (ja) | 1986-10-09 | 1986-10-09 | クロツク乗りかえ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625957B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9490787B1 (en) * | 2015-06-11 | 2016-11-08 | Infineon Technologies Ag | System and method for integrated circuit clock distribution |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120637A (en) * | 1975-04-15 | 1976-10-22 | Hitachi Ltd | Signal transmission system |
| JPS54162429A (en) * | 1978-06-13 | 1979-12-24 | Nec Corp | Data transfer system |
-
1986
- 1986-10-09 JP JP24187586A patent/JPH0625957B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6395518A (ja) | 1988-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04319693A (ja) | タイマ入力制御回路及びカウンタ制御回路 | |
| JPS62245814A (ja) | パルス回路 | |
| JP2641276B2 (ja) | ２段式同期装置 | |
| US3935475A (en) | Two-phase MOS synchronizer | |
| JPH0625957B2 (ja) | クロツク乗りかえ回路 | |
| JPS6316711A (ja) | タイミング装置 | |
| JP2679471B2 (ja) | クロック切替回路 | |
| JPH0370314A (ja) | クロック断検出回路 | |
| JPH01268309A (ja) | 二相クロツクジエネレータ | |
| KR930002257B1 (ko) | 디지탈시스템의 시스템클럭 발생회로 | |
| JPH0273713A (ja) | 半導体集積回路のクロックラインバッフア回路 | |
| JP2528965B2 (ja) | クロック位相制御回路 | |
| JP2575221B2 (ja) | Ｐｌｌ回路 | |
| JPS6324665Y2 (ja) | ||
| JP2792120B2 (ja) | ディジタル位相制御回路 | |
| JP4374514B2 (ja) | 波形整正回路 | |
| JP2553722B2 (ja) | ２相クロックの位相補正装置 | |
| JPH0738544A (ja) | クロック乗せ換え回路 | |
| JPS63245114A (ja) | 高速クロツク選択回路 | |
| JPS62233944A (ja) | タイミング抽出回路 | |
| JPS61233404A (ja) | デ−タ書込補償回路 | |
| JPS63131724A (ja) | カウンタ入力ゲ−ト回路 | |
| JPS61264597A (ja) | シフトレジスタ制御方式 | |
| JPH05250891A (ja) | シフトレジスタ回路 | |
| JPH03278736A (ja) | データ遅延回路 |