JPS63245114A - 高速クロツク選択回路 - Google Patents
高速クロツク選択回路Info
- Publication number
- JPS63245114A JPS63245114A JP7926087A JP7926087A JPS63245114A JP S63245114 A JPS63245114 A JP S63245114A JP 7926087 A JP7926087 A JP 7926087A JP 7926087 A JP7926087 A JP 7926087A JP S63245114 A JPS63245114 A JP S63245114A
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- JP
- Japan
- Prior art keywords
- circuit
- input
- clock
- signal
- flip
- Prior art date
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- Granted
Links
- 230000000903 blocking effect Effects 0.000 claims abstract 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明はパソコンのスーパーインポーズ時の同期合せ回
路などの非同期信号に最も位相の合ったクロックを選択
する高速クロック選択回路に関するものである。
路などの非同期信号に最も位相の合ったクロックを選択
する高速クロック選択回路に関するものである。
「従来の技術」
従来、例えば非同期の入力信号を入力し、この入力信号
に、９０度ずつ位相のずれたクロック信号の中で最も位
相の合ったクロックを選択する同期合せ回路として、第
３図のような回路があった。
に、９０度ずつ位相のずれたクロック信号の中で最も位
相の合ったクロックを選択する同期合せ回路として、第
３図のような回路があった。
これは、クロック入力端子（１） （２） （３） （
４）に第４図（ａ）（ｂ） （ｃ） （ｄ）に示すよう
な９０度ずつ位相のずれたクロック信号をＤ型フリップ
フロップ回路（以下Ｄ−ＦＦという＞ （５） （６）
（７） （８）のＣＫ端子にそれぞれ入力しておき、
また各り端子には入力端子（９）から非同期の入力信号
を入力しておく。各Ｄ−ＦＦ （５） （６） （７）
（８）の各Ｑ端子はアンド回路（１０） （１１）（
１２） （１３）に結合されるとともに、自己以外の他
のＤ−ＦＦをクリアさセルためＮＯＲ回路（１４） （
１５）（１６） （１７）を介して他の各ＣＬＲ端子へ
結合され。
４）に第４図（ａ）（ｂ） （ｃ） （ｄ）に示すよう
な９０度ずつ位相のずれたクロック信号をＤ型フリップ
フロップ回路（以下Ｄ−ＦＦという＞ （５） （６）
（７） （８）のＣＫ端子にそれぞれ入力しておき、
また各り端子には入力端子（９）から非同期の入力信号
を入力しておく。各Ｄ−ＦＦ （５） （６） （７）
（８）の各Ｑ端子はアンド回路（１０） （１１）（
１２） （１３）に結合されるとともに、自己以外の他
のＤ−ＦＦをクリアさセルためＮＯＲ回路（１４） （
１５）（１６） （１７）を介して他の各ＣＬＲ端子へ
結合され。
前記各アンド回路（１０） （１１） （１２） （１
３）はオア回路（１８）を介して出力端子（１９）に結
合される。
３）はオア回路（１８）を介して出力端子（１９）に結
合される。
このような構成において、第４図の七〇時に入力端子（
９）から第４図（ｅ）のような入力信号が入力してＬか
らＨに変化したものとする。この変化から最も近い時間
に反転した第２のＤ−ＦＦ（６）のＱ端子から、第４図
（ｂ）のようにこの第２のＤ−ＦＦ（６）のもつプレイ
時間（ｄｌ）をおいて出力し、これがさらにＮ ＯＲ（
１４） （１６） （１７）のプレイ時間（ｄ２）をお
いてＣＬＲ端子へ入力して他の各Ｄ −Ｆ Ｆ （５）
（７） （８）をクリアさせ、そのため、第２のＤ−
ＦＦ（６）だけがアンド回路（１１）とオア回路（１８
）を経て（ｈ）のように出力させる。このとき、つぎの
第３のＤ−ＦＦ（７）のセットアツプ時間はわずかＴ１
だけとなる。
９）から第４図（ｅ）のような入力信号が入力してＬか
らＨに変化したものとする。この変化から最も近い時間
に反転した第２のＤ−ＦＦ（６）のＱ端子から、第４図
（ｂ）のようにこの第２のＤ−ＦＦ（６）のもつプレイ
時間（ｄｌ）をおいて出力し、これがさらにＮ ＯＲ（
１４） （１６） （１７）のプレイ時間（ｄ２）をお
いてＣＬＲ端子へ入力して他の各Ｄ −Ｆ Ｆ （５）
（７） （８）をクリアさせ、そのため、第２のＤ−
ＦＦ（６）だけがアンド回路（１１）とオア回路（１８
）を経て（ｈ）のように出力させる。このとき、つぎの
第３のＤ−ＦＦ（７）のセットアツプ時間はわずかＴ１
だけとなる。
「発明が解決しようとする問題点」
しかるに、第３図の回路では、クロック信号の立上りか
らＤ−ＦＦのプレイ（ｄｌ）とＮＯＲのプレイ（ｄ２）
を加えた分（これをＸとする）だけ遅れて出力する。こ
のことは、クロック信号の十周期をｙとしたとき、この
ｙは少なくともＸより大きくなければならず、したがっ
て、クロック信号の周波数は一以上に上げることができ
ず、高速クロックのｘ 使用に限度が生じるという問題があった。
らＤ−ＦＦのプレイ（ｄｌ）とＮＯＲのプレイ（ｄ２）
を加えた分（これをＸとする）だけ遅れて出力する。こ
のことは、クロック信号の十周期をｙとしたとき、この
ｙは少なくともＸより大きくなければならず、したがっ
て、クロック信号の周波数は一以上に上げることができ
ず、高速クロックのｘ 使用に限度が生じるという問題があった。
「問題点を解決するための手段」
本発明は上述のような問題点を解決するためになされた
もので、非同期の入力信号に、一定位相差のクロック信
号のうち当該入力信号と最も位相の近いクロック信号を
選択する回路において、各クロック信号で入力信号を保
持するフリップフロップ回路と、これらのフリップフロ
ップ回路のうち当該入力信号と最も位相の近いクロック
信号の入力したフリップフロップ回路の１つ前の位相の
クロック信号の入力されるフリップフロップ回路の反転
を阻止するゲート回路と、これらのフリップフロップ回
路のうち反転したフリップフロップ回路の出力を阻止す
るゲート回路とを具備してなるものである。
もので、非同期の入力信号に、一定位相差のクロック信
号のうち当該入力信号と最も位相の近いクロック信号を
選択する回路において、各クロック信号で入力信号を保
持するフリップフロップ回路と、これらのフリップフロ
ップ回路のうち当該入力信号と最も位相の近いクロック
信号の入力したフリップフロップ回路の１つ前の位相の
クロック信号の入力されるフリップフロップ回路の反転
を阻止するゲート回路と、これらのフリップフロップ回
路のうち反転したフリップフロップ回路の出力を阻止す
るゲート回路とを具備してなるものである。
「作用」
例えば９０度の位相差を有する４つのＤ−ＦＦのうち、
入力信号に最も近いクロック信号が第２のＤ−ＦＦのＤ
端子に入力したものとする。この入力信号で第２のＤ−
ＦＦはあるプレイをもって反転し、この反転出力がさら
にゲート回路のもつプレイをもって第１のＤ−ＦＦのＤ
端子に入力してこの第１のＤ−ＦＦの反転を阻止する。
入力信号に最も近いクロック信号が第２のＤ−ＦＦのＤ
端子に入力したものとする。この入力信号で第２のＤ−
ＦＦはあるプレイをもって反転し、この反転出力がさら
にゲート回路のもつプレイをもって第１のＤ−ＦＦのＤ
端子に入力してこの第１のＤ−ＦＦの反転を阻止する。
第３、第４のＤ−ＦＦは入力信号で反転するが、出力側
のゲート回路で出力を阻止される。そのため、第１のＤ
−ＦＦがつぎに反転するのは、つぎのクロック信号の立
上りであり、したがって、Ｔ周期の余裕がある。このこ
とは逆に、Ｔ周期がＤ−ＦＦやゲート回路のプレイを越
えない範囲で周波数を高めることが可能で、しかも、こ
れらの時間的なセ、 ットさえすれば回路上の調整な
しで正確に作動する。
のゲート回路で出力を阻止される。そのため、第１のＤ
−ＦＦがつぎに反転するのは、つぎのクロック信号の立
上りであり、したがって、Ｔ周期の余裕がある。このこ
とは逆に、Ｔ周期がＤ−ＦＦやゲート回路のプレイを越
えない範囲で周波数を高めることが可能で、しかも、こ
れらの時間的なセ、 ットさえすれば回路上の調整な
しで正確に作動する。
「実施例」
以下、本発明の一実施例を図面に基づき説明する。
第１図において、（９）は入力情報である非同期の入力
信号の入力端子、 （２０）はインバータ、（１）（２
） （３） （４）は第２図（ａ） （ｂ） （ｃ）
（ｄ）に示すような９０度ずつの位相差を有するクロッ
ク信号入力端子、（５） （６） （７） （８）はＤ
型フリップフロップ回路（以下、Ｄ−ＦＦという）、（
２１） （２２） （２３） （２４）は１つ前の位相
のクロック信号の入力されるＤ−ＦＦの反転を阻止する
ためのゲート回路としてのＮＯＲ回路。
信号の入力端子、 （２０）はインバータ、（１）（２
） （３） （４）は第２図（ａ） （ｂ） （ｃ）
（ｄ）に示すような９０度ずつの位相差を有するクロッ
ク信号入力端子、（５） （６） （７） （８）はＤ
型フリップフロップ回路（以下、Ｄ−ＦＦという）、（
２１） （２２） （２３） （２４）は１つ前の位相
のクロック信号の入力されるＤ−ＦＦの反転を阻止する
ためのゲート回路としてのＮＯＲ回路。
（２５） （２６） （２７） （２８）は反転したＤ
−ＦＦの出力を阻止するゲート回路としてのＮＯＲ回路
、（ＩＱ） （１１）（１２） （１３）はアンド回路
、（１８）はＯＲ回路、 （１９）は出力端子である。
−ＦＦの出力を阻止するゲート回路としてのＮＯＲ回路
、（ＩＱ） （１１）（１２） （１３）はアンド回路
、（１８）はＯＲ回路、 （１９）は出力端子である。
以上のような回路構成における作用を説明する。
第２図におけるｔ１時に非同期入力信号が入力端子（９
）に入力し、インバータ（２０）で反転して第２図（ｅ
）のような信号が、ＮＯＲ回路（２１） （２２） （
２３）（２４）の一方の入力端子にＬ信号が入力する。
）に入力し、インバータ（２０）で反転して第２図（ｅ
）のような信号が、ＮＯＲ回路（２１） （２２） （
２３）（２４）の一方の入力端子にＬ信号が入力する。
これらのＮＯＲ回路（２１） （２２） （２３） （
２４）には、他のＮ。
２４）には、他のＮ。
Ｒ回路（２６） （２７） （２８） （２５）からも
それぞれＬ信号が入力しているので、Ｄ −Ｆ Ｆ （
５） （６） （７） （８）のＤ端子にＨ信号が入力
する。これらのＤ−ＦＦ（５）（６）（７） （８）の
うち、第２のＤ−ＦＦ（６）にｔ１時から数えて最も早
くクロック信号が入力するので、この第２のＤ−ＦＦ（
６）は自らのプレイ（Ｄｌ）をもってＱ出力が第２図（
ｆ）のようにＬに反転する。すると、Ｎ ＯＲ回路（２
６）はプレイ（Ｄ２）をもって（ｇ）のようにＨになり
、このＨ信号でＮＯＲ回路（２１）からプレイ（Ｄ、）
をもって１つ前の位相のクロック信号が入力している第
１のＤ−ＦＦ（５）のＤ端子に入力してこの第１のＤ−
ＦＦ（５）が反転しないように制御される。そのため、
第１のＤ−ＦＦ（５）はつぎのタロツク信号の立上りの
ｔ２時までセットアツプされる。第：３、第４のＤ−Ｆ
Ｆ （７） （８）はともに（ｉ）（ｊ）のように反
転するが、第２、第３のＤ−Ｆ Ｆ （６）（７）のＱ
出力がＨのためＮＯＲ回路（２７） （２ｇ）はゲート
を閉じ出力を阻止する。第１のＤ−ＦＦ（５）のセット
アツプ後に、第２図（Ｑ）のように第２番目のクロック
信号が出力する。
それぞれＬ信号が入力しているので、Ｄ −Ｆ Ｆ （
５） （６） （７） （８）のＤ端子にＨ信号が入力
する。これらのＤ−ＦＦ（５）（６）（７） （８）の
うち、第２のＤ−ＦＦ（６）にｔ１時から数えて最も早
くクロック信号が入力するので、この第２のＤ−ＦＦ（
６）は自らのプレイ（Ｄｌ）をもってＱ出力が第２図（
ｆ）のようにＬに反転する。すると、Ｎ ＯＲ回路（２
６）はプレイ（Ｄ２）をもって（ｇ）のようにＨになり
、このＨ信号でＮＯＲ回路（２１）からプレイ（Ｄ、）
をもって１つ前の位相のクロック信号が入力している第
１のＤ−ＦＦ（５）のＤ端子に入力してこの第１のＤ−
ＦＦ（５）が反転しないように制御される。そのため、
第１のＤ−ＦＦ（５）はつぎのタロツク信号の立上りの
ｔ２時までセットアツプされる。第：３、第４のＤ−Ｆ
Ｆ （７） （８）はともに（ｉ）（ｊ）のように反
転するが、第２、第３のＤ−Ｆ Ｆ （６）（７）のＱ
出力がＨのためＮＯＲ回路（２７） （２ｇ）はゲート
を閉じ出力を阻止する。第１のＤ−ＦＦ（５）のセット
アツプ後に、第２図（Ｑ）のように第２番目のクロック
信号が出力する。
前記実施例では、９０度の位相差の４つのクロック信号
を用いたが、６０度の位相差の６つのクロック信号とす
ることもできる。
を用いたが、６０度の位相差の６つのクロック信号とす
ることもできる。
「発明の効果」
本発明は上述のように構成したので、回路にプレイがあ
ってもセットアツプを遅らすことによって、プレイを越
えない範囲でクロック周波数を高めることができる。ち
なみに従来に比し２〜３倍の高速クロックが使用できる
。
ってもセットアツプを遅らすことによって、プレイを越
えない範囲でクロック周波数を高めることができる。ち
なみに従来に比し２〜３倍の高速クロックが使用できる
。
また、回路構成が簡単で、何らの調整をも必要としなく
とも極めて正確に作動する。
とも極めて正確に作動する。
第１図は本発明による高速クロック選択回路の一実施例
を示すブロック図、第２図は第１図のタイムチャート、
第３図は従来回路のブロック図、第４図は第３図のタイ
ムチャートである。 （１） （２） （３） （４）・・・クロック入力端
子、（５） （６） （７） （８）・・・Ｄ型フリッ
プフロップ回路、（９）・・・データ入力端子、（１０
） （１１） （１２） （１３）・・・アンド回路、
（１４）（１５）（１６） （１７） （２１）（２
２） （２３） （２４） （２５） （２６） （２
７） （２ｇ）・・・ＮＯＲ回路、（１８）・・・ＯＲ
回路、（１９）・・・出力端子、（２０）・・・インバ
ータ。 出願人 株式会社富士通ゼネラル 第３図 第 ４ 図
を示すブロック図、第２図は第１図のタイムチャート、
第３図は従来回路のブロック図、第４図は第３図のタイ
ムチャートである。 （１） （２） （３） （４）・・・クロック入力端
子、（５） （６） （７） （８）・・・Ｄ型フリッ
プフロップ回路、（９）・・・データ入力端子、（１０
） （１１） （１２） （１３）・・・アンド回路、
（１４）（１５）（１６） （１７） （２１）（２
２） （２３） （２４） （２５） （２６） （２
７） （２ｇ）・・・ＮＯＲ回路、（１８）・・・ＯＲ
回路、（１９）・・・出力端子、（２０）・・・インバ
ータ。 出願人 株式会社富士通ゼネラル 第３図 第 ４ 図
Claims (3)
- （１）非同期の入力信号に、一定位相差のクロック信号
のうち当該入力信号と最も位相の近いクロック信号を選
択する回路において、各クロック信号で入力信号を保持
するフリップフロップ回路と、これらのフリップフロッ
プ回路のうち当該入力信号と最も位相の近いクロック信
号の入力したフリップフロップ回路の１つ前の位相のク
ロック信号の入力されるフリップフロップ回路の反転を
阻止するゲート回路と、これらのフリップフロップ回路
のうち反転したフリップフロップ回路の出力を阻止する
ゲート回路とを具備してなることを特徴とする高速クロ
ック選択回路。 - （２）フリップフロップ回路はＤ型からなる特許請求の
範囲第１項記載の高速クロック選択回路。 - （３）ゲート回路はＮＯＲ回路からなる特許請求の範囲
第１項記載の高速クロック選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7926087A JPS63245114A (ja) | 1987-03-31 | 1987-03-31 | 高速クロツク選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7926087A JPS63245114A (ja) | 1987-03-31 | 1987-03-31 | 高速クロツク選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63245114A true JPS63245114A (ja) | 1988-10-12 |
| JPH0473890B2 JPH0473890B2 (ja) | 1992-11-24 |
Family
ID=13684885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7926087A Granted JPS63245114A (ja) | 1987-03-31 | 1987-03-31 | 高速クロツク選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63245114A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206219A (ja) * | 1989-02-06 | 1990-08-16 | Matsushita Electric Ind Co Ltd | タイミング信号発生回路 |
-
1987
- 1987-03-31 JP JP7926087A patent/JPS63245114A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206219A (ja) * | 1989-02-06 | 1990-08-16 | Matsushita Electric Ind Co Ltd | タイミング信号発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0473890B2 (ja) | 1992-11-24 |
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