JPS6266118A - エンコ−ダパルス位相補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はエンコーダパルス位相補正回路に関し、一層詳
細には、ロークリエンコーダ等から出力された位相の異
なる二つのパルス信号の立ち上がりおよび立ち下がりの
各エツジに対応するパルス信号を前記二つのパルス信号
の位相差に影響されることなく出力することを可能にし
たエンコーダパルス位相補正回路に関する。

従来から、互いに位相の異なる二つのパルス信号を微分
回路に導入することにより、前記パルス信号のエツジに
対応した個々のパルスを発生するエンコーダが各制御シ
ステムにおいて広汎に用いられている。このようなエン
コーダに係るパルスについて第１図のタイムチャートを
参照しながらその動作を説明する。

第１図に示す第１の入力パルス並びに第２の入力パルス
は共に前記エンコーダに入力される基準信号である。そ
こで、第１の微分パルスは前記第１入力パルスを立ち上
がり微分回路に入力することによって得られる出力波形
である。

一方、第２の微分パルスは前記第１入力パルスを立ち下
がり微分回路に導入することによって得られる出力波形
である。さらに、第３の微分パルスは第２入力パルスを
立ち上がり微分回路に導入することによって発生する出
力波形であり、また第４の微分パルスは第２入力パルス
を立ち下がり微分回路に導入することによって得られる
出力波形である。なお、出力パルスは前記第１乃至第４
の微分パルスをオアゲートに入力することによって得ら
れる出力波形である。

この場合、時間ｔ、〜ｔ、において、第１入力パルス並
びに第２入力パルスを導入することにより得られる第１
乃至第４の微分パルスは適度に離間した時点でＨレベル
になっている。従って、出力パルスは第１入力パルス並
びに第２入力パルスに含まれる合計４個所のエツジに対
応した四つのＨレベル部位を形成している。すなわち、
前記エンコーダは、このように、第１入力パルス並びに
第２入力パルスのエツジに対応した数のＨレベル部位を
含む出力パルスを発生させることを目的としており、こ
のためには、第１入力パルスと第２入力パルスとの位相
差を好適に制御して、各エツジが適切な時間間隔で現れ
るようにしておくことが望ましい。

然しなから、一般的にパルスを発生させる際には温度ド
リフト等に起因して入力パルスの位相がずれることがあ
る。そこで、第１図の時刻も、以降において、前記のよ
うな事由により、第１入力パルスと第２入力パルスとの
位相差が不適当となった状態を示し、この場合、次に述
べるような不都合を露呈する。

すなわち、時間ｔ、〜ｔｌｌにおいて、第１入力パルス
と第２入力パルスとの位相差は比較的小さい。このため
、第１微分パルスおよび第３微分パルスの夫々のＨレベ
ル部位は連続して出力パルスに現れ、また、第２微分パ
ルスおよび第４微分パルスのＨレベル部位も時刻む、か
ら連続して出力されるため、時刻も、以前に示すような
四つに分離したＨレベル部位からなる出力パルスを形成
することが不可能となっている。

さらに、時刻ｔ、以降に示す第１入力パルスと第２入力
パルスとは位相差がなくなり同期している状態である。

この場合、第１微分パルスおよび第３微分パルスのＨレ
ベル部位が重なり、同様に、第２微分パルスおよびと第
４微分パルスのＨレベル部位が重なるため、時刻ｔ、以
降の出力パルスは、図に示すように、二つのＨレベル部
位からなる波形となり、四つのエツジに対応した四つの
Ｈレベル部位からなる出力パルスは得られていない。

すなわち、従来のエンコーダでは入力される二つのパル
スの位相差が所定範囲以上変化した場合に、二つの入力
パルスの各エツジに対応した数のＨレベＩし部位を存す
る出力パルスを発生することが出来ず、所望の分解能を
達成することが不可能であるという欠点を露呈している
。

さらにまた、入力パルスのパルス幅が変化してエツジが
互いに時間的に接近した場合にも所望の数のＨレベル部
位を有する出力パルスを発生することが出来ないという
難点が指摘されているう そこで、本発明者は鋭意考究並びに工夫を重ねた結果、
二つの入力パルスの各エツジに対応してＨレベル信号を
出力するための４系統の単安定マルチバイブレータ回路
を用意し、いずれか一つの単安定マルチバイブレータ回
路からＨレベル信号が出力された時には他の単安定マル
チバイブレータ回路からのＨレベル信号の出力を好適に
遅延させる出力制御機構をエンコーダの回路内に付設す
れば、前記入力パルスのパルス幅あるいは位相が変化し
た場合であっても入力パルスのエツジに対応する数のＨ
レベルを有する出力パルスを発生することが出来、前記
の不都合が一掃されることが判った。

従って、本発明の目的は入力パルスのパルス幅または位
相が変化した場合であっても、確実に入力パルスのエツ
ジ数に対応する数のＨレベルを有する出力パルスを発生
することが可能な、すなわち、優れた分解能を有するエ
ンコーダパルス位相補正回路を提供するにある。

前記の目的を達成するために、本発明は第１の入力パル
ス信号と高速クロックパルス信号とが供給されると共に
前記第１入力パルス信号の一方のエツジに対応したレベ
ル信号を前記高速クロックパルスに同期して出力する第
１の単安定マルチバイブレータ回路と、前記第１入力パ
ルス信号および高速クロックパルス信号が供給されると
共に前記第１入力パルス信号の一方のエツジの反転信号
に対応したレベル信号を前記高速クロックパルス信号に
同期して出力する第２の単安定マルチバイブレータ回路
と、第２の入力パルス信号と前記高速クロックパルス信
号とが供給されると共に前記第２入力パルス信号の一方
のエツジに対応したレベル信号を前記高速クロックパル
ス信号に同期して出力する第３の単安定マルチバイブレ
ータ回路と、前記第２入力パルス信号および高速クロッ
クパルス信号が供給されると共に前記第２入力バルス信
号の一方のエツジの反転信号に対応したレベル信号を前
記高速クロックパルス信号に同期して出力する第４の単
安定マルチハイブレーク回路と、前記第１乃至第４の単
安定マルチバイブし・−タ回路の中いずれか一つの単安
定マルチハイブレーク回路から所定のレベル信号が出力
されている時、前記レベル信号と他の単安定マルチバイ
ブレータ回路から出力される所定のレベル信号とが時間
的に重複せず且つ連続しないように出力するための出力
制御機構とを備えることを特徴とする。

次に、本発明に係るエンコーダパルス位相補正回路につ
いて好適な実施例を挙げ、添付の図面を参照しながら以
下詳細に説明する。

第２図は本発明に係るエンコーダパルス位相補正回路の
構成を示す回路図であり、このエンコータパルス位相補
正回路はＤフリップフロップ１１乃至１８、ナンドゲー
ト２１乃至２４、インバータ２６乃至２８およびオアゲ
ート３０を含む。

図において、参照符号３１並びに３２は当該回路の入力
端子を示し、入力端子３１からの信号線はその途上で分
岐して一方がＤフリソプフ口ソブ１１のクロック入力端
子に接続され、他方はインバータ２６を介してＤフリッ
プフロップ１３のクロック入力端子に接続される。なお
、前記の両クロック入力端子および後述する全てのクロ
ック入力端子はポジティブエツジトリガ形である。

入力端子３２からの信号線は、前記と同様に、二つに分
岐し、その一方はＤフリップフロップ１５のクロック入
力端子に接続され、他方はインバータ２７を介してＤフ
リップフロップ１７のクロック入力端子に接続される。

この場合、Ｄフリップフロップ１１．１３．１５．１７
の各り入力端子にはＨレベル信号が入力されるよう構成
しておく。

そこで、Ｄフリップフロップ１１のζ出力端子はＤフリ
ップフロップ１２のＤ入力端子に接続され、以下同様に
、Ｄフリップフロップ１３．１５．１７の各ζ出力端子
はＤフリップフロップ１４．１６．１８の各り入力端子
に接続される。

一方、高速クロックパルス信号が供給される入力端子３
３にはＤフリップフロップ１６および１８のクロ７り入
力端子が接続され、さらに、前記入力端子３３にはイン
バータ２日を介してＤフリ・ノブフロップ１２および１
４のクロック入力端子が接続される。

Ｄフリップフロップ１２．１４．１６および１８の夫々
のζ出力端子はオアゲート３０の各入力端子に接続され
、オアゲート３０の出力側には当該回路の出力パルスが
導出される出力端子３４が設けられる。Ｄフリップフロ
ップ１２のζ出力端子はナンドゲート２１の一方の入力
端子に接続されると共にＤフリップフロップ１１のクリ
ア入力端子に接続される。これと同様に、Ｄフリップフ
ロップ１４．１６．１８の夫々のζ出力端子はナンドゲ
ート２２乃至２４における一方の入力端子に接続される
と共にＤフリップフロップ１３．１５．１７の各クリア
入力端子に接続される。この場合、前記および後述のク
リア入力端子は全てＬ能動型のクリア入力端子である。

すなわち、Ｄフリップフロップ１２．１４．１６．１８
のＱ出力がＨレベルになる際にはＤフリップフロップ１
１．１３．１５．１７のＱ出力がクリアされる構成であ
る。さらに、ナンドゲート２１乃至２４における他方の
入力端子は全てオアゲート３０の出力側に接続され、ま
た、各ナンドゲート２１乃至２４の出力側は個々のＤフ
リップフロップ１２．１４．１６．１８のクリア入力端
子に接続される。

この場合、Ｄフリップフロップ１１．１２によって一つ
の単安定マルチバイブレータ回路が構成されており、Ｄ
フリップフロップ１３．１４、Ｄフリップフロップ１５
．１６、Ｄフリップフロップ１７．１８も個々の単安定
マルチバイブレータ回路を構成している。また、ナンド
ゲート２１乃至２４は当該エンコーダパルス位相補正回
路における分解能を高めるための出力制御機構を構成す
るものである。

本発明に係るエンコーダパルス位相補正回路は基本的に
は以上のように構成されるものであり、次にその作用並
びに効果について説明する。

そこで、先ず、第３図に示す当該回路の動作に係るフロ
ーチャートを参照しながら概略的な作用について説明す
れば以下の通りである。なお、この場合、Ｄフリップフ
ロップ１１．１３．１５．１７を初段Ｄフリップフロッ
プと称し、残余のＤフリップフロップ１２．１４．１６
．１８を次段Ｄフリップフロップと称する。

ここで、第２図の入力端子３１には第１の入力パルス信
号を供給し、入力端子３２には第２の入力パルス信号を
供給する。さらに、入力端子３３には比較的繰り返し周
期の短い高速クロックパルス信号を供給する。これによ
り、初段Ｄフリップフロップ１１．１３．１５．１７の
少なくとも一つのクロック入力端子に立ち上がり信号が
入力された場合（ＳＴＰＩ）、その立ち上がり信号が入
力されたＤフリツプフロツプのＱ出力はＨレベルになる
（ＳｒＦ２）。そして、オアゲート３０の出力がＬレベ
ルであり　（ＳｒＦ２）、さらに、ステップ２によって
Ｈレベル信号が入力された次段Ｄフリップフロップのク
ロック入力端子に立ち上がり信号が入力されれば（Ｓｒ
Ｆ４）、当該次段ＤフリップフロップのＱ出力がＨレベ
ルとなる（ＳｒＦ５）。なお、ステップ３において、オ
アゲート３０の出力がＨレベルの時は、そのＨレベル信
号を発生している次段Ｄフリフプフロソブ以外の次段Ｄ
フリップフロップのこ端子に接続された各ナンドゲート
への二つの入力はＨレベルとなるため、各ナンドゲート
はそのゲートを開きＬレベル信号を発生する。この結果
、前記Ｌレベル信号がクリア入力端子に導入された次段
Ｄフリップフロップはクリアされる。このため、その次
段Ｄフリップフロップのクロック入力端子に供給される
立ち上がり信号に関係なく当該次段Ｄフリップフロップ
のＱ出力はＬレベルを維持する。これによって、時間的
に重なるＨレベル信号をオアゲート３０側へ出力するこ
とが防止されている。また、ステップ５が実行された時
は、前記のように、ζ出力がＬレベルとなるために初段
Ｄフリップフロップもクリアされ、この初段Ｄフリップ
フロップのＱ出力がＬレベルになる（ＳｒＦ６）。次い
で、Ｈレベル信号を出力していた次段Ｄフリップフロッ
プのクロック入力端子に立ち上がり信号が入力されれば
（ＳｒＦ２）、予め、ステップ６によって次段Ｄフリッ
プフロップのＤ入力端子への入力がＬレベルになってい
るために、前記次段ＤフリップフロップのＱ出力がＬレ
ベルになる（ＳｒＦ２）。そして、ステップ８に続いて
はステップ１からの動作が再び実行される。

本実施例のエンコーダパルス位相補正回路における基本
的な動作は以上のように行われ、次に、第４図のタイム
チャートに基づいてその動作をさらに詳細に説明する。

第４図において示す高速クロックパルスは入力端子３３
から入力される信号波形であり、第１入力パルスは入力
端子３１から入力される信号波形、第２入力パルスは入
力端子３２から入力される信号波形である。この場合、
時間ｔ１１〜ｔｚ’ｒにおいて、第１入力パルスと第２
入力パルスとの位相差は従来のエンコーダによっても所
望の数のＨレベルを有する出力パルスを発生することが
出来る範囲内の値であり、時刻ｔ２４以降の前記位相差
は温度ドリフト等により位相差がずれ、所望の範囲外の
値となっている。然しなから、本実施例のエンコーダパ
ルス位相補正回路では、図に示すオアゲート３０の出力
パルスに含まれるＨレベルの数を第１および第２の入力
パルスのエツジ数と比較することによって容易に諒解出
来るように、時刻ｔＺ４以隆においても所望の分解能を
得ることが可能である。

なお、以下の説明において、Ｄフリップフロップ１１の
Ｑ出力パルスをＰ、とし、以下同様に、Ｄフリップフロ
ップ１２乃至１８の夫々のＱ出力パルスをＰ２乃至Ｐ８
と表記する。

先ず、時刻ｔ１１においては、第１入力パルスと第２入
力パルスとは共にＬレベルであり、これによってＰ＋　
、Ｐ３　、Ｐｓ　、ｐ、もＬレベルであり、さらにまた
、Ｐｇ　、Ｐ−、Ｐ６　、ＰｓもＬレベルである。

時刻ｔ１□において、第１入力パルスが立ち上がり、す
なわち、Ｄフリップフロップ１１のクロック入力が立ち
上がるため、これによってＰｌがＨレベルになる。

次に、時刻ｔ■において、高速クロックパルスが立ち下
がり、その立ち下がり信号がインバータ２８によって反
転されるため、Ｄフリップフロップ１２のクロック入力
は立ち上がる。これによって、ＰｚがＨレベルになり、
この時、Ｄフリップフロップ１２０こ出力がＬレベルに
なり、そのＬレベル信号はクリア入力としてＤフリップ
フロップ１１に導入されるためＰ、がＬレベルになる。

また、Ｐ２がＨレベルになることによりオアゲート３０
の出力パルスはＨレベルになる。

時刻ｔ１４においては、高速クロックパルスの立ち下が
りに伴って、ＤフリップフロップＩ２のクロック入力端
子に立ち上がり信号が入力され、また、この時、Ｐｌは
Ｌレベルであるため、Ｐ２がＬレベルになる。この結果
、オアゲート３０の出力パルスもＬレベルになる。

第２入力パルスが時刻ｔ’ｓの時点で立ち上がることに
よりＤフリップフロップ１５がトリガされるため、Ｐ、
がＨレベルになる。

時刻ｊｌ＆において、高速クロックパルスが立ち上がる
ことにより、Ｄフリップフロップ１６のクロック入力端
子は立ち上がり信号を受けるため、Ｐ６がＨレベルにな
る。この時、Ｄフリップフロップ１６のこ出力がＬレベ
ルになるため、これによってＤフリップフロップ１５の
ζ出力がクリアされＰ、が■、レベルになる。なお、Ｐ
。

がＨレベルになることにより、オアゲート３０の出力側
がＨレベルになることは勿論である。

次に、時刻ｔｌにおいて、高速クロックパルスが立ち上
がることにより、Ｄフリップフロップ１６がトリガされ
、この時、Ｐ、がＬレベルであるため、Ｐ６並びにオア
ゲート３０の出ノＪもＬレベルになる。

第１入力パルスが時刻ｔｌ１１において立ち下がり、そ
の立ち下がり信号はインバータ２６によって反転されて
Ｄフリップフロップ１３のクロック入力端子に供給され
るため、Ｐ３がＨレベルになる。

時刻ｔ１９において、高速クロックパルスが立ち下がる
ため、インバータ２８によって反転された結果生ずる立
ち上がり信号をＤフリップフロップ１４のクロック入力
端子が受けて、この時、Ｐ３がＨレベルであるため、こ
れに応じてＰ４がＨレベルになり、オアゲート３０の出
力もＨレベルになる。また、その際、Ｄフリップフロッ
プ１４のこ出力がＬレベルになるため、Ｄフリップフロ
ップ１３がクリア入力を受け、この結果、Ｐ３がＬレベ
ルになる。

時刻ｔｚｏにおいて、高速クロックパルスの立ち下がり
に伴い、トリガされたＤフリップフロップ１４はＤ入力
端子にＬレベル信号を受けているために、Ｐ４がＬレベ
ルとなり、さらに、オアゲート３０の出力がＬレベルに
なる。

第２入力パルスが時刻ｔｚ＋において立ち下がり、その
立ち下がり信号はインバータ２７によって反転されるた
め、Ｄフリップフロップ１７のクロック入力端子に立ち
上がり信号が入力される。

この結果、Ｐ７がＨレベルになる。

時刻ｔ２□における高速クロックパルスの立ち上がり信
号に伴ってＤフリップフロップ１８がトリガされるため
、Ｐ８がＨレベルとなり、逆に、Ｄフリップフロップ１
８のζ出力がＬレベルになることによってｐｖのＨレベ
ル状態がクリアされる。また、Ｐ８がＨレベルになるこ
とにより、オアゲート３０の出力もＨレベルになる。

時刻ｔｚ３の時点で、Ｄ入力端子にＬレベル信号を受け
ているＤフリップフロップ１日は高速クロックパルスの
立ち上がり信号によってトリガされるためにＰ８がＬレ
ベルになり、オアゲート３０の出力も１５レベルになる
。

このように、時間ｔｌｌ〜ｔｚ３における第１入力パル
ス並びに第２入力パルスに含まれる四つのエツジに対応
した四つのＨレベル部位を有する出力パルスがオアゲー
ト３０を介して出力される。

次に、第１入力パルス並びに第２入力パルスに含まれて
いるエツジが時間的に接近している場合（時間ｔｚａ〜
’−ｘｓ’）　　について説明する。

第１入力パルスが時刻１２４において立ち上がることに
よりＤフリップフロップ１１がトリガされてＰ、がＨレ
ベルになる。

時刻ム２５における高速クロックパルスの立ち下がり信
号はインバータ２８によって反転され、これによりＤフ
リップフロップ１２がトリガされてＰ２およびオアゲー
ト３０の出力がＨレベルになる。その際、Ｄフリップフ
ロップ１２のこ出力がＬレベルになるため、Ｄフリップ
フロップ１１のζ出力がクリアされてＰ、がしレベルに
なる。

また、これと同じ時刻ｔ’ｓにおいて、第２入力パルス
が立ち上がっており、これに伴ってＰ。

がＨレベルになる。なお、この時、オアゲート３０の出
力およびＤフリップフロップ１４．１６．１８のこ出力
は全てＨレベルであるため、ナンドゲート２２．２３．
２４からの出力はＬレベルである。

すなわち、この状態ではＤフリップフロップ１４．１６
、、１８にクリアがかかっている。従って、時刻ｔｚ６
における高速クロックパルスの立ち上がりに伴いＤフリ
ップフロ・ノブ１６のクロック入力端子に立ち」二かり
信号が供給されてもＤフリップフロップ１６はトリガさ
れない。このため、時刻ｔ２６においてはＰ６はＬレベ
ルであり、Ｐ５はＨレベルを維持する。

時刻ｔｘｔにおける高速クロックパルスの立ち下がりに
伴ってＤフリップフロップ１２がトリガされ、この時、
Ｐ、はＬレベルであるためＰ２がＬレベルになり、オア
ゲート３０の出力もＬレベルになる。

次いで、時刻ｔ２１１においては、前述の時刻ｔ１６の
場合と同様であり、高速クロックパルスが立ち上がるた
め、これに伴ってＰ、がＨレベルになり、これと同時に
Ｄフリップフロップ１６のζ出力がＬレベルになるため
、Ｐ、がＬレベルになる。なお、Ｐ、がＨレベルになる
ことにより、オアゲート３０の出力もＨレベルになる。

こうして、時間ｔｚｔ〜ｔｚｌｌにおいて、高速クロッ
クパルスの１ノ２周期に相当するＬレベル部位がオアゲ
ート３０の出力パルスに現れる。

そして、時刻ｔｚｑにおいては、前述した時刻ｔｌ’７
と同様に、高速クロックパルスの立ち上がりに伴い、Ｐ
６並びにオアゲート３０の出力パルスがＬレベルになる
。この場合、時間ｔ’ｓ〜ｔｚｑにおけるオアゲート３
０の出力パルスは完全に分離した二つのＨレベルを形成
している。これは同期信号としてＤフリップフロップ１
６．１８に供給する高速クロックパルス信号をインバー
タ２８を介してＤフリップフロップ１２．１４に供給し
ているためである。すなわち、第１入力パルスのエツジ
に対応したＨレベル信号を発生する第１および第２の単
安定マルチハイブレーク回路に供給する高速クロックパ
ルスと第２入力パルスのエツジに対応したＨレベル信号
を発生する第３および第４の単安定マルチバイブレータ
回路に供給する高速クロックパルス信号とが１／２周期
分の位相差を有するように構成しているため、前記二つ
のＨレベルは連続しない。

第１入力パルスは時刻ｔ、。において立ち下がっており
、この時の各パルスの変化状態は前述の時刻ｔｅａの場
合と同様であり、Ｐ、がＨレベルになる。

次の時刻ｔ３１においては、高速クロックパルス並びに
第２入力パルスが共に立ち下がっている。この時の高速
クロックパルスの立ち下がりに伴い、Ｄフリップフロッ
プ１４がトリガされ、Ｐ４並びにオアゲート３０の出力
がＨレベルになる。また、この時、Ｄフリップフロップ
１４のζ出力によりＤフリップフロップ１３にクリアが
かかるため、Ｐ３がＬレベルになる。さらにまた、第２
入力パルスの立ち下がり信号によってＤフリップフロッ
プ１７がトリガされるためＰ７がＨレベルになる。なお
、この時、オアゲート３０の出力並びにＤフリップフロ
ップ１２．１６．１８のζ出力がＨレベルであるため、
ナンドゲート２１．２３．２４からの出力はＬレベルで
あり、これによってＤフリップフロップ１２．１６．１
８にクリアがかかっている。従って、次の時刻ｔ３□に
おいて、高速クロックパルスの立ち上がり信号がＤフリ
ップフロップ１８のクロック入力端子に入力された場合
であってもＰＩｌはＨレベルにならず、また、Ｐ、がＬ
レベルになることもない。

時刻ｔ３’Ｊにおいて、高速クロックパルスが立ち下が
ることによりＤフリップフロップ１４のクロック入力端
子に立ち上がり信号が入力されるため、Ｐ４がＬレベル
になる。これに伴い、オアゲート３０の出力がＬレベル
になり、この結果、ナンドゲート２１．２３．２４の出
力がＨレベルになり、従って、Ｄフリップフロップ１８
にクリアがかかっている状態は解除される。

そこで、時刻ｔ、４において、高速クロックパルスが立
ち上がることによりＤフリップフロップ１８がトリガさ
れ、ｐＨがＨレベルになる。その際、Ｄフリップフロッ
プ１８のζ出力がＨレベルとなり、この結果、Ｄフリッ
プフロップ１７にクリア入力が供給されるため、Ｐ７が
Ｌレベルになる。すなわち、本実施例のように、ナンド
ゲート２４等からなる出力制御機構を設けることにより
、第１入力パルスの立ち下がりに対して第２入力パルス
が僅かに遅れて立ち下がった場合には、Ｐ７の立ち下が
りが高速クロックパルスの１周期分だけ遅れるという機
能が達成されている。なお、時刻ｔｊ４において、前記
のようにＰ８が立ち上がることにより、当然、オアゲー
ト３０の出力パルスも立ち上がり、時間ｔ３３〜ｔ３４
におけるオアゲート３０の出力パルスのＬレベルは高速
クロックパルスの１７２周期に相当する。

時刻ｔｉｓにおける各パルスの変化状態は時刻ｔｚｚの
場合と同様であり、高速クロックパルスの立ち上がりに
伴ってＰ８がＬレベルになり、さらに、オアゲート３０
の出力パルスもＬレベルになる。すなわち、時間ｔ　、
ｌｌ　””　ｔ　３Ｓにおけるオアゲート３０の出力パ
ルスは二つのＨレベルを有する。

以上のように、時間ｔ２４〜ｔ３ｓにおいて、第１入力
パルス並びに第２入力パルスに含まれる四つのエツジに
対応した四つのＨレベルからなるオアゲート３０の出力
パルスが得られている。

このように、本実施例のエンコーダパルス位相補正回路
によれば、第１入力パルスおよび第２入力パルスの夫々
の立ち上がりまたは立ち下がりのエツジが互いに比較的
接近した時点で発生した場合であっても、前記エツジに
対応した数のＨレベル部位からなる出力パルスを確実に
出力することが出来る。

次に、時刻ｔｆｆ＆以降において示すように、第１入力
パルスと第２入力パルスのエツジが時間的に重なる場合
について説明する。

時刻ｔ３６において、第１入力パルスと第２入力パルス
とは共に立ち上がっており、これに伴ってＰｌ並びにＰ
、がＨレベルになる。

これに続く時刻ｔ３？においては、時刻ｔ１６の場合と
同様に、高速クロックパルスの立ち上がり信号に伴って
Ｐ、がＨレベルになり、また、Ｄフリップフロラ、プ１
５にクリアがかかることによりＰ、がＬレベルになる。

この時、オアゲート３０の出力はＨレベルになり、この
結果、ナンドゲート２１．２２．２４への入力は全てＨ
レベルであるため、Ｄフリップフロップ１２．１４．１
８にはクリアがかかっている。従って、時刻ｔ３ｇにお
いて、Ｄフリップフロップ１２のクロック入力端子に立
ち上がり信号が入力されてもＤフリップフロップ１２が
トリガされることはない。

時刻ｔ３９において、高速クロックパルスが立ち上がる
ことによりＤフリップフロン１１６がトリガされ、Ｐ６
がＬレベルになりオアゲート３０の出力もＬレベルにな
る。そして、オアゲート３０の出力がＬレベルになるこ
とにより、Ｄフリップフロップ１２．１４．１８にクリ
アがかかった状態は解除される。

時刻ｔ４゜における高速クロックパルスの立ち下がりに
伴いＤフリップフロップ１２がトリガされ、この結果、
Ｐ２およびオアゲート３０の出力がＨレベルになり、ま
た、Ｄフリップフロップ１２のこ出力がＬレベルになる
ことによってＰｌがＬレベルになる。

時刻ｔ４１においては、高速クロックパルスの立ち下が
りに伴ってＤフリップフロップ１２がトリガされ、この
時、ＰｌがＬレベルであるためＰ２もＬレベルになる。

このようにして、時間ｔ：ｌ？〜ｔ４１におけるオアゲ
ート３０の出力パルスは入力された二つのエツジに対応
した二つのＨレベル部位を有する波形となる。

第１入力パルス並びに第２入力パルスは時刻ｔ４□にお
いて共に立ち下がっており、これに伴ってＰ、並びにＰ
７がＨレベルになる。

時刻ｔ４Ｊにおいて、高速クロックパルスが立ち上がる
ことによりＰ８がＨレベルになり、これと同時にＤフリ
ップフロップ１７にクリアがかかるためＰ７がＬレベル
になる。さらに、この時、オアゲート３０の出力がＨレ
ベルになり、また、Ｄフリップフロップ１２．１４．１
６のこ出力がＨレベルになるため、ナンドゲート２１乃
至２３からＤフリップフロップ１２．１４．１６の各ク
リア入力端子にクリア入力が供給されることになる。

従って、時刻ｔａａにおける高速クロックパルスの立ち
下がりに伴い、Ｄフリップフロップ１４のクロック入力
端子に立ち上がり信号が入力されるが、クリアがかかっ
ているためＤフリップフロップ１４がトリガされること
はない。

時刻ｔ４ｓにおいて、高速クロックパルスが立ち上がる
ことによりＤフリップフロップ１８がトリガされてＰ、
がＨレベルになると共に、Ｄフリップフロップ１７にク
リアがかかるためＰ、がＬレベルになる。この時、オア
ゲート３０の出力がＬレベルになるため、ナンドゲート
２１乃至２３の出力がＨレベルになり、この結果、Ｄフ
リップフロップ１２．１４．１６にクリアがかかった状
態は解除される。

そこで、時刻ｔａｂにおける高速クロックパルスの立ち
下がりに伴い、Ｄフリップフロップ１４がトリガされて
Ｐ、およびオアゲート３０の出力がＨレベルとなり、そ
の際、Ｐ、がＬレベルになる。

時刻ｔ４７においては、高速クロックパルスが立ち下が
ることによりＰ４がＬレベルになり、オアゲート３０の
出力もＬレベルになる。

このように、第１入力パルス並びに第２入力パルスの各
立ち下がり信号が時間的に重なった場合であっても、時
間ｔ４２〜ｔ４？において示すように、二つの立ち下が
り信号に対応した二つのＨレベル部位からなる出力パル
スがオアゲート３０を介して出力される。

本発明によれば、以上のように二つのＤフリップフロッ
プからなる各単安定マルチバイブレータ回路の出力側の
Ｄフリップフロップにナンドゲートを含む出力制御機構
を設け、その出力制御機構においては一つの単安定マル
チバイブレータ回路からＨレベル信号が出力されている
時に他の単安定マルチバイブレータ回路からのＨレベル
信号の出力を所定時間遅らせて出力するよう構成してい
るため、第１入力パルスと第２入力パルスのエツジが時
間的に同一または比較的近いタイミングで発生した場合
であっても、前記エツジに対応した数のＨレベル部位を
有する出力パルスを時間差をもって確実に発生すること
が可能であるという効果が得られる。

以上、本発明について好適な実施例を挙げて説明したが
、本発明はこの実施例に限定されるものではなく、本発
明の要旨を逸脱しない範囲において種々の改良並びに設
計の変更が可能なことは勿論である。

【図面の簡単な説明】

第１図は従来技術に係るエンコーダの説明に供するタイ
ムチャート、第２図は本発明に係るエンコーダパルス位
相補正回路の構成を示す回路図、第３図は第２図のエン
コーダパルス位相補正回路における動作の流れを示すフ
ローチャート、第４図は第２図のエンコーダパルス位相
補正回路の説明に供するタイムチャートである。 １１〜１８・・・Ｄフリップフロップ ２１〜２４・・・ナンドゲート

Claims (3)

【特許請求の範囲】
1. （１）第１の入力パルス信号と高速クロックパルス信号
   とが供給されると共に、前記第１入力パルス信号の一方
   のエッジに対応したレベル信号を前記高速クロックパル
   スに同期して出力する第１の単安定マルチバイブレータ
   回路と；前記第１入力パルス信号および高速クロックパ
   ルス信号が供給されると共に、前記第１入力パルス信号
   の一方のエッジの反転信号に対応したレベル信号を前記
   高速クロックパルス信号に同期して出力する第２の単安
   定マルチバイブレータ回路と；第２の入力パルス信号と
   前記高速クロックパルス信号とが供給されると共に、前
   記第２入力パルス信号の一方のエッジに対応したレベル
   信号を前記高速クロックパルス信号に同期して出力する
   第３の単安定マルチバイブレータ回路と；前記第２入力
   パルス信号および高速クロックパルス信号が供給される
   と共に、前記第２入力パルス信号の一方のエッジの反転
   信号に対応したレベル信号を前記高速クロックパルス信
   号に同期して出力する第４の単安定マルチバイブレータ
   回路と；前記第１乃至第４の単安定マルチバイブレータ
   回路の中、いずれか一つの単安定マルチバイブレータ回
   路から所定のレベル信号が出力されている時、前記レベ
   ル信号と他の単安定マルチバイブレータ回路から出力さ
   れる所定のレベル信号とが時間的に重複せず且つ連続し
   ないように出力するための出力制御機構とを備えること
   を特徴とするエンコーダパルス位相補正回路。
2. （２）特許請求の範囲第１項記載の回路において、第１
   乃至第４の単安定マルチバイブレータ回路は、夫々初段
   と次段の一組のＤフリップフロップ回路からなり、第１
   入力パルス信号は第１単安定マルチバイブレータ回路の
   初段のＤフリップフロップのクロック入力端子に導入さ
   れると共に、反転して第２単安定マルチバイブレータ回
   路の初段のＤフリップフロップのクロック入力端子に導
   入され、一方、第２入力パルス信号は第３単安定マルチ
   バイブレータ回路の初段のＤフリップフロップのクロッ
   ク入力端子に導入されると共に、反転して第４単安定マ
   ルチバイブレータ回路の初段のＤフリップフロップに導
   入されるよう構成してなるエンコーダパルス位相補正回
   路。
3. （３）特許請求の範囲第２項記載の回路において、出力
   制御機構は第１乃至第４の単安定マルチバイブレータ回
   路を構成する次段のＤフリップフロップのＱ端子に接続
   されるオアゲートの回路と、前記Ｄフリップフロップの
   ＠Ｑ＠端子に一方の入力端子が接続され、オアゲート回
   路の出力端子に他方の入力端子が接続され、且つ当該Ｄ
   フリップフロップのクリア端子に出力信号を送給するナ
   ンドゲート回路を含むエンコーダパルス位相補正回路。