JPH0664665B2 - 警報の待ち受け回路 - Google Patents
警報の待ち受け回路Info
- Publication number
- JPH0664665B2 JPH0664665B2 JP57135027A JP13502782A JPH0664665B2 JP H0664665 B2 JPH0664665 B2 JP H0664665B2 JP 57135027 A JP57135027 A JP 57135027A JP 13502782 A JP13502782 A JP 13502782A JP H0664665 B2 JPH0664665 B2 JP H0664665B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- circuit
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Alarm Systems (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 本発明は、警報の出力回路に用いられる待ち受け回路に
関する。
関する。
警報の出力回路に用いられる待ち受け回路は、ｎ個の警
報源のうち、１個でも警報ありとなったときに警報を出
力し、別の警報解除信号により強制的に警報出力を解除
した後、別の警報源が警報ありとなるかあるいは同じ警
報源が一度警報無しとなり、再び警報ありとなった場合
に警報を出力するものである。具体的な機能について
は、ｎ個の２値信号のうち１個でも１となつた時に１を
出力し、別のクリアー信号により出力を強制的に０にし
た後、別の２値信号が１となるかあるいは同じ２値信号
が一度０になり再び１となつた場合に１を出力すること
によって実現される。
報源のうち、１個でも警報ありとなったときに警報を出
力し、別の警報解除信号により強制的に警報出力を解除
した後、別の警報源が警報ありとなるかあるいは同じ警
報源が一度警報無しとなり、再び警報ありとなった場合
に警報を出力するものである。具体的な機能について
は、ｎ個の２値信号のうち１個でも１となつた時に１を
出力し、別のクリアー信号により出力を強制的に０にし
た後、別の２値信号が１となるかあるいは同じ２値信号
が一度０になり再び１となつた場合に１を出力すること
によって実現される。
従来の待ち受け回路の一例を第１図に示す。すなわち、
入力となる２値信号ａはｎ個の情報源の信号を多重化し
たシリアル信号（本回路例ではｎ＝４）であり、フリツ
プフロツプ1,2,3,4のＤ端子に入力されている。入力の
各ビツトに対応したスキヤンパルスb,c,d,eは各フリツ
プフロツプ1,2,3,4のCK端子に入力され各々のスキヤン
パルスの立上りで入力した２値信号ａの各々のビツトを
読み込み、フリツプフロツプ１のＱには入力の第１ビツ
ト信号ｆ、フリツプフロツプ２のＱには入力の第２ビツ
ト信号ｇ、フリツプフロツプ３のＱには入力の第３ビツ
ト信号ｈ、フリツプフロツプ４のＱには入力の第４ビツ
ト信号ｉがそれぞれ出力される。ｆ信号はフリツプフロ
ツプ５のCK端子に、ｇ信号はフリツプフロツプ６のCK端
子に、ｈ信号はフリツプフロツプ７のCK端子に、ｉ信号
はフリツプフロツプ８のCK端子にそれぞれ入力されてf,
g,h,i信号の立上りでフリツプフロツプ5,6,7,8のＤ端子
に入力された１を読み込み、フリツプフロツプ5,6,7,8
のＱ端子信号k,l,m,nが１となり、f,g,h,i信号が保持さ
れる。k,l,m,n信号はオアゲート９に入力され０信号が
出力される。またクリアー信号ｊがフリツプフロツプ5,
6,7,8のCLR端子に入力されk,l,m,n信号が０となる。
入力となる２値信号ａはｎ個の情報源の信号を多重化し
たシリアル信号（本回路例ではｎ＝４）であり、フリツ
プフロツプ1,2,3,4のＤ端子に入力されている。入力の
各ビツトに対応したスキヤンパルスb,c,d,eは各フリツ
プフロツプ1,2,3,4のCK端子に入力され各々のスキヤン
パルスの立上りで入力した２値信号ａの各々のビツトを
読み込み、フリツプフロツプ１のＱには入力の第１ビツ
ト信号ｆ、フリツプフロツプ２のＱには入力の第２ビツ
ト信号ｇ、フリツプフロツプ３のＱには入力の第３ビツ
ト信号ｈ、フリツプフロツプ４のＱには入力の第４ビツ
ト信号ｉがそれぞれ出力される。ｆ信号はフリツプフロ
ツプ５のCK端子に、ｇ信号はフリツプフロツプ６のCK端
子に、ｈ信号はフリツプフロツプ７のCK端子に、ｉ信号
はフリツプフロツプ８のCK端子にそれぞれ入力されてf,
g,h,i信号の立上りでフリツプフロツプ5,6,7,8のＤ端子
に入力された１を読み込み、フリツプフロツプ5,6,7,8
のＱ端子信号k,l,m,nが１となり、f,g,h,i信号が保持さ
れる。k,l,m,n信号はオアゲート９に入力され０信号が
出力される。またクリアー信号ｊがフリツプフロツプ5,
6,7,8のCLR端子に入力されk,l,m,n信号が０となる。
この回路において第２図ａに示す信号を入力する。第１
フレームは１〜４ビツトが０、第２、第３、第４フレー
ムでは第１ビツトが１、第５、第６、第７フレームでは
第１、第２ビツトが１となつている。この入力信号をス
キヤンパルスb,c,d,eで読み込むと、フリツプフロツプ
１のＱ出力信号ｆは第２フレームの第１ビツトで１とな
り以降１のままである。フリツプフロツプ２のＱ端子か
らの出力信号ｇは第５フレームの第２ビツトで１となり
以降１のままである。フリツプフロツプ３のＱ端子から
の出力信号ｈとフリツプフロツプ４のＱ端子からの信号
ｉは０のままである。フリツプフロツプ５のＱ端子から
の出力信号ｋはｆ信号の立上りで１となり、オアゲート
９を経て０信号が１となる。次にクリアー信号ｊが０と
なると、フリツプフロツプ５のＱ端子からの出力信号ｋ
は０となりオアゲートの出力信号が０となる。次にフリ
ツプフロツプ６のＱ端子からの出力信号ｇの立上りで１
となり、オアゲートの出力信号が再び１となりクリアー
信号ｊにより０となる。
フレームは１〜４ビツトが０、第２、第３、第４フレー
ムでは第１ビツトが１、第５、第６、第７フレームでは
第１、第２ビツトが１となつている。この入力信号をス
キヤンパルスb,c,d,eで読み込むと、フリツプフロツプ
１のＱ出力信号ｆは第２フレームの第１ビツトで１とな
り以降１のままである。フリツプフロツプ２のＱ端子か
らの出力信号ｇは第５フレームの第２ビツトで１となり
以降１のままである。フリツプフロツプ３のＱ端子から
の出力信号ｈとフリツプフロツプ４のＱ端子からの信号
ｉは０のままである。フリツプフロツプ５のＱ端子から
の出力信号ｋはｆ信号の立上りで１となり、オアゲート
９を経て０信号が１となる。次にクリアー信号ｊが０と
なると、フリツプフロツプ５のＱ端子からの出力信号ｋ
は０となりオアゲートの出力信号が０となる。次にフリ
ツプフロツプ６のＱ端子からの出力信号ｇの立上りで１
となり、オアゲートの出力信号が再び１となりクリアー
信号ｊにより０となる。
以上のように従来の回路ではｎ個の情報源の信号を多重
化したシリアル信号（回路例ではｎ＝４）を各情報源毎
のパラレル信号に分解し、各々を保持させているため１
個の情報源毎に２個のフリツプフロツプが必要となり、
さらに各々の保持された出力を１つにまとめるためにｎ
入力のオアゲートが必要となり、ｎの数に比例して回路
規模が大きくなるという欠点があつた。
化したシリアル信号（回路例ではｎ＝４）を各情報源毎
のパラレル信号に分解し、各々を保持させているため１
個の情報源毎に２個のフリツプフロツプが必要となり、
さらに各々の保持された出力を１つにまとめるためにｎ
入力のオアゲートが必要となり、ｎの数に比例して回路
規模が大きくなるという欠点があつた。
本発明の目的は、入力信号のビット数が大きければ大き
いほど回路規模を小さくしうる警報の待ち受け回路を提
供することにある。
いほど回路規模を小さくしうる警報の待ち受け回路を提
供することにある。
上記目的を達成するため、本発明による警報の待ち受け
回路は、ｎ段のシフトレジスタと、立上り検出回路と、
保持回路とを有する警報の待ち受け回路であって、 ｎ段のシフトレジスタは、ｎ個の情報源の信号を多重化
したシリアル信号と、クロックとを入力とし、最終段よ
りクロックによりシフトされた入力の２値信号を立上り
検出回路に出力するものであり、 立上り検出回路は、ｎ個の情報源の信号を多重化したシ
リアル信号と、シフトレジスタの最終段出力信号とを入
力とし、入力信号が０から１への変化点のみで１を保持
回路に出力し、シフトレジスタ段数分の遅延時間後に入
力信号が１を継続している場合には出力を禁止して出力
を０とするものであり、 保持回路は、立上り検出回路の出力信号と、クリアー信
号とを入力とし、立上り検出回路の出力信号入力を受け
て１を出力し、クリアー信号入力を受けて出力を０とす
るものである。
回路は、ｎ段のシフトレジスタと、立上り検出回路と、
保持回路とを有する警報の待ち受け回路であって、 ｎ段のシフトレジスタは、ｎ個の情報源の信号を多重化
したシリアル信号と、クロックとを入力とし、最終段よ
りクロックによりシフトされた入力の２値信号を立上り
検出回路に出力するものであり、 立上り検出回路は、ｎ個の情報源の信号を多重化したシ
リアル信号と、シフトレジスタの最終段出力信号とを入
力とし、入力信号が０から１への変化点のみで１を保持
回路に出力し、シフトレジスタ段数分の遅延時間後に入
力信号が１を継続している場合には出力を禁止して出力
を０とするものであり、 保持回路は、立上り検出回路の出力信号と、クリアー信
号とを入力とし、立上り検出回路の出力信号入力を受け
て１を出力し、クリアー信号入力を受けて出力を０とす
るものである。
以下、本発明の一実施例を図によつて説明する。第３図
に示すように本発明は、ｎ個の情報源の信号を多重化し
たシリアル信号はシフトレジスタ10および立上り検出回
路11に入力される。またシフトレジスタ10にはクロツク
を入力しクロツクによりシフトされた入力の２値信号は
シフトレジスタ10の最終段より出力され立上り検出回路
11のもう一つの入力端子に入力される。立上り検出回路
11の２つの入力のうちシフトレジスタ10の最終段側の信
号はシフトレジスタ10の入力側信号に比べて位相がｎビ
ツト遅れるために、現在の入力信号とｎビツト前の入力
信号とが同時に入力されｎビツト前の信号が０で現在の
信号が１の場合、すなわち入力信号が０から１へ変化す
るビツトを検出し出力される。立上り検出回路11の出力
信号は保持回路12へ入力され立上り検出回路11の出力が
１となつた場合に１を出力し、また別に外部からクリア
ー信号を加えることによりのみ出力が０となる。
に示すように本発明は、ｎ個の情報源の信号を多重化し
たシリアル信号はシフトレジスタ10および立上り検出回
路11に入力される。またシフトレジスタ10にはクロツク
を入力しクロツクによりシフトされた入力の２値信号は
シフトレジスタ10の最終段より出力され立上り検出回路
11のもう一つの入力端子に入力される。立上り検出回路
11の２つの入力のうちシフトレジスタ10の最終段側の信
号はシフトレジスタ10の入力側信号に比べて位相がｎビ
ツト遅れるために、現在の入力信号とｎビツト前の入力
信号とが同時に入力されｎビツト前の信号が０で現在の
信号が１の場合、すなわち入力信号が０から１へ変化す
るビツトを検出し出力される。立上り検出回路11の出力
信号は保持回路12へ入力され立上り検出回路11の出力が
１となつた場合に１を出力し、また別に外部からクリア
ー信号を加えることによりのみ出力が０となる。
次に本発明に係る回路の一例を第４図に示す。第４図は
８個の情報源の信号を多重化したシリアル信号を入力と
する待ち受け回路例である。
８個の情報源の信号を多重化したシリアル信号を入力と
する待ち受け回路例である。
入力となるシリアル信号Ｐは８段シフトレジスタ13のＤ
端子とアンドゲート15に入力される。８段シフトレジス
タ13ではクロツクパルスにより入力信号が１ビツトずつ
シフトして行き８段シフトレジスタ13のQH出力には入力
信号であるシリアル信号Ｐに比べて位相が８ビツト遅れ
た信号が出力されインバータ14を介してアンドゲート15
のもう一つの入力端子に入力される。アンドゲート15で
は２つの入力端子の信号すなわち現在の信号と８ビツト
前の信号とにより０から１に変化した信号を取り出す。
この信号をＤ型フリツプフロツプ16のＤ端子に入力しク
ロツクにより読み直してＤ型フリツプフロツプ17のCK端
子に入力する。Ｄ型フリツプフロツプ17のＤ端子には１
が供給されCK端子の信号の立上りでＤ端子の１を読み込
むフリツプフロツプ17のＱに１が出力される。またＤ型
フリツプフロツプ17のCLR端子にクリアー信号として０
を供給するとＱが０となる。
端子とアンドゲート15に入力される。８段シフトレジス
タ13ではクロツクパルスにより入力信号が１ビツトずつ
シフトして行き８段シフトレジスタ13のQH出力には入力
信号であるシリアル信号Ｐに比べて位相が８ビツト遅れ
た信号が出力されインバータ14を介してアンドゲート15
のもう一つの入力端子に入力される。アンドゲート15で
は２つの入力端子の信号すなわち現在の信号と８ビツト
前の信号とにより０から１に変化した信号を取り出す。
この信号をＤ型フリツプフロツプ16のＤ端子に入力しク
ロツクにより読み直してＤ型フリツプフロツプ17のCK端
子に入力する。Ｄ型フリツプフロツプ17のＤ端子には１
が供給されCK端子の信号の立上りでＤ端子の１を読み込
むフリツプフロツプ17のＱに１が出力される。またＤ型
フリツプフロツプ17のCLR端子にクリアー信号として０
を供給するとＱが０となる。
このような待ち受け回路において、初期状態が８段シフ
トレジスタ13のQA〜QH出力が０、Ｄ型フリツプフロツプ
16と17のＱが０であるとして第５図に示すシリアル信号
Ｐを入力する。第１フレームでは８ビツト全部が０であ
り、またシフトレジスタは初期状態が０であると考えて
いるので、QH出力は８ビツト全て０となりインバータ14
の出力ｒは１となつている。シリアル信号Ｐとインバー
タ14の出力ｒを入力としているアンドゲート15の出力ｓ
は０となりフリツプフロツプ16,17は初期状態のままと
なつている。第２フレームでは第１ビツトが０であり第
１フレームと同じであるが、第２ビツトは１でこの時の
ｒ信号は１であるためアンドゲート15出力ｓは１とな
る。この信号をフリツプフロツプ16により読み直したｔ
信号によつてフリツプフロツプ17はＤ端子の１を読み込
みＱ出力ｕが１となる。次に第３ビツト目は０であり、
この時のｒ信号は１であるためアンドゲート15出力ｓは
０となりフリツプフロツプ17のＱ出力ｕは１のままであ
る。次の第４ビツトから第８ビツトも同様である。次に
第３フレームの第２ビツト目は１であるが、８ビツト前
の信号が出力されているシフトレジスタ13のQHは１であ
りインバータ14出力ｒは０となつているため、アンドゲ
ート15の出力ｓは０となる。次にフリツプフロツプ17の
CLR端子に入力しているクリアー信号ｕを一時０とする
と出力信号ｕは０となる。第４フレームでは第２ビツ
ト、第５ビツトが１となつている。第２ビツトは第３フ
レームと同じ動作によりフリツプフロツプ16のCK信号ｔ
は０のままであるが、第５ビツトは第３フレームの第５
ビツトが０であつたので、インバータ14の出力ｒは１と
なつておりアンドゲート15の出力ｓは１となる。従つて
フリツプフロツプ17のCK信号ｔも１となりＱが再び１と
なる。
トレジスタ13のQA〜QH出力が０、Ｄ型フリツプフロツプ
16と17のＱが０であるとして第５図に示すシリアル信号
Ｐを入力する。第１フレームでは８ビツト全部が０であ
り、またシフトレジスタは初期状態が０であると考えて
いるので、QH出力は８ビツト全て０となりインバータ14
の出力ｒは１となつている。シリアル信号Ｐとインバー
タ14の出力ｒを入力としているアンドゲート15の出力ｓ
は０となりフリツプフロツプ16,17は初期状態のままと
なつている。第２フレームでは第１ビツトが０であり第
１フレームと同じであるが、第２ビツトは１でこの時の
ｒ信号は１であるためアンドゲート15出力ｓは１とな
る。この信号をフリツプフロツプ16により読み直したｔ
信号によつてフリツプフロツプ17はＤ端子の１を読み込
みＱ出力ｕが１となる。次に第３ビツト目は０であり、
この時のｒ信号は１であるためアンドゲート15出力ｓは
０となりフリツプフロツプ17のＱ出力ｕは１のままであ
る。次の第４ビツトから第８ビツトも同様である。次に
第３フレームの第２ビツト目は１であるが、８ビツト前
の信号が出力されているシフトレジスタ13のQHは１であ
りインバータ14出力ｒは０となつているため、アンドゲ
ート15の出力ｓは０となる。次にフリツプフロツプ17の
CLR端子に入力しているクリアー信号ｕを一時０とする
と出力信号ｕは０となる。第４フレームでは第２ビツ
ト、第５ビツトが１となつている。第２ビツトは第３フ
レームと同じ動作によりフリツプフロツプ16のCK信号ｔ
は０のままであるが、第５ビツトは第３フレームの第５
ビツトが０であつたので、インバータ14の出力ｒは１と
なつておりアンドゲート15の出力ｓは１となる。従つて
フリツプフロツプ17のCK信号ｔも１となりＱが再び１と
なる。
以上のように本発明の待ち受け回路は従来の回路がｎビ
ツトの信号を各ビツト別の信号に分解し別々に保持する
のに対し、ｎ段のシフトレジスタを使うことにより現在
とｎビツト前の信号を順次比較することにより０から１
へ変化する信号を検出して１個の保持回路で保持してい
るため、入力信号のビツト数が増えてもシフトレジスタ
の段数を増やすのみで対処でき、本発明の待ち受け回路
を用いて具体的に警報の出力回路を構成する場合に、ビ
ツト数が大きいほど回路規模を小さくできる効果を有す
るものである。
ツトの信号を各ビツト別の信号に分解し別々に保持する
のに対し、ｎ段のシフトレジスタを使うことにより現在
とｎビツト前の信号を順次比較することにより０から１
へ変化する信号を検出して１個の保持回路で保持してい
るため、入力信号のビツト数が増えてもシフトレジスタ
の段数を増やすのみで対処でき、本発明の待ち受け回路
を用いて具体的に警報の出力回路を構成する場合に、ビ
ツト数が大きいほど回路規模を小さくできる効果を有す
るものである。
第１図は従来の待ち受け回路の一例を示す回路図、第２
図は従来の待ち受け回路のタイムチヤート、第３図は本
発明の一実施例を示すブロツク図、第４図は本発明に係
る回路の一例を示す回路図、第５図は第４図の本発明に
係る回路のタイムチヤートである。 １〜８……Ｄ型フリツプフロツプ ９……オアゲート、10……シフトレジスタ 11……立上り検出回路、12……保持回路 13……８段シフトレジスタ 14……インバータ、15……アンドゲート 16,17……Ｄ型フリツプフロツプ
図は従来の待ち受け回路のタイムチヤート、第３図は本
発明の一実施例を示すブロツク図、第４図は本発明に係
る回路の一例を示す回路図、第５図は第４図の本発明に
係る回路のタイムチヤートである。 １〜８……Ｄ型フリツプフロツプ ９……オアゲート、10……シフトレジスタ 11……立上り検出回路、12……保持回路 13……８段シフトレジスタ 14……インバータ、15……アンドゲート 16,17……Ｄ型フリツプフロツプ
Claims (1)
- 【請求項１】ｎ段のシフトレジスタと、立上り検出回路
と、保持回路とを有する警報の待ち受け回路であって、 ｎ段のシフトレジスタは、ｎ個の情報源の信号を多重化
したシリアル信号と、クロックとを入力とし、最終段よ
りクロックによりシフトされた入力の２値信号を立上り
検出回路に出力するものであり、 立上り検出回路は、ｎ個の情報源の信号を多重化したシ
リアル信号と、シフトレジスタの最終段出力信号とを入
力とし、入力信号が０から１への変化点のみで１を保持
回路に出力し、シフトレジスタ段数分の遅延時間後に入
力信号が１を継続している場合には出力を禁止して出力
を０とするものであり、 保持回路は、立上り検出回路の出力信号と、クリアー信
号とを入力とし、立上り検出回路の出力信号入力を受け
て１を出力し、クリアー信号入力を受けて出力を０とす
るものであることを特徴とする警報の待ち受け回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135027A JPH0664665B2 (ja) | 1982-08-02 | 1982-08-02 | 警報の待ち受け回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135027A JPH0664665B2 (ja) | 1982-08-02 | 1982-08-02 | 警報の待ち受け回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5925416A JPS5925416A (ja) | 1984-02-09 |
| JPH0664665B2 true JPH0664665B2 (ja) | 1994-08-22 |
Family
ID=15142221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135027A Expired - Lifetime JPH0664665B2 (ja) | 1982-08-02 | 1982-08-02 | 警報の待ち受け回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664665B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424899A (ja) * | 1990-05-18 | 1992-01-28 | Nec Corp | アラーム監視回路 |
| AU2003211285A1 (en) | 2002-02-25 | 2003-09-09 | Iuchi, Haruko | Device for replacing gut |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916273B2 (ja) * | 1975-08-18 | 1984-04-14 | アサヒホウソウ カブシキガイシヤ | デジタルパタ−ン処理装置 |
| JPS5945155B2 (ja) * | 1976-07-09 | 1984-11-05 | 株式会社日立製作所 | 表示装置 |
| JPS57120984A (en) * | 1981-01-20 | 1982-07-28 | Matsushita Electric Ind Co Ltd | Interpolation apparatus for display |
| JPS58124895U (ja) * | 1982-02-18 | 1983-08-25 | 富士通株式会社 | アラ−ム信号保持回路 |
-
1982
- 1982-08-02 JP JP57135027A patent/JPH0664665B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5925416A (ja) | 1984-02-09 |
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