JPS5916273B2 - デジタルパタ−ン処理装置 - Google Patents
デジタルパタ−ン処理装置Info
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- JPS5916273B2 JPS5916273B2 JP50100483A JP10048375A JPS5916273B2 JP S5916273 B2 JPS5916273 B2 JP S5916273B2 JP 50100483 A JP50100483 A JP 50100483A JP 10048375 A JP10048375 A JP 10048375A JP S5916273 B2 JPS5916273 B2 JP S5916273B2
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- JP
- Japan
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- dot
- circuit
- signals
- picture elements
- interest
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
この発明は、多数の走査線の各々において多数の絵素を
ドットで表わす原デジタルパターン信号より、上記原走
査線の各々の間に位置する新走査線上に表示すべき絵素
の信号を作成するデジタルｉ パターン処理装置に関す
る。
ドットで表わす原デジタルパターン信号より、上記原走
査線の各々の間に位置する新走査線上に表示すべき絵素
の信号を作成するデジタルｉ パターン処理装置に関す
る。
たとえば第４図Ａに示すような原デジタルパターンを長
さ方向に２倍（面積で４倍）に拡大しようとする場合、
単に拡大しただけでは第４図Ｂに示すようになるだけで
あつて斜め方向の線がなめ′ らかでないことが目立つ
だけである。
さ方向に２倍（面積で４倍）に拡大しようとする場合、
単に拡大しただけでは第４図Ｂに示すようになるだけで
あつて斜め方向の線がなめ′ らかでないことが目立つ
だけである。
そこで第４図Ｃに示すように斜め方向の線の平滑化を行
なうことが望まれる。また、第６図Ａのような原デジタ
ルパターン信号を飛越走査が行なわれているＮＴＳＣテ
レビジョン方式で表示すると、第６図：Ｂのように偶数
フィールドの走査線（点線）における表示が奇数フィー
ルドの走査線（実線）における表示と同じになるため、
同様に斜めの線がなめらかでない不都合が生じるので、
これを平滑化して第６図Ｃに示すようにすることが望ま
れる。； この発明は上記に鑑み、新しい信号を補間し
ようとする場合にその周囲のある程度の面積を持つた領
域での原デジタルパターン信号の相関関係を判別するこ
とにより適切な平滑化を行ない、もつて漢字などの文字
パターンの処理に特に有用なデジタルパターン処理装置
を提供することを目的とする。以下、この発明の一実施
例について図面を参照しながら説明する。
なうことが望まれる。また、第６図Ａのような原デジタ
ルパターン信号を飛越走査が行なわれているＮＴＳＣテ
レビジョン方式で表示すると、第６図：Ｂのように偶数
フィールドの走査線（点線）における表示が奇数フィー
ルドの走査線（実線）における表示と同じになるため、
同様に斜めの線がなめらかでない不都合が生じるので、
これを平滑化して第６図Ｃに示すようにすることが望ま
れる。； この発明は上記に鑑み、新しい信号を補間し
ようとする場合にその周囲のある程度の面積を持つた領
域での原デジタルパターン信号の相関関係を判別するこ
とにより適切な平滑化を行ない、もつて漢字などの文字
パターンの処理に特に有用なデジタルパターン処理装置
を提供することを目的とする。以下、この発明の一実施
例について図面を参照しながら説明する。
第１図はＮＴＳＣテレビジヨン方式に適用した第１の実
施例を示す。この図において、１，２はそれぞれ５ビツ
トのシフトレジスタであり、３は１Ｈ（Ｈは１本の水平
走査線に相当する時間）の遅延を行なうためのシフトレ
ジスタであり、いずれも読出し用クロツク（周期τ）で
シフトされる。したがつてシフトレジスタ１には、第２
図に示すように、ｎ本目の水平走査線上にある５絵素の
信号が順次並び、シフトレジスタ２には、そのちようど
真下に位置するｎ＋１本目の水平走査線上の５絵素の信
号が配列される。これらシフトレジスタ１，２に蓄えら
れた５×２絵素の信号はクロツクに同期して順次移動し
ていく。シフトレジスタ３は１個の入力端子より順次入
力される水平走査線のｎ番目とｎ＋１番目の信号とを時
間的に一致させて各シフトレジスタ１，２に送るための
ものであるから、第１図点線で示すようにｎ番目とｎ＋
１番目の水平走査線の信号とを同時に入力することがで
きる場合にはこのシフトレジスタ３は不要である。この
シフトレジスタ１，２の各内容はＡＮＤ回路４〜１８の
それぞれに送られる。
施例を示す。この図において、１，２はそれぞれ５ビツ
トのシフトレジスタであり、３は１Ｈ（Ｈは１本の水平
走査線に相当する時間）の遅延を行なうためのシフトレ
ジスタであり、いずれも読出し用クロツク（周期τ）で
シフトされる。したがつてシフトレジスタ１には、第２
図に示すように、ｎ本目の水平走査線上にある５絵素の
信号が順次並び、シフトレジスタ２には、そのちようど
真下に位置するｎ＋１本目の水平走査線上の５絵素の信
号が配列される。これらシフトレジスタ１，２に蓄えら
れた５×２絵素の信号はクロツクに同期して順次移動し
ていく。シフトレジスタ３は１個の入力端子より順次入
力される水平走査線のｎ番目とｎ＋１番目の信号とを時
間的に一致させて各シフトレジスタ１，２に送るための
ものであるから、第１図点線で示すようにｎ番目とｎ＋
１番目の水平走査線の信号とを同時に入力することがで
きる場合にはこのシフトレジスタ３は不要である。この
シフトレジスタ１，２の各内容はＡＮＤ回路４〜１８の
それぞれに送られる。
このＡＮＤ回路４〜１８は５×２の内容が各条件に一致
していることを判別するためのもので、この条件は大別
すると、新たに作ろうとして着目する絵素の位置に１つ
のドツトを表示すべきと判断する第１種のものと、着目
絵素の位置より半絵素分だけ遅れた位置に１つのドツト
を表示すべきと判断する第２種のものとに分けられる。
ＡＮＤ回路４〜１１は第１種であり、ＡＮＤ回路１２〜
１５は第２種である。ＡＮＤ回路１６〜１９は、上記の
ように１ドツトを表示すべきと判定された場合でも特定
の場合にはそれを表示すべきでないと判断して禁止をか
けるためのもので、結局この実施例の場合にＡＮＤ回路
４〜１５において足りなかつた条件を補強するためのも
のであるから、他の構成をとることによつてＡＮＤ回路
４〜１５の部分に組み込むことができれば不要である。
つぎに動作についての説明も加えながら説明する。
していることを判別するためのもので、この条件は大別
すると、新たに作ろうとして着目する絵素の位置に１つ
のドツトを表示すべきと判断する第１種のものと、着目
絵素の位置より半絵素分だけ遅れた位置に１つのドツト
を表示すべきと判断する第２種のものとに分けられる。
ＡＮＤ回路４〜１１は第１種であり、ＡＮＤ回路１２〜
１５は第２種である。ＡＮＤ回路１６〜１９は、上記の
ように１ドツトを表示すべきと判定された場合でも特定
の場合にはそれを表示すべきでないと判断して禁止をか
けるためのもので、結局この実施例の場合にＡＮＤ回路
４〜１５において足りなかつた条件を補強するためのも
のであるから、他の構成をとることによつてＡＮＤ回路
４〜１５の部分に組み込むことができれば不要である。
つぎに動作についての説明も加えながら説明する。
まず、奇数フイールドの場合にはゲート２４が開き、ゲ
ート２８が閉じる。したがつてシフトレジスタ１の中央
の区分に記憶された内容がゲート２４を通つて出力され
、さらに０Ｒ回路２９を経て出力されることになり、何
らの加工も加えられず原デジタルパターン信号がそのま
ま出力される。偶数フイールドでは、ゲート２４が閉じ
、ゲート２８は０Ｒ回路２３の反転された出力で禁止が
かけられない限り開く。
ート２８が閉じる。したがつてシフトレジスタ１の中央
の区分に記憶された内容がゲート２４を通つて出力され
、さらに０Ｒ回路２９を経て出力されることになり、何
らの加工も加えられず原デジタルパターン信号がそのま
ま出力される。偶数フイールドでは、ゲート２４が閉じ
、ゲート２８は０Ｒ回路２３の反転された出力で禁止が
かけられない限り開く。
このとき、シフトレジスタ１，２に蓄えられた５Ｘ２の
内容が第３図Ａに実線で示すようであつたとすると、Ａ
ＮＤ回路４から出力が生じ、この出力は０Ｒ回路２０，
２７およびゲート２８を経、さらに０Ｒ回路２９を経て
出力される。したがつて第３図Ａの点線で示すように着
目する絵素の位置に１つのドツトが表示されることにな
る。シフトレジスタ１，２の内容が第３図Ｂの実線で示
すようであると、ＡＮＤ回路５から出力が生じ、上記と
同様に点線で示すように着目絵素の位置にドツトが表示
される。
内容が第３図Ａに実線で示すようであつたとすると、Ａ
ＮＤ回路４から出力が生じ、この出力は０Ｒ回路２０，
２７およびゲート２８を経、さらに０Ｒ回路２９を経て
出力される。したがつて第３図Ａの点線で示すように着
目する絵素の位置に１つのドツトが表示されることにな
る。シフトレジスタ１，２の内容が第３図Ｂの実線で示
すようであると、ＡＮＤ回路５から出力が生じ、上記と
同様に点線で示すように着目絵素の位置にドツトが表示
される。
この内容はクロツクが１つ送られる毎に１絵素ずつ左側
（第３図において）にずれていくので、順次第３図Ｃ，
Ｄの状態になり、その度にＡＮＤ回路６，７から出力が
生じて点線で示すように着目絵素位置にドツトが表示さ
れ、結局横方向に長い線はその幅（縦方向の幅）が拡大
される。第３図Ｅ，Ｆ，Ｇ，Ｈの各場合には斜めの線に
なるので、それぞれＡＮＤ回路８，９，１０，１１から
出力が生じて点線で示すように着目絵素位置に１つのド
ツトが表示されて斜めの線の平滑化が行なわれる。
（第３図において）にずれていくので、順次第３図Ｃ，
Ｄの状態になり、その度にＡＮＤ回路６，７から出力が
生じて点線で示すように着目絵素位置にドツトが表示さ
れ、結局横方向に長い線はその幅（縦方向の幅）が拡大
される。第３図Ｅ，Ｆ，Ｇ，Ｈの各場合には斜めの線に
なるので、それぞれＡＮＤ回路８，９，１０，１１から
出力が生じて点線で示すように着目絵素位置に１つのド
ツトが表示されて斜めの線の平滑化が行なわれる。
第３図１の場合も斜めの線であるがこの場合に着目絵素
位置に１つのドツトを表わしたのでは適切な平滑化であ
るとは言えない。
位置に１つのドツトを表わしたのでは適切な平滑化であ
るとは言えない。
そこでこの場合には着目絵素位置より半絵素分だけ遅れ
た（右側の）位置に１つのドツトを表示することとする
。この第３図１の状態になると、ＡＮＤ回路１２から出
力が生じ、この出力が０Ｒ回路２１を経てＡＮＤ回路２
５に送られる。このＡＮＤ回路２５の他方の入力には５
０％のデユーテイフアクタのパルスのクロックが送られ
てきているので、このクロツクとＡＮＤ回路１２の出力
の論理積条件がととのうクロックの周期τの後半の１／
２の時間だけＡＮＤ回路２５から出力が生じることにな
り（なおＡＮＤ回路４〜１９の出力はシフトレジスタ１
，２の出力がクロツクの１周期τの間生じているのでこ
の周期τの期間生じている）、点線で示すように着目絵
素の右半分だけの半ドツトがあられれる。そしてクロツ
クの次の周期ではシフトレジスタ１，２の内容は１区分
だけ左側に進んでいるので第３図Ｋの状態となり、ＡＮ
Ｄ回路１４から出力が生じ、この出力は０Ｒ回路２２を
経てＡＮＤ回路２６に送られる。ＡＮＤ回路２６の他方
の入力にはクロツクの反転された信号が送られているの
でこのＡＮＤ回路２６からはクロツクの周期の前半の１
／２の期間だけ出力が生じ、点線で示すように着目絵素
の左半分だけの半ドツトがあられれ、先のＩの状態での
半ドツトと合わせて半絵素だけ遅れた１ドツトが表示さ
れることになる。第３図Ｊ，Ｌの場合も同様で、最初Ｊ
の状態で右半分の半ドツトを得、次にＬの状態で左半分
の半ドツトを得て、これらを合わせることにより半絵素
分だけ遅れた１ドツトを得る。なお、この半絵素だけ遅
れた位置に１つのドツトを表示するには、第７図の構成
でもよい。
た（右側の）位置に１つのドツトを表示することとする
。この第３図１の状態になると、ＡＮＤ回路１２から出
力が生じ、この出力が０Ｒ回路２１を経てＡＮＤ回路２
５に送られる。このＡＮＤ回路２５の他方の入力には５
０％のデユーテイフアクタのパルスのクロックが送られ
てきているので、このクロツクとＡＮＤ回路１２の出力
の論理積条件がととのうクロックの周期τの後半の１／
２の時間だけＡＮＤ回路２５から出力が生じることにな
り（なおＡＮＤ回路４〜１９の出力はシフトレジスタ１
，２の出力がクロツクの１周期τの間生じているのでこ
の周期τの期間生じている）、点線で示すように着目絵
素の右半分だけの半ドツトがあられれる。そしてクロツ
クの次の周期ではシフトレジスタ１，２の内容は１区分
だけ左側に進んでいるので第３図Ｋの状態となり、ＡＮ
Ｄ回路１４から出力が生じ、この出力は０Ｒ回路２２を
経てＡＮＤ回路２６に送られる。ＡＮＤ回路２６の他方
の入力にはクロツクの反転された信号が送られているの
でこのＡＮＤ回路２６からはクロツクの周期の前半の１
／２の期間だけ出力が生じ、点線で示すように着目絵素
の左半分だけの半ドツトがあられれ、先のＩの状態での
半ドツトと合わせて半絵素だけ遅れた１ドツトが表示さ
れることになる。第３図Ｊ，Ｌの場合も同様で、最初Ｊ
の状態で右半分の半ドツトを得、次にＬの状態で左半分
の半ドツトを得て、これらを合わせることにより半絵素
分だけ遅れた１ドツトを得る。なお、この半絵素だけ遅
れた位置に１つのドツトを表示するには、第７図の構成
でもよい。
第７図ではＲＳフリツプフロツプ７１がクロツクの周期
τの丁度中間でトリガされるよう構成されており、ＡＮ
Ｄ回路１２，１３の出力が入力されている０Ｒ回路２１
の出力が生じている間のみトリガパルスをセツト側に送
り、０Ｒ回路２１の出力がないときにはりセツト側に送
るようにしている。したがつてＡＮＤ回路１２，１３の
一方に出力が生じると着目絵素の位置より半絵素だけ遅
れた時刻にこのＲＳフリツプフロツプ７１がセツトされ
、このＲＳフリツプフロツプ７１からクロツクの１周期
の期間だけ出力が生じるので、半絵素だけ遅れた位置に
１ドツトの表示がなされる。この場合にはＡＮＤ回路１
４，１５および０Ｒ回路２２が不要となる。第３図Ｍ，
Ｎ，Ｏ，Ｐの各状態ではＡＮＤ回路１６，１７，１８，
１９の各々から出力が生じ０Ｒ回路２３を経、さらに反
転されてゲート２８に送られる。
τの丁度中間でトリガされるよう構成されており、ＡＮ
Ｄ回路１２，１３の出力が入力されている０Ｒ回路２１
の出力が生じている間のみトリガパルスをセツト側に送
り、０Ｒ回路２１の出力がないときにはりセツト側に送
るようにしている。したがつてＡＮＤ回路１２，１３の
一方に出力が生じると着目絵素の位置より半絵素だけ遅
れた時刻にこのＲＳフリツプフロツプ７１がセツトされ
、このＲＳフリツプフロツプ７１からクロツクの１周期
の期間だけ出力が生じるので、半絵素だけ遅れた位置に
１ドツトの表示がなされる。この場合にはＡＮＤ回路１
４，１５および０Ｒ回路２２が不要となる。第３図Ｍ，
Ｎ，Ｏ，Ｐの各状態ではＡＮＤ回路１６，１７，１８，
１９の各々から出力が生じ０Ｒ回路２３を経、さらに反
転されてゲート２８に送られる。
したがつてこれらＡＮＤ回路１６〜１９より出力が生じ
たときは禁止がかけられゲート２８が閉じられる。Ｍま
たＯの状態になつているとすると同時にＥの状態になつ
ていることでもあるから、ＡＮＤ回路８から出力が生じ
これが０Ｒ回路２０，２７を経てゲート２８にまで送ら
れてきていることになり、この出力がゲート２８で禁止
されてしまう。同様にＮまたはＰの状態の場合にＦの状
態となつていることからＡＮＤ回路９より生じる出力が
ゲート２８で禁止される。このように禁止したのは、Ｍ
，Ｎの状態であることは逆Ｔ字形の交差部であり、また
０，Ｐの状態であることはＬ字形の交差部であつて、こ
れらの場合には斜めの線ではないと判断して斜め方向の
平滑化を行なわないようにした方がよいと考えたからで
ある。このように原デジタルパターン信号の５×２個の
絵素の信号の相関関係の条件（第３図Ａ−Ｐ）を判別す
ることにより、斜めの線は、平滑化しないとすれば（第
１図で偶数フイールドのときもゲート２４を開きゲート
２８を閉じておけば何らの平滑化も行なわれない）第６
図Ｂのようになるところを第６図Ｃのように平滑化され
、平滑化しないとすれば第４図Ｂのような漢字パターン
は平滑化されて第４図Ｃのようになる。
たときは禁止がかけられゲート２８が閉じられる。Ｍま
たＯの状態になつているとすると同時にＥの状態になつ
ていることでもあるから、ＡＮＤ回路８から出力が生じ
これが０Ｒ回路２０，２７を経てゲート２８にまで送ら
れてきていることになり、この出力がゲート２８で禁止
されてしまう。同様にＮまたはＰの状態の場合にＦの状
態となつていることからＡＮＤ回路９より生じる出力が
ゲート２８で禁止される。このように禁止したのは、Ｍ
，Ｎの状態であることは逆Ｔ字形の交差部であり、また
０，Ｐの状態であることはＬ字形の交差部であつて、こ
れらの場合には斜めの線ではないと判断して斜め方向の
平滑化を行なわないようにした方がよいと考えたからで
ある。このように原デジタルパターン信号の５×２個の
絵素の信号の相関関係の条件（第３図Ａ−Ｐ）を判別す
ることにより、斜めの線は、平滑化しないとすれば（第
１図で偶数フイールドのときもゲート２４を開きゲート
２８を閉じておけば何らの平滑化も行なわれない）第６
図Ｂのようになるところを第６図Ｃのように平滑化され
、平滑化しないとすれば第４図Ｂのような漢字パターン
は平滑化されて第４図Ｃのようになる。
この場合判別すべき条件の設定は自由であり、表示しよ
うとするパターンの性質あるいは設定者の好ましいと思
う判断にもとづいて任意に有限個設定することができる
。ＮＴＳＣテレビジヨン方式の飛越走査ではなく、コン
テイニユアス走査の場合は、新たな走査線を補間によつ
て挿入することにより縦方向にデジタルパターンを拡大
する場合に効果がある。
うとするパターンの性質あるいは設定者の好ましいと思
う判断にもとづいて任意に有限個設定することができる
。ＮＴＳＣテレビジヨン方式の飛越走査ではなく、コン
テイニユアス走査の場合は、新たな走査線を補間によつ
て挿入することにより縦方向にデジタルパターンを拡大
する場合に効果がある。
まず原デジタルパターンの２本の走査線の間に上記のよ
うにして新たな走査線を作り、その後横方向にも２倍拡
大すれば第４図Ａの原デジタルパターンは第４図Ｃのよ
うに平滑化されたうえで拡大されることになる。つまり
、この第４図の例の場合は、原デジタルパターン（第４
図Ａ）は横１５絵素、縦１６絵素で構成されているが、
これを長さで２倍（面積で４倍）に拡大しようとすると
、通常では単に縦および横方向に拡大するだけであるか
ら第４図Ｂのような相似形になるだけで、総絵素数は１
５×１６で変化ない。
うにして新たな走査線を作り、その後横方向にも２倍拡
大すれば第４図Ａの原デジタルパターンは第４図Ｃのよ
うに平滑化されたうえで拡大されることになる。つまり
、この第４図の例の場合は、原デジタルパターン（第４
図Ａ）は横１５絵素、縦１６絵素で構成されているが、
これを長さで２倍（面積で４倍）に拡大しようとすると
、通常では単に縦および横方向に拡大するだけであるか
ら第４図Ｂのような相似形になるだけで、総絵素数は１
５×１６で変化ない。
これが第４図Ｃのようになる訳であるから、総絵素数は
１５Ｘ１６×２２となつており、もとの絵素数に新たに
（２２−１）×１５×１６の絵素が加えられたことにな
る。より一般的に表現するならば、新たな（Ｐ２−１）
倍の絵素を作ることができる、と言える。このｐは長さ
方向の情報量の拡大率と考えることができる。横方向に
ｐ倍、縦方向にｑ倍に拡大することも考慮に入れると、
さらに一般的な表現として（Ｐｑ−１）倍の情報を付加
できると言うことができる。上記の第１図の実施例はｐ
＝２としたときのものであるが、ｐ＝４とする場合は、
第１図の回路を繰り返し２回通せばよいが、第５図のよ
うに構成してもよい。この第５図では、３つの１Ｈ遅延
回路５３，５４，５５を経て原デジタルパターン信号を
ｍビツトシフトレジスタ５６，５７，５８に送ることに
より、このシフトレジスタ５６，５７，５８に、原デジ
タルパターン信号において隣接する３本の走査線上に位
置するｍ×３の絵素の信号を一時記憶させる。なおｍは
５以上の整数とする。そしてこのｍ×３の各信号を判別
回路５９に送り予め定めた各種の条件に一致しているか
を判別する。この判別結果にもとづき信号発生回路６０
，６１，６２が制御され、それぞれから着目絵素位置よ
り横方向（走査線方向）に±１／４、±１／２、±３／
４絵素分だけずれた信号が発生される。このずれた位置
のタイミングを合わせるためクロツクをｐ（−４）で分
周する分周器５２が用いられる。そして水平同期信号を
カウントするカウンタ５１の制御のもとに、最初の＃１
走査線では原デジタルパターン信号をそのまま出力し、
つぎの＃２走査線では信号発生回路６０の出力が出力さ
れ、＃３走査線では信号発生回路６１の出力が出力され
、＃４走査線では信号発生回路６２の出力が出力される
。したがつて、原デジタルパターン信号の２つの走査線
の間に３本の走査線（＃２走査線、＃３走査線、＃４走
査線）が新たに作られ、これらがもとのデジタルパター
ン信号に補間されることになる。以上、実施例について
説明したように、この発明によれば、原デジタルパター
ン信号のうち隣接するｍ＞＜ｎ個の信号（ｍは５以上の
整数、ｎは２以上の整数）の相関関係を判別してダイナ
ミツクに新たな絵素信号を加えて表示情報量を増加させ
ることができる。
１５Ｘ１６×２２となつており、もとの絵素数に新たに
（２２−１）×１５×１６の絵素が加えられたことにな
る。より一般的に表現するならば、新たな（Ｐ２−１）
倍の絵素を作ることができる、と言える。このｐは長さ
方向の情報量の拡大率と考えることができる。横方向に
ｐ倍、縦方向にｑ倍に拡大することも考慮に入れると、
さらに一般的な表現として（Ｐｑ−１）倍の情報を付加
できると言うことができる。上記の第１図の実施例はｐ
＝２としたときのものであるが、ｐ＝４とする場合は、
第１図の回路を繰り返し２回通せばよいが、第５図のよ
うに構成してもよい。この第５図では、３つの１Ｈ遅延
回路５３，５４，５５を経て原デジタルパターン信号を
ｍビツトシフトレジスタ５６，５７，５８に送ることに
より、このシフトレジスタ５６，５７，５８に、原デジ
タルパターン信号において隣接する３本の走査線上に位
置するｍ×３の絵素の信号を一時記憶させる。なおｍは
５以上の整数とする。そしてこのｍ×３の各信号を判別
回路５９に送り予め定めた各種の条件に一致しているか
を判別する。この判別結果にもとづき信号発生回路６０
，６１，６２が制御され、それぞれから着目絵素位置よ
り横方向（走査線方向）に±１／４、±１／２、±３／
４絵素分だけずれた信号が発生される。このずれた位置
のタイミングを合わせるためクロツクをｐ（−４）で分
周する分周器５２が用いられる。そして水平同期信号を
カウントするカウンタ５１の制御のもとに、最初の＃１
走査線では原デジタルパターン信号をそのまま出力し、
つぎの＃２走査線では信号発生回路６０の出力が出力さ
れ、＃３走査線では信号発生回路６１の出力が出力され
、＃４走査線では信号発生回路６２の出力が出力される
。したがつて、原デジタルパターン信号の２つの走査線
の間に３本の走査線（＃２走査線、＃３走査線、＃４走
査線）が新たに作られ、これらがもとのデジタルパター
ン信号に補間されることになる。以上、実施例について
説明したように、この発明によれば、原デジタルパター
ン信号のうち隣接するｍ＞＜ｎ個の信号（ｍは５以上の
整数、ｎは２以上の整数）の相関関係を判別してダイナ
ミツクに新たな絵素信号を加えて表示情報量を増加させ
ることができる。
この発明は、ＮＴＳＣテレビジヨン方式の飛越走査ある
いはコンテイニユアス走査など、走査方式のいかんを問
わず適用できる。また、この発明のデジタルパターン処
理装置の出力は、そのまま表示するのでなく、一旦パタ
ーンメモリに書き込むこともできることは勿論である。
いはコンテイニユアス走査など、走査方式のいかんを問
わず適用できる。また、この発明のデジタルパターン処
理装置の出力は、そのまま表示するのでなく、一旦パタ
ーンメモリに書き込むこともできることは勿論である。
第１図はこの発明の第１の実施例を示すプロツク図、第
２図はＮＴＳＣテレビジヨン方式における水平走査線上
の各絵素の位置を説明するための図、第３図Ａ−Ｐは各
信号の相関関係の各条件を示す図、第４図Ａ−Ｃは漢字
デジタルパターンを示す図、第５図は第２の実施例を示
すプロツク図、第６図Ａ−Ｃは平滑化の動作を説明する
ための図、第７図は第１の実施例の一部を変更した変形
例の要部のみを示すプロツク図である〇１，２・・・・
・・５ビツトシフトレジスタ、３・・・・・・１Ｈ遅延
用シフトレジスタ、４〜１９・・・・・・条件判別用Ａ
ＮＤ回路。
２図はＮＴＳＣテレビジヨン方式における水平走査線上
の各絵素の位置を説明するための図、第３図Ａ−Ｐは各
信号の相関関係の各条件を示す図、第４図Ａ−Ｃは漢字
デジタルパターンを示す図、第５図は第２の実施例を示
すプロツク図、第６図Ａ−Ｃは平滑化の動作を説明する
ための図、第７図は第１の実施例の一部を変更した変形
例の要部のみを示すプロツク図である〇１，２・・・・
・・５ビツトシフトレジスタ、３・・・・・・１Ｈ遅延
用シフトレジスタ、４〜１９・・・・・・条件判別用Ａ
ＮＤ回路。
Claims (1)
- １ 多数の走査線の各々において多数の絵素をドットで
表わす原デジタルパターン信号より、上記原走査線の各
々の間に位置する新走査線上に表示 すべき絵素の信号
を作成するデジタルパターン処理装置において、新たに
作成しようとする着目する１つの絵素の信号が位置して
いる新走査線に隣接する第１の原走査線上の連続する５
つの絵素の信号がそれぞれ一時記憶される５つの区分を
有す る第１の記憶回路と、上記新走査線に隣接する第
２の原走査線上において、上記第１の原走査線上の５つ
の絵素に隣接している５つの絵素の信号がそれぞれ一時
記憶される５つの区分を有する第２の記憶回路と、上記
第１、第２の記憶回路の各区 分に一時記憶された信号
が送られ、これら５×２の絵素の信号が予め設定された
第１種の条件に一致していることを判別することにより
上記着目した絵素の位置にドットを表わすべきと判定す
る第１の判別回路と、上記第１、第２の記憶回路の各
区分に一時記憶された信号が送られ、これら５×２の絵
素の信号が予め設定された第２種の条件に一致している
ことを判別することにより上記着目した絵素の位置より
半絵素分だけ遅れた位置にドットを表わすべきと判定す
る第２の判別回路と、上記第１および第２の判別回路の
それぞれの出力に応じて上記着目した絵素の位置に１つ
のドットを表わす信号および上記着目した絵素の位置よ
り半絵素分だけ遅れた位置に１つのドットを表わす信号
を発生する回路とを有してなるデジタルパターン処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50100483A JPS5916273B2 (ja) | 1975-08-18 | 1975-08-18 | デジタルパタ−ン処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50100483A JPS5916273B2 (ja) | 1975-08-18 | 1975-08-18 | デジタルパタ−ン処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5224045A JPS5224045A (en) | 1977-02-23 |
| JPS5916273B2 true JPS5916273B2 (ja) | 1984-04-14 |
Family
ID=14275162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50100483A Expired JPS5916273B2 (ja) | 1975-08-18 | 1975-08-18 | デジタルパタ−ン処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916273B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62192979U (ja) * | 1986-05-30 | 1987-12-08 | ||
| JPS63247177A (ja) * | 1987-03-31 | 1988-10-13 | Mazda Motor Corp | 車両の下部車体構造 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122026A (en) * | 1978-03-15 | 1979-09-21 | Nec Corp | Pattern display system |
| JPS5556245A (en) * | 1978-10-20 | 1980-04-24 | Hitachi Ltd | Correction system for expanded character pattern |
| JPS5617391A (en) * | 1979-07-23 | 1981-02-19 | Fujitsu Ltd | Dot type indication system |
| US4484188A (en) * | 1982-04-23 | 1984-11-20 | Texas Instruments Incorporated | Graphics video resolution improvement apparatus |
| JPH0664665B2 (ja) * | 1982-08-02 | 1994-08-22 | 日本電気株式会社 | 警報の待ち受け回路 |
| JP2803779B2 (ja) * | 1987-01-12 | 1998-09-24 | アルプス電気株式会社 | 文字の発生方式 |
| JP4761830B2 (ja) * | 2005-05-17 | 2011-08-31 | 東洋製罐株式会社 | 角缶のビード成形装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120627A (en) * | 1975-04-16 | 1976-10-22 | Mitsubishi Electric Corp | Character signal correction circuit |
-
1975
- 1975-08-18 JP JP50100483A patent/JPS5916273B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120627A (en) * | 1975-04-16 | 1976-10-22 | Mitsubishi Electric Corp | Character signal correction circuit |
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|---|---|---|---|---|
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| JPS63247177A (ja) * | 1987-03-31 | 1988-10-13 | Mazda Motor Corp | 車両の下部車体構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5224045A (en) | 1977-02-23 |
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