JPS63160443A - 同期回路 - Google Patents
同期回路Info
- Publication number
- JPS63160443A JPS63160443A JP61306309A JP30630986A JPS63160443A JP S63160443 A JPS63160443 A JP S63160443A JP 61306309 A JP61306309 A JP 61306309A JP 30630986 A JP30630986 A JP 30630986A JP S63160443 A JPS63160443 A JP S63160443A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- signal
- flip
- flop
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001360 synchronised effect Effects 0.000 claims description 21
- 238000001514 detection method Methods 0.000 claims description 13
- 230000000087 stabilizing effect Effects 0.000 claims 2
- 239000003381 stabilizer Substances 0.000 claims 1
- 230000000630 rising effect Effects 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、外部から非同期で入力される入力信号を内
部クロック信号で同期を取りその入力信号を内部システ
ムの動作に合せる同期回路に関する。
部クロック信号で同期を取りその入力信号を内部システ
ムの動作に合せる同期回路に関する。
（従来の技術）
シリアル転送システム系においては、各転送ブロック毎
にその人力信号を内部クロックで同期させ、人力信号を
その内部システムの動作と合せるデータ転送方式が用い
られている。このように、非同期で人力される人力信号
を内部クロック信号で同期させる同期回路としては、第
３図に示すように２相りロック信号φ１１φ２を用いた
構成のものが知られている。
にその人力信号を内部クロックで同期させ、人力信号を
その内部システムの動作と合せるデータ転送方式が用い
られている。このように、非同期で人力される人力信号
を内部クロック信号で同期させる同期回路としては、第
３図に示すように２相りロック信号φ１１φ２を用いた
構成のものが知られている。
以下、第３図に示されている同期回路を第４図のタイミ
ングチャートを併用して説明する。
ングチャートを併用して説明する。
入力信号Ｓｉｎはインバータ目、１２、および遅延回路
１３を介してノアゲー）１４の一方の入力に供給され、
このノアゲー）１４の他方の入力には前記インバータ１
１の出力が供給される。すなわち、これらインバータ１
１．．１２、遅延回路１３、およびノアゲート１４によ
って、入力信号Ｓｉｎの立上りエツジが検出され、ノア
ゲート１４からは遅延回路１３の遅延時間相当量のパル
ス幅を有する信号Ｓ１が出力される。
１３を介してノアゲー）１４の一方の入力に供給され、
このノアゲー）１４の他方の入力には前記インバータ１
１の出力が供給される。すなわち、これらインバータ１
１．．１２、遅延回路１３、およびノアゲート１４によ
って、入力信号Ｓｉｎの立上りエツジが検出され、ノア
ゲート１４からは遅延回路１３の遅延時間相当量のパル
ス幅を有する信号Ｓ１が出力される。
このノアゲート１４の出力信号Ｓｔは、ノアゲート１５
１とノアゲート１５２より構成されるＲＳフリップフロ
ップ１５の一方のノアゲート１５２にセット信号として
供給される。そして、このセット信号によって“１＃レ
ベルにセットされた前記ノアゲート１５１の出力信号Ｓ
２が、Ｄフリップフロップ１Ｂ、１７の各データ入力端
子りにそれぞれ供給される。
１とノアゲート１５２より構成されるＲＳフリップフロ
ップ１５の一方のノアゲート１５２にセット信号として
供給される。そして、このセット信号によって“１＃レ
ベルにセットされた前記ノアゲート１５１の出力信号Ｓ
２が、Ｄフリップフロップ１Ｂ、１７の各データ入力端
子りにそれぞれ供給される。
ＤフリップフロップＩＧのクロック入力端子ＣＫには第
１のクロック信号φｌが供給され、またＤフリップフロ
ップ１７のクロック入力端子ＣＫには第２のクロック信
号φ２が供給される。したがって、外部から供給される
人力信号Ｓｉｎの立上りエツジのタイミングが第４図に
示すようにクロック信号φ１の後縁からクロック信号φ
２の後縁までの範囲にある時には、Ｄフリップフロップ
１７がセットされて、その反転出力端子Ｑから出力され
る信号Ｓ４が“０”レベルとなる。またこの時、Ｄフリ
ップフロップ１６の反転出力端子向からの出力信’ｆ
ｓ ａは“１“レベルのまま変化されない。
１のクロック信号φｌが供給され、またＤフリップフロ
ップ１７のクロック入力端子ＣＫには第２のクロック信
号φ２が供給される。したがって、外部から供給される
人力信号Ｓｉｎの立上りエツジのタイミングが第４図に
示すようにクロック信号φ１の後縁からクロック信号φ
２の後縁までの範囲にある時には、Ｄフリップフロップ
１７がセットされて、その反転出力端子Ｑから出力され
る信号Ｓ４が“０”レベルとなる。またこの時、Ｄフリ
ップフロップ１６の反転出力端子向からの出力信’ｆ
ｓ ａは“１“レベルのまま変化されない。
前記出力信号Ｓ３は、一方の入力に反転クロック信号φ
２が供給されているノアゲート１８の他方の人力に供給
される。このノアゲート１８からの出力信号Ｓ５は前記
ノアゲート１５１の入力にＲＳフリップフロップ１５の
リセット信号として供給されると共に、ノアゲート１９
１と１９２とから構成されるＲＳフリップフロップ１９
へもそのリセット信号として供給される。
２が供給されているノアゲート１８の他方の人力に供給
される。このノアゲート１８からの出力信号Ｓ５は前記
ノアゲート１５１の入力にＲＳフリップフロップ１５の
リセット信号として供給されると共に、ノアゲート１９
１と１９２とから構成されるＲＳフリップフロップ１９
へもそのリセット信号として供給される。
同様に前記出力信号Ｓ４は、一方の入力に反転クロック
信号φ１が供給されているノアゲート２０の他方の人力
に供給される。このノアゲート２０からの出力信号Ｓ６
は、前記ＲＳフリップフロップ１５のリセット信号とし
て前記ノアゲート１５１の入力に供給されると共に、ノ
アゲート２１１と２１２とから構成されるＲＳフリップ
フロップ２Ｉへもそのリセット信号として供給される。
信号φ１が供給されているノアゲート２０の他方の人力
に供給される。このノアゲート２０からの出力信号Ｓ６
は、前記ＲＳフリップフロップ１５のリセット信号とし
て前記ノアゲート１５１の入力に供給されると共に、ノ
アゲート２１１と２１２とから構成されるＲＳフリップ
フロップ２Ｉへもそのリセット信号として供給される。
したがって、前述のように入力信号Ｓｉｎがクロック信
号φ１の後縁からクロック信号φ２の後縁までの範囲で
立上がる場合には、クロック信号φｌのタイミングで“
１゛レベルとなるノアゲート２０の出力信号Ｓ６が前記
ＲＳフリップフロップ１５をリセットする。
号φ１の後縁からクロック信号φ２の後縁までの範囲で
立上がる場合には、クロック信号φｌのタイミングで“
１゛レベルとなるノアゲート２０の出力信号Ｓ６が前記
ＲＳフリップフロップ１５をリセットする。
前記ＲＳフリップフロップ１９のノアゲート１９１から
の出力信号Ｓ７はインバータ２２に送られ、その反転さ
れた信号Ｓ９がノアゲート２４の一方の入力に供給され
る。また、前記ＲＳフリップフロップ２１のノアゲート
２１１からの出力信号Ｓ８は、クロック信号端子ＣＫに
クロック信号φｌが供給されているＤフリップフロップ
２３のデータ入力端子りに供給される。このＤフリップ
フロップ２３の反転出力端子Ｑからの出力信号ＳｌＯは
、前記ノアゲート２４の他方の入力に供給される。
の出力信号Ｓ７はインバータ２２に送られ、その反転さ
れた信号Ｓ９がノアゲート２４の一方の入力に供給され
る。また、前記ＲＳフリップフロップ２１のノアゲート
２１１からの出力信号Ｓ８は、クロック信号端子ＣＫに
クロック信号φｌが供給されているＤフリップフロップ
２３のデータ入力端子りに供給される。このＤフリップ
フロップ２３の反転出力端子Ｑからの出力信号ＳｌＯは
、前記ノアゲート２４の他方の入力に供給される。
このノアゲート２４からの出力信号Ｓｌｌは、クロック
信号端子ＣＫにクロック信号φ２がが供給されているＤ
フリップフロップ２５のデータ入力端子りに供給される
。そして、このＤフリップフロップ２５の出力端子Ｑか
らの出力信号ＳＩ２は、−ｈ゛の入力に反転クロック信
号１丁が供給されているノアゲート２６の他方の人力に
供給されて、クロック信号φ１のタイミングで同期され
た出力信号Ｓ ＯｕＬとして出力される。
信号端子ＣＫにクロック信号φ２がが供給されているＤ
フリップフロップ２５のデータ入力端子りに供給される
。そして、このＤフリップフロップ２５の出力端子Ｑか
らの出力信号ＳＩ２は、−ｈ゛の入力に反転クロック信
号１丁が供給されているノアゲート２６の他方の人力に
供給されて、クロック信号φ１のタイミングで同期され
た出力信号Ｓ ＯｕＬとして出力される。
したがって、入力信号Ｓｉｎの立」〕リエッジのタイミ
ングがクロック信号φ１後縁からクロック信号φ２の後
縁までの範囲の時には、ＲＳフリップフロップ１５のリ
セット信号となるノアゲート２０からの出力信号ＳＢが
、ＲＳフリップフロップ２ＬＤフリップフロップ２３、
ノアゲート２４、Ｄフリップフロップ２５、およびノア
ゲート２６を介して、クロック信号φ１と同期した出力
信号Ｓ Ｏｕｔとし゛Ｃ出力されることになる。
ングがクロック信号φ１後縁からクロック信号φ２の後
縁までの範囲の時には、ＲＳフリップフロップ１５のリ
セット信号となるノアゲート２０からの出力信号ＳＢが
、ＲＳフリップフロップ２ＬＤフリップフロップ２３、
ノアゲート２４、Ｄフリップフロップ２５、およびノア
ゲート２６を介して、クロック信号φ１と同期した出力
信号Ｓ Ｏｕｔとし゛Ｃ出力されることになる。
また、人力信号Ｓｉｎの立上りエツジのタイミングがク
ロック信号φ２の後縁からクロック信号φ１の後縁まで
の範囲の時には、ノアゲート１８からの出力信号Ｓ５が
クロック信号φ２のタイミングで“１“レベルとなるの
で、この信号Ｓ５が、ＲＳフリップフロップ１９、イン
バータ２２、ノアゲート２４、Ｄフリップフロップ２５
、およびノアゲート２Ｂを介して、クロック信号φ１と
同期した信号Ｓ ＯｕＬとして出力される。
ロック信号φ２の後縁からクロック信号φ１の後縁まで
の範囲の時には、ノアゲート１８からの出力信号Ｓ５が
クロック信号φ２のタイミングで“１“レベルとなるの
で、この信号Ｓ５が、ＲＳフリップフロップ１９、イン
バータ２２、ノアゲート２４、Ｄフリップフロップ２５
、およびノアゲート２Ｂを介して、クロック信号φ１と
同期した信号Ｓ ＯｕＬとして出力される。
しかしながら、このような同期回路においては、入力信
号Ｓｉｎの位相が例えば第４図に点線で示されているよ
うに弯動すると、その・出力信号５ｏｕｔが欠けてしま
う。
号Ｓｉｎの位相が例えば第４図に点線で示されているよ
うに弯動すると、その・出力信号５ｏｕｔが欠けてしま
う。
これは、ＲＳフリップフロップ１５のセット信号すなわ
ちノアゲート１４からの出力信号Ｓｌが、このＲＳフリ
ップフロップＩ５のリセット信号（この場合には、ノア
ゲート２０からの出力信号ＳＢ）内に完全に含まれセッ
ト信号が無視されてしまうことによって発生されるもの
である。
ちノアゲート１４からの出力信号Ｓｌが、このＲＳフリ
ップフロップＩ５のリセット信号（この場合には、ノア
ゲート２０からの出力信号ＳＢ）内に完全に含まれセッ
ト信号が無視されてしまうことによって発生されるもの
である。
この場合、セット信号すなわち信号Ｓｔの後縁が、リセ
ット信号すなわち信号Ｓ８の後縁よりも少しでも後にあ
れば、リセット信号が“０″レベルになった時点で前記
ＲＳフリップフロップ１５がセットされるので、上記の
ような不具合を防ぐことができる。つまり、入力信号Ｓ
Ｉｎの位相変動許容量は、ノアゲート１４から出力され
る信号Ｓ１のパルス幅すなわち遅延回路１３の遅延時間
に対応した値となる。
ット信号すなわち信号Ｓ８の後縁よりも少しでも後にあ
れば、リセット信号が“０″レベルになった時点で前記
ＲＳフリップフロップ１５がセットされるので、上記の
ような不具合を防ぐことができる。つまり、入力信号Ｓ
Ｉｎの位相変動許容量は、ノアゲート１４から出力され
る信号Ｓ１のパルス幅すなわち遅延回路１３の遅延時間
に対応した値となる。
また、逆に遅延回路１３の遅延時間が大き過ぎると、単
一の入力信号Ｓｉｎに対して複数の出力信号Ｓ Ｏｕｔ
を発生する場合がある。これは、ＲＳフリップフロップ
１５のセット信号となる信号Ｓ１がリセット信号となる
信号Ｓ６の立下り後においても″１′″レベルに保持さ
れている場合に、ＲＳフリップフロップ１５が一旦リセ
ットされた後にも再び同じ信号Ｓ１によってセットされ
てしまうことにより起こるものである。
一の入力信号Ｓｉｎに対して複数の出力信号Ｓ Ｏｕｔ
を発生する場合がある。これは、ＲＳフリップフロップ
１５のセット信号となる信号Ｓ１がリセット信号となる
信号Ｓ６の立下り後においても″１′″レベルに保持さ
れている場合に、ＲＳフリップフロップ１５が一旦リセ
ットされた後にも再び同じ信号Ｓ１によってセットされ
てしまうことにより起こるものである。
したがって、遅延回路１３の遅延時間は、このように単
一の人力信号Ｓｉｎに対して罐数の出力信号Ｓ Ｏｕｔ
か出力されない範囲で最も大きな値に設定すればよい。
一の人力信号Ｓｉｎに対して罐数の出力信号Ｓ Ｏｕｔ
か出力されない範囲で最も大きな値に設定すればよい。
しかしながら、遅延回路１３を通常のように例えば抵抗
とキャパシタから成るＣＲ時定数回路や、トランジスタ
によるインバータ回路の縦続接続で構成する場合には、
その素子の製造バラツキや、温度依存性等の問題から、
所望の遅延時間を正確に得ることは非常に困難である。
とキャパシタから成るＣＲ時定数回路や、トランジスタ
によるインバータ回路の縦続接続で構成する場合には、
その素子の製造バラツキや、温度依存性等の問題から、
所望の遅延時間を正確に得ることは非常に困難である。
したがって、遅延時間のバラツキを考慮して前記遅延回
路１３の遅延時間を設定しなければならないため、充分
な位相変動許容量を得るのは難しい。また、遅延時間の
バラツキに対処するために遅延回路１３の遅延時間を補
償する補償回路を備えた場合には、この補償回路が必要
とする索子面積が大きいため、ＬＳＩチップ内部への形
成に不適切なものとなる。
路１３の遅延時間を設定しなければならないため、充分
な位相変動許容量を得るのは難しい。また、遅延時間の
バラツキに対処するために遅延回路１３の遅延時間を補
償する補償回路を備えた場合には、この補償回路が必要
とする索子面積が大きいため、ＬＳＩチップ内部への形
成に不適切なものとなる。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもので、従来
の同期回路ではその素子面積を大きくしないと入力信号
の位相変動許容量を大きく設定できなかった点を改善し
、僅かな面積でしかも充分な位相変動許容量を得ること
ができる同期回路を提供することを目的とする。
の同期回路ではその素子面積を大きくしないと入力信号
の位相変動許容量を大きく設定できなかった点を改善し
、僅かな面積でしかも充分な位相変動許容量を得ること
ができる同期回路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明に係る同期回路にあっては、外部から供給され
る入力信号を検出する検出手段と、この検出手段から出
力される検出データに基づいて一方の安定状態にセット
される第１の２安定回路と、それぞれ位相の異なる第１
および第２の内部クロックに同期して前記第１の２安定
回路の出力を各々ラッチする第１および第２のラッチ手
段とを備え、この第１および第２のラッチ手段の内ラッ
チ動作の行われたラッチ手段の出力に基づいて前記第１
の２安定回路を他方の安定状態にセットする同期回路に
おいて、前記検出手段から出力される検出データに基づ
いて一方の安定状態にセットされる第２の２安定回路と
、前記第１または第２のクロックに同期して前記第２の
２安定回路の出力をラッチする第３のラッチ手段と、前
記第１または第２のクロックに同期して前記第１の２安
定ｄ路の出力をラッチする第４のラッチ手段と、ゲート
手段とを具備し、このゲート手段は、前記第４のラッチ
手段が前記第１の２安定回路の一方の安定状態をラッチ
した状態、または前記第１または第２のクロックが発生
状態の期間には前記第３のラッチ手段の出力が前記第１
の２安定回路に供給されることを禁止し、前記第４のラ
ッチ手段が前記第１の２安定回路の他方の安定状態をラ
ッチした状態でしかも前記第１および第２のクロックが
非発生状態の期間に前記第３のラッチ手段の出力が前記
第１の２安定回路に供給されることを許可することを特
徴とするものである。
る入力信号を検出する検出手段と、この検出手段から出
力される検出データに基づいて一方の安定状態にセット
される第１の２安定回路と、それぞれ位相の異なる第１
および第２の内部クロックに同期して前記第１の２安定
回路の出力を各々ラッチする第１および第２のラッチ手
段とを備え、この第１および第２のラッチ手段の内ラッ
チ動作の行われたラッチ手段の出力に基づいて前記第１
の２安定回路を他方の安定状態にセットする同期回路に
おいて、前記検出手段から出力される検出データに基づ
いて一方の安定状態にセットされる第２の２安定回路と
、前記第１または第２のクロックに同期して前記第２の
２安定回路の出力をラッチする第３のラッチ手段と、前
記第１または第２のクロックに同期して前記第１の２安
定ｄ路の出力をラッチする第４のラッチ手段と、ゲート
手段とを具備し、このゲート手段は、前記第４のラッチ
手段が前記第１の２安定回路の一方の安定状態をラッチ
した状態、または前記第１または第２のクロックが発生
状態の期間には前記第３のラッチ手段の出力が前記第１
の２安定回路に供給されることを禁止し、前記第４のラ
ッチ手段が前記第１の２安定回路の他方の安定状態をラ
ッチした状態でしかも前記第１および第２のクロックが
非発生状態の期間に前記第３のラッチ手段の出力が前記
第１の２安定回路に供給されることを許可することを特
徴とするものである。
（作用）
このような構成の同期回路にあっては、前記第１の２安
定回路を一方の安定状態にセットする信号と、前記第１
の２安定回路を他方の安定状態にセットする信号との重
複を効果的に防止できると共に、前記第１の２安定回路
をセットする信号のパルス幅を前記第１のクロックと第
２のクロックとによって定めていることにより、そのパ
ルス幅が温度等の影響で変動することがないので、大き
な位相変動許容量を安定して得ることが可能となる。
定回路を一方の安定状態にセットする信号と、前記第１
の２安定回路を他方の安定状態にセットする信号との重
複を効果的に防止できると共に、前記第１の２安定回路
をセットする信号のパルス幅を前記第１のクロックと第
２のクロックとによって定めていることにより、そのパ
ルス幅が温度等の影響で変動することがないので、大き
な位相変動許容量を安定して得ることが可能となる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る同期回路を示すもの
で、この同期回路にあっては、従来直接結合されていた
ノアゲート１４とＲＳフリップフロップ１５のノアゲー
ト１５２との間に、オアゲート３０、Ｄフリップフロッ
プ３１、オアゲー）３２、ＲＳフリップフロップ３３、
Ｄフリップフロップ３４、およびノアゲート３５を設け
、これらによってＲＳフリップフロップ１５へのセット
信号の転送を制御するようにしたも〜、のである。また
、他の構成部分については第３図に示したものと同一で
あるので、その部分には同一の符号を付してその詳細な
説明は省略する。
で、この同期回路にあっては、従来直接結合されていた
ノアゲート１４とＲＳフリップフロップ１５のノアゲー
ト１５２との間に、オアゲート３０、Ｄフリップフロッ
プ３１、オアゲー）３２、ＲＳフリップフロップ３３、
Ｄフリップフロップ３４、およびノアゲート３５を設け
、これらによってＲＳフリップフロップ１５へのセット
信号の転送を制御するようにしたも〜、のである。また
、他の構成部分については第３図に示したものと同一で
あるので、その部分には同一の符号を付してその詳細な
説明は省略する。
クロック信号φ１、φ２がそれぞれ人力信号として供給
されるオアゲート３０の出力信号８１８は、Ｄフリップ
フロップ３１．３４の各クロック入力端子ＣＫに供給さ
れると共に、オアゲート３２の一方の入力に供給される
。前記Ｄフリップフロップ３１のデータ入力端子りには
ＲＳフリップフロップ１５のノアゲート１５１からの出
力信号Ｓ２が供給され、このＤフリップフロップ３１の
出力端子Ｑからは信号Ｓ１４が前記オアゲート３２の他
方の入力に供給される。そして、このオアゲート３２の
出力信号５１５は、ノアゲート３５の一方の入力に供給
される。
されるオアゲート３０の出力信号８１８は、Ｄフリップ
フロップ３１．３４の各クロック入力端子ＣＫに供給さ
れると共に、オアゲート３２の一方の入力に供給される
。前記Ｄフリップフロップ３１のデータ入力端子りには
ＲＳフリップフロップ１５のノアゲート１５１からの出
力信号Ｓ２が供給され、このＤフリップフロップ３１の
出力端子Ｑからは信号Ｓ１４が前記オアゲート３２の他
方の入力に供給される。そして、このオアゲート３２の
出力信号５１５は、ノアゲート３５の一方の入力に供給
される。
ノアゲート３３１とノアゲート３３２で構成される前記
ＲＳフリップフロップ３３の一方のノアゲート３３１の
一方の人力には前記ノアゲー）１４からの信号Ｓｌがセ
ット信号として供給され、他方のノアゲート３３２から
は信号Ｓ１６が出力される。
ＲＳフリップフロップ３３の一方のノアゲート３３１の
一方の人力には前記ノアゲー）１４からの信号Ｓｌがセ
ット信号として供給され、他方のノアゲート３３２から
は信号Ｓ１６が出力される。
この信号Ｓ１Ｂは前記Ｄフリップフロップ３４のデータ
入力端子りに供給され、その反転出力端子Ｑからノアゲ
ート３５の他方の人力に信号Ｓ１７が供給される。この
ノアゲート３５から出力される信号５１８は、前記ノア
ゲート３３２の一方の入力、および前記ノアゲート！５
２の一方の入力にそれぞれ供給される。
入力端子りに供給され、その反転出力端子Ｑからノアゲ
ート３５の他方の人力に信号Ｓ１７が供給される。この
ノアゲート３５から出力される信号５１８は、前記ノア
ゲート３３２の一方の入力、および前記ノアゲート！５
２の一方の入力にそれぞれ供給される。
次に、第２図のタイミングチャートを併用してこの同期
回路の動作を説明する。
回路の動作を説明する。
まず、入力信号Ｓｉｎが無＜ＲＳフリップフロップ１５
がリセットされている状態、すなわちノアゲ−ト１５１
の出力信号Ｓ２が“０２レベルの場合には、Ｄフリップ
フロップ３■の出力端子Ｑからの信号Ｓ１４が“０”レ
ベルとなるため、オアゲート３２からノアゲート３５の
一方の入力に送られる出力信号Ｓ１５は、信号５１８つ
まりクロック信号φｌとφ２の論理和となる。
がリセットされている状態、すなわちノアゲ−ト１５１
の出力信号Ｓ２が“０２レベルの場合には、Ｄフリップ
フロップ３■の出力端子Ｑからの信号Ｓ１４が“０”レ
ベルとなるため、オアゲート３２からノアゲート３５の
一方の入力に送られる出力信号Ｓ１５は、信号５１８つ
まりクロック信号φｌとφ２の論理和となる。
この状態で、入力信号Ｓｉｎが入力されると、インバー
タ１１．１２、遅延回路１３、およびノアゲート１４に
より人力信号Ｓｉｎの立上りエツジが検出されて、ノア
ゲート１４から出力される遅延回路１３の遅延時間相当
量のパルス幅の信号Ｓｌによって、ＲＳフリップフロッ
プ３３がセットされる。そして、Ｄフリップフロップ３
４の出力信号Ｓ１７がクロック信号φ１またはφ２の立
上りエツジのタイミング（図においては、φ２の立上り
エツジのタイミング）で“０”レベルになると、クロッ
ク信号φｌとφ２が共に“０“レベルとなるタイミング
でノアゲート３５の出力すなわち信号ＳＩ８が“１ルベ
ルとなり、ＲＳフリップフロップ１５がセットされる。
タ１１．１２、遅延回路１３、およびノアゲート１４に
より人力信号Ｓｉｎの立上りエツジが検出されて、ノア
ゲート１４から出力される遅延回路１３の遅延時間相当
量のパルス幅の信号Ｓｌによって、ＲＳフリップフロッ
プ３３がセットされる。そして、Ｄフリップフロップ３
４の出力信号Ｓ１７がクロック信号φ１またはφ２の立
上りエツジのタイミング（図においては、φ２の立上り
エツジのタイミング）で“０”レベルになると、クロッ
ク信号φｌとφ２が共に“０“レベルとなるタイミング
でノアゲート３５の出力すなわち信号ＳＩ８が“１ルベ
ルとなり、ＲＳフリップフロップ１５がセットされる。
また同時に、ＲＳフリップフロップ３３はリセットされ
、次の入力信号Ｓｉｎの検出データの受入れが可能とな
る。
、次の入力信号Ｓｉｎの検出データの受入れが可能とな
る。
このことは、前述したようにリセット信号がＲＳフリッ
プフロップ１５に供給されるのはクロック信号φ１また
はφ２のタイミングであることから、そのリセット信号
の立下り時に入力信号Ｓｌｎの検出データをＲＳフリッ
プフロップ１５に転送することを意味している。
プフロップ１５に供給されるのはクロック信号φ１また
はφ２のタイミングであることから、そのリセット信号
の立下り時に入力信号Ｓｌｎの検出データをＲＳフリッ
プフロップ１５に転送することを意味している。
また、ＲＳフリップフロップ１５がセットされている状
態、すなわちノアゲート１５１の出力信号Ｓ２が５１ｍ
レベルの場合には、Ｄフリップフロップ３１の出力端子
Ｑからの信号Ｓ１４はクロック信号φｌまたはφ２の立
１−りのタイミングで“１ルベルとなるため、オアゲー
ト３２からノアゲート３５の一方の入力に送られる出力
信号Ｓ１５は“１”レベルとなり、ノアゲート３５の出
力信号Ｓ１８は“０”レベルにされる。
態、すなわちノアゲート１５１の出力信号Ｓ２が５１ｍ
レベルの場合には、Ｄフリップフロップ３１の出力端子
Ｑからの信号Ｓ１４はクロック信号φｌまたはφ２の立
１−りのタイミングで“１ルベルとなるため、オアゲー
ト３２からノアゲート３５の一方の入力に送られる出力
信号Ｓ１５は“１”レベルとなり、ノアゲート３５の出
力信号Ｓ１８は“０”レベルにされる。
すなわち、ＲＳフリップフロップ１５がセットされてい
る状態の時には、ＲＳフリップフロップ１５がリセット
されるまで入力信号Ｓｌｎの検出データの転送は禁止さ
れる。
る状態の時には、ＲＳフリップフロップ１５がリセット
されるまで入力信号Ｓｌｎの検出データの転送は禁止さ
れる。
このように、ＲＳフリップフロップ１５のセットまたは
リセットの状態に応じて、入力信号Ｓｉｎの立上りエツ
ジの検出データを前記ＲＳフリップフロップ１５に転送
するかどうかが決定されるので、従来に比し充分に大き
な位相変動許容量を得ることが可能となる。
リセットの状態に応じて、入力信号Ｓｉｎの立上りエツ
ジの検出データを前記ＲＳフリップフロップ１５に転送
するかどうかが決定されるので、従来に比し充分に大き
な位相変動許容量を得ることが可能となる。
また、前述のようにこの入力信号Ｓｉｎの位相変動許容
量を決定することになるＲＳフリップフロップ■５への
セット信号のパルス幅は、従来では遅延回路Ｉ３の遅延
時間により定められたが、本発明にあっては内部クロッ
ク信号φ１とφ２とによって定められるので、非常に安
定した入力信号の位相変動許容量を得ることができる。
量を決定することになるＲＳフリップフロップ■５への
セット信号のパルス幅は、従来では遅延回路Ｉ３の遅延
時間により定められたが、本発明にあっては内部クロッ
ク信号φ１とφ２とによって定められるので、非常に安
定した入力信号の位相変動許容量を得ることができる。
また、遅延回路１３はＲＳフリップフロップ３３をトリ
ガするだけなので、比較的大きな索子面積を必要とする
キャパシタを使用しなくともその遅延時間は例えばイン
バータによる遅延時間で充分となるので、この遅延回路
（３を形成するための素子面積は少なくて済む。また、
温度等の影響で遅延回路１３の遅延時間が変動しても、
この変動が他の動作に影響を与えるとはなくなる。
ガするだけなので、比較的大きな索子面積を必要とする
キャパシタを使用しなくともその遅延時間は例えばイン
バータによる遅延時間で充分となるので、この遅延回路
（３を形成するための素子面積は少なくて済む。また、
温度等の影響で遅延回路１３の遅延時間が変動しても、
この変動が他の動作に影響を与えるとはなくなる。
［発明の効果］
以りのようにこの発明によれば、僅かな面積でしかも充
分な位相変動許容量を得ることができ、ＬＳＩチップ内
部への形成に適した同期回路が得られるようになる。
分な位相変動許容量を得ることができ、ＬＳＩチップ内
部への形成に適した同期回路が得られるようになる。
第１図はこの発明の一実施例に係る同期回路を説明する
回路構成図、第２図は第１図に示した同期回路の動作を
説明するタイミングチャート、第３図は従来の同期回路
を説明する回路構成図、第４図は第３図に示した同期回
路の動作を説明するタイミングチャートである。 φｌ、φ２・・・内部クロック信号、１１．１２．２２
・・・インバータ、１３・・・遅延回路、１４．１８．
２Ｇ、 ２４．２８゜３５・・・ノアゲート、１５．１
９．２１．３３・・・ＲＳフリップフロップ、１Ｂ、
１７．２３．２５．３１．３４・・・Ｄフリップフロッ
プ、３０．３２・・・オアゲート。
回路構成図、第２図は第１図に示した同期回路の動作を
説明するタイミングチャート、第３図は従来の同期回路
を説明する回路構成図、第４図は第３図に示した同期回
路の動作を説明するタイミングチャートである。 φｌ、φ２・・・内部クロック信号、１１．１２．２２
・・・インバータ、１３・・・遅延回路、１４．１８．
２Ｇ、 ２４．２８゜３５・・・ノアゲート、１５．１
９．２１．３３・・・ＲＳフリップフロップ、１Ｂ、
１７．２３．２５．３１．３４・・・Ｄフリップフロッ
プ、３０．３２・・・オアゲート。
Claims (1)
- （１）外部から供給される入力信号を検出する検出手段
と、この検出手段から出力される検出データに基づいて
一方の安定状態にセットされる第１の２安定回路と、そ
れぞれ位相の異なる第１および第２の内部クロックに同
期して前記第１の２安定回路の出力を各々ラッチする第
１および第２のラッチ手段とを備え、この第１および第
２のラッチ手段の内ラッチ動作の行われたラッチ手段の
出力に基づいて前記第１の２安定回路を他方の安定状態
にセットする同期回路において、 前記検出手段から出力される検出データに基づいて一方
の安定状態にセットされる第２の２安定回路と、 前記第１または第２のクロックに同期して前記第２の２
安定回路の出力をラッチする第３のラッチ手段と、 前記第１または第２のクロックに同期して前記第１の２
安定回路の出力をラッチする第４のラッチ手段と、 ゲート手段とを具備し、このゲート手段は、前記第４の
ラッチ手段が前記第１の２安定回路の一方の安定状態を
ラッチした状態、または前記第１または第２のクロック
が発生状態の期間には前記第３のラッチ手段の出力が前
記第１の２安定回路に供給されることを禁止し、前記第
４のラッチ手段が前記第１の２安定回路の他方の安定状
態をラッチした状態でしかも前記第１および第２のクロ
ックが非発生状態の期間に前記第３のラッチ手段の出力
が前記第１の２安定回路に供給されることを許可するこ
とを特徴とする同期回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61306309A JPH0611132B2 (ja) | 1986-12-24 | 1986-12-24 | 同期回路 |
| US07/133,622 US4797574A (en) | 1986-12-24 | 1987-12-16 | Synchronizing circuit |
| DE8787118866T DE3774407D1 (de) | 1986-12-24 | 1987-12-18 | Synchronisationsschaltung. |
| EP87118866A EP0272653B1 (en) | 1986-12-24 | 1987-12-18 | Synchronizing circuit |
| KR1019870014839A KR910002043B1 (ko) | 1986-12-24 | 1987-12-23 | 동기회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61306309A JPH0611132B2 (ja) | 1986-12-24 | 1986-12-24 | 同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63160443A true JPS63160443A (ja) | 1988-07-04 |
| JPH0611132B2 JPH0611132B2 (ja) | 1994-02-09 |
Family
ID=17955554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61306309A Expired - Lifetime JPH0611132B2 (ja) | 1986-12-24 | 1986-12-24 | 同期回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4797574A (ja) |
| EP (1) | EP0272653B1 (ja) |
| JP (1) | JPH0611132B2 (ja) |
| KR (1) | KR910002043B1 (ja) |
| DE (1) | DE3774407D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198313A (ja) * | 1987-10-09 | 1989-04-17 | Nec Corp | 同期化回路 |
| US4975911A (en) * | 1989-06-22 | 1990-12-04 | Ag Communication Systems Corporation | Interface circuit for data transmission between a microprocessor system and a time-division-multiplexed system |
| US5117314A (en) * | 1989-06-27 | 1992-05-26 | Western Digital Corporation | Disk drive pulse detection method and circuit |
| JP2611034B2 (ja) * | 1990-07-10 | 1997-05-21 | 三菱電機株式会社 | 遅延回路 |
| JP2923929B2 (ja) * | 1990-09-14 | 1999-07-26 | 安藤電気株式会社 | 非同期信号のスタート一致回路 |
| US5155393A (en) * | 1991-09-06 | 1992-10-13 | Atmel Corporation | Clock selection for storage elements of integrated circuits |
| JP2744724B2 (ja) * | 1991-10-03 | 1998-04-28 | シャープ株式会社 | データフロー型システムにおけるパケット収集回路 |
| US5434804A (en) * | 1993-12-29 | 1995-07-18 | Intel Corporation | Method and apparatus for synchronizing a JTAG test control signal to an on-chip clock signal |
| SE9501176L (sv) * | 1995-03-31 | 1996-05-13 | Ericsson Telefon Ab L M | Anordning och förfarande för att inbördes synkronisera applikationsspecifika integrerade kretsar (ASIC) |
| US5598112A (en) * | 1995-05-26 | 1997-01-28 | National Semiconductor Corporation | Circuit for generating a demand-based gated clock |
| KR100253592B1 (ko) * | 1997-06-30 | 2000-04-15 | 김영환 | 클럭동기 래치회로 |
| US6265904B1 (en) * | 1998-10-02 | 2001-07-24 | Vlsi Technology Inc. | Digital phase shift amplification and detection system and method |
| JP4794059B2 (ja) * | 2001-03-09 | 2011-10-12 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US8183982B2 (en) | 2007-08-14 | 2012-05-22 | Infineon Technologies Ag | System including reply signal that at least partially overlaps request |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3755747A (en) * | 1972-09-25 | 1973-08-28 | Gen Motors Corp | Circuit for producing an output signal pulse of a width equal to the period between separated input signal pulse pairs |
| US3942124A (en) * | 1973-12-26 | 1976-03-02 | Tarczy Hornoch Zoltan | Pulse synchronizing apparatus and method |
| US4277754A (en) * | 1979-10-23 | 1981-07-07 | Matsushita Electric Industrial Co., Ltd. | Digital frequency-phase comparator |
| US4317053A (en) * | 1979-12-05 | 1982-02-23 | Motorola, Inc. | High speed synchronization circuit |
| DE3106183A1 (de) * | 1981-02-19 | 1982-09-02 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zur fehlerfreien synchronisation asynchroner impulse |
| US4380736A (en) * | 1981-05-04 | 1983-04-19 | Motorola, Inc. | Peripheral interface adapter circuit for counter synchronization |
| US4400664A (en) * | 1981-05-26 | 1983-08-23 | Motorola, Inc. | Digital phase detector |
-
1986
- 1986-12-24 JP JP61306309A patent/JPH0611132B2/ja not_active Expired - Lifetime
-
1987
- 1987-12-16 US US07/133,622 patent/US4797574A/en not_active Expired - Lifetime
- 1987-12-18 DE DE8787118866T patent/DE3774407D1/de not_active Expired - Lifetime
- 1987-12-18 EP EP87118866A patent/EP0272653B1/en not_active Expired - Lifetime
- 1987-12-23 KR KR1019870014839A patent/KR910002043B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910002043B1 (ko) | 1991-03-30 |
| KR880008563A (ko) | 1988-08-31 |
| US4797574A (en) | 1989-01-10 |
| JPH0611132B2 (ja) | 1994-02-09 |
| EP0272653A3 (en) | 1989-03-08 |
| DE3774407D1 (de) | 1991-12-12 |
| EP0272653B1 (en) | 1991-11-06 |
| EP0272653A2 (en) | 1988-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63160443A (ja) | 同期回路 | |
| JPS63214017A (ja) | フリツプフロツプ回路用クロツク制御回路 | |
| JPH0311689B2 (ja) | ||
| US4341950A (en) | Method and circuitry for synchronizing the read and update functions of a timer/counter circuit | |
| JP2619448B2 (ja) | ディジタル式位相比較回路 | |
| JPS6339209A (ja) | 同期回路 | |
| JPH01268309A (ja) | 二相クロツクジエネレータ | |
| JPS597973B2 (ja) | デ−タ処理装置 | |
| JPH0645880A (ja) | ディレイ型フリップフロップ回路 | |
| JP2708061B2 (ja) | 同期回路装置 | |
| JPS58215818A (ja) | 論理回路 | |
| JPS63193608A (ja) | 位相差検出回路 | |
| JPH01154625A (ja) | Ｐｌｌ同期検出回路 | |
| JPS5923136B2 (ja) | カウンタ回路 | |
| JP2575221B2 (ja) | Ｐｌｌ回路 | |
| JPS60125011A (ja) | マスタ−スレ−ブ型フリップフロップ回路 | |
| JP2756116B2 (ja) | データ弁別回路 | |
| JPH0423637A (ja) | データ受信装置 | |
| JPH0381676A (ja) | テストモード設定回路装置 | |
| JPS5967730A (ja) | Ｐｌｌ回路 | |
| JPH04363914A (ja) | 同期クロック発生回路 | |
| JPH04337924A (ja) | 同期検出回路 | |
| JPH0191519A (ja) | クロック発生装置 | |
| JPH04304014A (ja) | フリップフロップ回路 | |
| JPH02256321A (ja) | 非同期式カウンター |