JPH0645880A - ディレイ型フリップフロップ回路 - Google Patents
ディレイ型フリップフロップ回路Info
- Publication number
- JPH0645880A JPH0645880A JP4195762A JP19576292A JPH0645880A JP H0645880 A JPH0645880 A JP H0645880A JP 4195762 A JP4195762 A JP 4195762A JP 19576292 A JP19576292 A JP 19576292A JP H0645880 A JPH0645880 A JP H0645880A
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- Japan
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- signal
- clock
- data
- circuit
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Abstract
(57)【要約】 （修正有）
【目的】データ入力信号とクロック入力信号との時間差
により発生するメタステーブル状態を防止する。 【構成】データ入力信号Ｄ１の変化を検知してデータ検
出信号Ｅ１を出力するデータエッヂ検出回路１と、クロ
ック入力信号ＣＫ１のトリガのエッヂを検出してクロッ
ク検出信号Ｅ２を出力するクロックエッヂ検出回路２
と、データ検出信号Ｅ１およびクロック検出信号Ｅ２の
ＡＮＤ出力信号Ａ１でトリガされる単安定マルチバイブ
レータ７ｒ４のパルス出力信号Ｅ３と、クロック検出信
号Ｅ２を入力する単安定マルチバイブレータ７ｆ５のパ
ルス出力信号Ｅ４とのＡＮＤ出力信号Ａ２、およびデー
タ入力信号Ｄ１の遅延データ信号Ｄ２のＯＲ出力信号Ｄ
３を出力する信号制御回路３と、データ端にＯＲ出力信
号Ｄ３を入力しクロック端にクロック入力信号ＣＫ１の
遅延クロック信号ＣＫ２を入力して遅延データ出力信号
Ｄ４を出力するフリップフロップ４とを有している。
により発生するメタステーブル状態を防止する。 【構成】データ入力信号Ｄ１の変化を検知してデータ検
出信号Ｅ１を出力するデータエッヂ検出回路１と、クロ
ック入力信号ＣＫ１のトリガのエッヂを検出してクロッ
ク検出信号Ｅ２を出力するクロックエッヂ検出回路２
と、データ検出信号Ｅ１およびクロック検出信号Ｅ２の
ＡＮＤ出力信号Ａ１でトリガされる単安定マルチバイブ
レータ７ｒ４のパルス出力信号Ｅ３と、クロック検出信
号Ｅ２を入力する単安定マルチバイブレータ７ｆ５のパ
ルス出力信号Ｅ４とのＡＮＤ出力信号Ａ２、およびデー
タ入力信号Ｄ１の遅延データ信号Ｄ２のＯＲ出力信号Ｄ
３を出力する信号制御回路３と、データ端にＯＲ出力信
号Ｄ３を入力しクロック端にクロック入力信号ＣＫ１の
遅延クロック信号ＣＫ２を入力して遅延データ出力信号
Ｄ４を出力するフリップフロップ４とを有している。
Description
【０００１】
【産業上の利用分野】本発明はディレイ型フリップフロ
ップ回路に関する。
ップ回路に関する。
【０００２】
【従来の技術】ディレイ型フリップフロップ回路は、デ
ータを記憶する複数の記憶素子によって構成される。そ
して一般に、クロック入力信号とデータ入力信号のタイ
ミングによって発生する状態、すなわち通常の伝達遅延
時間よりも長い間安定せずに”Ｈ”レベルと”Ｌ”レベ
ルの間を揺らぐ状態（以下この状態をメタステーブル状
態と称する）を防止する機能を有する。
ータを記憶する複数の記憶素子によって構成される。そ
して一般に、クロック入力信号とデータ入力信号のタイ
ミングによって発生する状態、すなわち通常の伝達遅延
時間よりも長い間安定せずに”Ｈ”レベルと”Ｌ”レベ
ルの間を揺らぐ状態（以下この状態をメタステーブル状
態と称する）を防止する機能を有する。
【０００３】図３は従来のディレイ型フリップフロップ
回路の一例の回路図である。フリップフロップ４の一部
を構成するラッチ回路４ａは、節点Ｎ１，インバータＩ
Ｎａ，節点Ｎ２，トランスファーゲートＴＧｂとを環状
に接続し、入力のトランスファーゲートＴＧａの出力部
は節点Ｎ１に接続されて構成される。ラッチ回路４ｂも
同様である。
回路の一例の回路図である。フリップフロップ４の一部
を構成するラッチ回路４ａは、節点Ｎ１，インバータＩ
Ｎａ，節点Ｎ２，トランスファーゲートＴＧｂとを環状
に接続し、入力のトランスファーゲートＴＧａの出力部
は節点Ｎ１に接続されて構成される。ラッチ回路４ｂも
同様である。
【０００４】ここでクロック入力信号ＣＫ１が”Ｌ”レ
ベルの場合は、トランスファーゲートＴＧａはオン状態
であり、トランスファーゲートＴＧｂはオフ状態とな
る。
ベルの場合は、トランスファーゲートＴＧａはオン状態
であり、トランスファーゲートＴＧｂはオフ状態とな
る。
【０００５】逆にクロック入力信号ＣＫ１が”Ｈ”レベ
ルの場合は、トランスファーゲート，ＴＧａはオフ状態
であり、トランスファーゲートＴＧｂはオン状態とな
る。
ルの場合は、トランスファーゲート，ＴＧａはオフ状態
であり、トランスファーゲートＴＧｂはオン状態とな
る。
【０００６】ラッチ回路４ａのデータ保持状態は、クロ
ック入力信号ＣＫ１が”Ｈ”レベルに変化することで、
トランスファーゲートＴＧａがオフしデータ入力信号Ｄ
１をさえぎり、トランスファーゲートＴＧｂがオンし、
インバータＩＮａからＩＮｂのデータ信号が正帰還して
データ保持を行っている。
ック入力信号ＣＫ１が”Ｈ”レベルに変化することで、
トランスファーゲートＴＧａがオフしデータ入力信号Ｄ
１をさえぎり、トランスファーゲートＴＧｂがオンし、
インバータＩＮａからＩＮｂのデータ信号が正帰還して
データ保持を行っている。
【０００７】そこで、クロック入力信号ＣＫ１が変化し
ラッチ回路４ａ内のデータがインバータＩＮｂからＩＮ
ａに帰還入力されて記憶の状態が安定する迄は、データ
入力信号Ｄ１が変化する事を禁止している。
ラッチ回路４ａ内のデータがインバータＩＮｂからＩＮ
ａに帰還入力されて記憶の状態が安定する迄は、データ
入力信号Ｄ１が変化する事を禁止している。
【０００８】
【発明が解決しようとする課題】上述した従来のディレ
イ型フリップフロップ回路においては、クロック入力信
号が変化し前段のラッチ回路内のデータがインバータを
介して帰還入力され記憶の状態が安定する迄は、データ
入力信号が変化する事を禁止されている。
イ型フリップフロップ回路においては、クロック入力信
号が変化し前段のラッチ回路内のデータがインバータを
介して帰還入力され記憶の状態が安定する迄は、データ
入力信号が変化する事を禁止されている。
【０００９】しかし、クロック信号に対するデータ信号
のタイミングに十分の余裕がなければ、ラッチ回路内が
安定せず、前述のメタステーブル状態が発生し、フリッ
プフロップ回路の出力部につながる論理回路に誤動作を
引き起こすという問題があった。
のタイミングに十分の余裕がなければ、ラッチ回路内が
安定せず、前述のメタステーブル状態が発生し、フリッ
プフロップ回路の出力部につながる論理回路に誤動作を
引き起こすという問題があった。
【００１０】その為に、データ入力側とクロック入力側
との論理回路のタイミング設計を厳密に行うか、もしく
はフリップフロップ回路の出力部につながる論理回路は
メタステーブル状態が終了するまでの時間を避けて使用
する等の制限があった。
との論理回路のタイミング設計を厳密に行うか、もしく
はフリップフロップ回路の出力部につながる論理回路は
メタステーブル状態が終了するまでの時間を避けて使用
する等の制限があった。
【００１１】本発明の目的は、新たに外部からの信号を
用いずに、データ信号とクロック信号との時間差により
発生するメタステーブル状態を防止する機能を有するデ
ィレイ型フリップフロップ回路を提供することにある。
用いずに、データ信号とクロック信号との時間差により
発生するメタステーブル状態を防止する機能を有するデ
ィレイ型フリップフロップ回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明のディレイ型フリ
ップフロップ回路は、データ入力信号の変化を検知して
データ検出信号を出力するデータエッヂ検出回路と、ク
ロック入力信号のトリガのエッヂを検出してクロック検
出信号を出力するクロックエッヂ検出回路と、前記デー
タ検出信号およびクロック検出信号をそれぞれ入力する
第１の論理積ゲートと該論理積ゲートの出力信号および
前記クロック検出信号との論理積信号を出力する第２の
論理積ゲートと、前記データ入力信号の遅延データ信号
及び前記論理積信号とをそれぞれ入力して論理和信号を
出力する論理和ゲートを有する信号制御回路と、データ
端に前記論理和信号を入力しクロック端に前記クロック
信号の遅延クロック信号を入力してデータ出力端子に遅
延データ出力信号を出力するフリップフロップとを含ん
で構成されている。
ップフロップ回路は、データ入力信号の変化を検知して
データ検出信号を出力するデータエッヂ検出回路と、ク
ロック入力信号のトリガのエッヂを検出してクロック検
出信号を出力するクロックエッヂ検出回路と、前記デー
タ検出信号およびクロック検出信号をそれぞれ入力する
第１の論理積ゲートと該論理積ゲートの出力信号および
前記クロック検出信号との論理積信号を出力する第２の
論理積ゲートと、前記データ入力信号の遅延データ信号
及び前記論理積信号とをそれぞれ入力して論理和信号を
出力する論理和ゲートを有する信号制御回路と、データ
端に前記論理和信号を入力しクロック端に前記クロック
信号の遅延クロック信号を入力してデータ出力端子に遅
延データ出力信号を出力するフリップフロップとを含ん
で構成されている。
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。本実施例
のディレイ型フリップフロップ回路は、データ入力信号
Ｄ１の変化を検知してデータ検出信号Ｅ１を出力するデ
ータエッヂ検出回路１と、クロック入力信号ＣＫ１のト
リガのエッヂを検出してクロック検出信号Ｅ２を出力す
るクロックエッヂ検出回路２と、データ検出信号Ｅ１お
よびクロック検出信号Ｅ２をそれぞれ入力するＡＮＤゲ
ート８ａとそのＡＮＤ出力信号Ａ１でトリガされる単安
定マルチバイブレータ７ｒ４のパルス出力信号Ｅ３およ
びクロック検出信号Ｅ２を入力する単安定マルチバイブ
レータ７ｆ５の出力するパルス出力信号Ｅ４とをそれぞ
れ入力してＡＮＤ出力信号Ａ２を出力するＡＮＤゲート
８ａｏと、データ入力信号Ｄ１の遅延データ信号Ｄ２及
びＡＮＤ信号Ａ２とをそれぞれ入力してＯＲ出力信号Ｄ
３を出力するＯＲゲート８ｏを有する信号制御回路３
と、データ端にＯＲ出力信号Ｄ３を入力しクロック端に
クロック入力信号ＣＫ１の遅延クロック信号ＣＫ２を入
力してデータ出力端子Ｔ４に遅延データ出力信号Ｄ４を
出力するフリップフロップ４とを有している。
る。図１は本発明の一実施例の回路図である。本実施例
のディレイ型フリップフロップ回路は、データ入力信号
Ｄ１の変化を検知してデータ検出信号Ｅ１を出力するデ
ータエッヂ検出回路１と、クロック入力信号ＣＫ１のト
リガのエッヂを検出してクロック検出信号Ｅ２を出力す
るクロックエッヂ検出回路２と、データ検出信号Ｅ１お
よびクロック検出信号Ｅ２をそれぞれ入力するＡＮＤゲ
ート８ａとそのＡＮＤ出力信号Ａ１でトリガされる単安
定マルチバイブレータ７ｒ４のパルス出力信号Ｅ３およ
びクロック検出信号Ｅ２を入力する単安定マルチバイブ
レータ７ｆ５の出力するパルス出力信号Ｅ４とをそれぞ
れ入力してＡＮＤ出力信号Ａ２を出力するＡＮＤゲート
８ａｏと、データ入力信号Ｄ１の遅延データ信号Ｄ２及
びＡＮＤ信号Ａ２とをそれぞれ入力してＯＲ出力信号Ｄ
３を出力するＯＲゲート８ｏを有する信号制御回路３
と、データ端にＯＲ出力信号Ｄ３を入力しクロック端に
クロック入力信号ＣＫ１の遅延クロック信号ＣＫ２を入
力してデータ出力端子Ｔ４に遅延データ出力信号Ｄ４を
出力するフリップフロップ４とを有している。
【００１３】クロックエッヂ検出回路１は、立ち上がり
変化で一定パルス幅を出力する単安定マルチバイブレー
タ７ｒ１と、立ち下がり変化で一定パルス幅を出力する
単安定マルチバイブレータ７ｆ２とＯＲゲート８ｏを有
する。
変化で一定パルス幅を出力する単安定マルチバイブレー
タ７ｒ１と、立ち下がり変化で一定パルス幅を出力する
単安定マルチバイブレータ７ｆ２とＯＲゲート８ｏを有
する。
【００１４】このパルス出力信号Ｅ１の幅は、クロック
入力信号ＣＫ１が変化する前に、データ入力信号Ｄ１が
確定していなければならない規定値（以降、セットアッ
プタイムＴＳと称する）以上になるように抵抗Ｒ１とコ
ンデンサＣ１の値を決定する。
入力信号ＣＫ１が変化する前に、データ入力信号Ｄ１が
確定していなければならない規定値（以降、セットアッ
プタイムＴＳと称する）以上になるように抵抗Ｒ１とコ
ンデンサＣ１の値を決定する。
【００１５】クロックエッヂ検出回路２は、立ち上がり
変化で一定パルス幅を出力する単安定マルチバイブレー
タ７ｒ３を有している。このパルス出力信号Ｅ２の幅
は、クロック入力信号ＣＫ１が変化した後にデータ信号
を保持していなければならない規定値（以降、ホールド
タイムＴＨと称する）以上になるように抵抗Ｒ２とコン
デンサＣ２の値を決定する。
変化で一定パルス幅を出力する単安定マルチバイブレー
タ７ｒ３を有している。このパルス出力信号Ｅ２の幅
は、クロック入力信号ＣＫ１が変化した後にデータ信号
を保持していなければならない規定値（以降、ホールド
タイムＴＨと称する）以上になるように抵抗Ｒ２とコン
デンサＣ２の値を決定する。
【００１６】信号制御回路３は、立ち上がり変化で一定
パルス幅を出力する単安定マルチバイブレータ７ｒ４
と、立ち下がり変化で一定パルス幅を出力する単安定マ
ルチバイブレータ７ｆ５とＡＮＤゲート８ａ，８ｂとＯ
Ｒゲート８ｏを有し、単安定マルチバイブレータ７ｒ
４，７ｆ５のそれぞれのパルス出力信号Ｅ３，Ｅ４をＡ
ＮＤゲート８ａｏによって論理積をとってＯＲゲート８
ｏの一方の入力端に供給する。
パルス幅を出力する単安定マルチバイブレータ７ｒ４
と、立ち下がり変化で一定パルス幅を出力する単安定マ
ルチバイブレータ７ｆ５とＡＮＤゲート８ａ，８ｂとＯ
Ｒゲート８ｏを有し、単安定マルチバイブレータ７ｒ
４，７ｆ５のそれぞれのパルス出力信号Ｅ３，Ｅ４をＡ
ＮＤゲート８ａｏによって論理積をとってＯＲゲート８
ｏの一方の入力端に供給する。
【００１７】ここで、パルス出力信号Ｅ３の幅は、（Ｔ
Ｓ＋２×ＴＨ）以上になるように抵抗Ｒ４とコンデンサ
Ｃ４の値を決定し、単安定マルチバイブレータ７ｆ５の
パルス出力信号Ｅ５の幅は、（ＴＳ＋ＴＨ）以上になる
ように抵抗Ｒ５とコンデンサＣ５の値を決定する。
Ｓ＋２×ＴＨ）以上になるように抵抗Ｒ４とコンデンサ
Ｃ４の値を決定し、単安定マルチバイブレータ７ｆ５の
パルス出力信号Ｅ５の幅は、（ＴＳ＋ＴＨ）以上になる
ように抵抗Ｒ５とコンデンサＣ５の値を決定する。
【００１８】データエッヂ検出回路１はデータ遅延信号
Ｄ２が変化した際、ほぼセットアップタイＴＳム以上の
一定幅の”Ｈ”レベルのパルスを出力し、クロックエッ
ヂ検出回路２は立ち上がり変化でほぼホールドタイムＴ
Ｈ以上の一定幅の”Ｈ”レベルのパルスを出力する。
Ｄ２が変化した際、ほぼセットアップタイＴＳム以上の
一定幅の”Ｈ”レベルのパルスを出力し、クロックエッ
ヂ検出回路２は立ち上がり変化でほぼホールドタイムＴ
Ｈ以上の一定幅の”Ｈ”レベルのパルスを出力する。
【００１９】これによりセットアップＴＳもしくはホー
ルドタイムＴＨを満足しない時にデータ入力信号Ｄ１が
変化した場合にのみ、データ及びクロックエッヂ検出回
路１，２のパルス出力信号Ｅ１，Ｅ２が重なりあう様に
なる。
ルドタイムＴＨを満足しない時にデータ入力信号Ｄ１が
変化した場合にのみ、データ及びクロックエッヂ検出回
路１，２のパルス出力信号Ｅ１，Ｅ２が重なりあう様に
なる。
【００２０】信号制御回路３内のＡＮＤゲート８ａはこ
の重なりを検出し、”Ｈ”レベルに変化する。次に単安
定マルチバイブレータ７ｒ４は検出出力信号Ａ１の”
Ｈ”レベルを（ＴＳ＋２×ＴＨ）以上の一定幅の”Ｈ”
レベルのパルス信号Ｅ３に変換する。
の重なりを検出し、”Ｈ”レベルに変化する。次に単安
定マルチバイブレータ７ｒ４は検出出力信号Ａ１の”
Ｈ”レベルを（ＴＳ＋２×ＴＨ）以上の一定幅の”Ｈ”
レベルのパルス信号Ｅ３に変換する。
【００２１】単安定マルチバイブレータ７ｆ５はクロッ
クエッヂ検出回路２のパルス出力信号Ｅ２が立ち下がっ
た時に（ＴＳ＋ＴＨ）以上の”Ｈ”レベルのパルス信号
Ｅ４を発生する。
クエッヂ検出回路２のパルス出力信号Ｅ２が立ち下がっ
た時に（ＴＳ＋ＴＨ）以上の”Ｈ”レベルのパルス信号
Ｅ４を発生する。
【００２２】そこで、セットアップタイムＴＳもしくは
ホールドタイムＴＨを満足しない場合にのみＡＮＤゲー
ト８ａｏの一方の入力端に接続される単安定マルチバイ
ブレータ７ｆ５のパルスＥ４はＯＲゲート８ｏの入力端
に伝達され、遅延回路５を介して他方の入力端に入力す
るデータ遅延信号Ｄ２のレベルにかかわらずＯＲゲート
８ｏのパルス出力信号Ｄ３は”Ｈ”レベルに固定され
る。
ホールドタイムＴＨを満足しない場合にのみＡＮＤゲー
ト８ａｏの一方の入力端に接続される単安定マルチバイ
ブレータ７ｆ５のパルスＥ４はＯＲゲート８ｏの入力端
に伝達され、遅延回路５を介して他方の入力端に入力す
るデータ遅延信号Ｄ２のレベルにかかわらずＯＲゲート
８ｏのパルス出力信号Ｄ３は”Ｈ”レベルに固定され
る。
【００２３】従って、信号制御回路３は、セットアップ
タイムＴＳもしくはホールドタイムＴＨを満足しない場
合にのみ、ほぼ（ＴＳ＋ＴＨ）以上の時間だけデータ入
力信号Ｄ１を遮断し、その代わりに”Ｈ”レベルを出力
する。
タイムＴＳもしくはホールドタイムＴＨを満足しない場
合にのみ、ほぼ（ＴＳ＋ＴＨ）以上の時間だけデータ入
力信号Ｄ１を遮断し、その代わりに”Ｈ”レベルを出力
する。
【００２４】クロック入力信号ＣＫ１がトリガ変化をす
る時刻から信号制御回路３の出力が”Ｈ”レベルに変化
するのに必要な伝達遅延時間ｔｄｃにセットアップタイ
ムＴＳを加えた時間（ｔｄｃ＋ＴＳ）だけ、クロック遅
延回路６はクロック入力信号ＣＫ１を遅延させ、図３に
示した従来と同じフリップフロップ４のクロック入力端
に伝達する。
る時刻から信号制御回路３の出力が”Ｈ”レベルに変化
するのに必要な伝達遅延時間ｔｄｃにセットアップタイ
ムＴＳを加えた時間（ｔｄｃ＋ＴＳ）だけ、クロック遅
延回路６はクロック入力信号ＣＫ１を遅延させ、図３に
示した従来と同じフリップフロップ４のクロック入力端
に伝達する。
【００２５】前述のクロック遅延回路６の伝達遅延時間
ｔｄｃから信号制御回路３内のＯＲゲート８ｏの伝達遅
延時間を差し引いた時間ｔｄｄだけ、データ遅延回路５
はデータ入力信号Ｄ１の変化を遅延させたデータ遅延信
号Ｄ２となって信号制御回路３のＯＲゲート８ｏの信号
入力端に伝達される。
ｔｄｃから信号制御回路３内のＯＲゲート８ｏの伝達遅
延時間を差し引いた時間ｔｄｄだけ、データ遅延回路５
はデータ入力信号Ｄ１の変化を遅延させたデータ遅延信
号Ｄ２となって信号制御回路３のＯＲゲート８ｏの信号
入力端に伝達される。
【００２６】以上説明したように、セットアップ及びホ
ールドタイムを満足する期間ＴＳＨには、フリップフロ
ップ４のデータ入力端とクロック入力端での信号変化の
タイミング差、はデータ入力信号Ｄ１とクロック入力信
号ＣＫ１のタイミング差と同一となる。
ールドタイムを満足する期間ＴＳＨには、フリップフロ
ップ４のデータ入力端とクロック入力端での信号変化の
タイミング差、はデータ入力信号Ｄ１とクロック入力信
号ＣＫ１のタイミング差と同一となる。
【００２７】セットアップタイムを満足しない期間ＴＳ
Ｎもしくはホールドタイムを満足しない期間ＴＨＮに
は、フリップフロップ４のクロック入力端でのトリガ変
化に対し、セットアップタイムＴＳ及びホールドタイム
ＴＨの間は、フリップフロップ４のデータ入力端は”
Ｈ”レベルに固定されて変化しない為、たとえ、クロッ
ク入力信号ＣＫ１に対しセットアップタイムＴＳもしく
はホールドタイムＴＨを満足しない場合にデータ入力信
号Ｄ１が変化した場合においても、メタステーブル状態
を防止できる。
Ｎもしくはホールドタイムを満足しない期間ＴＨＮに
は、フリップフロップ４のクロック入力端でのトリガ変
化に対し、セットアップタイムＴＳ及びホールドタイム
ＴＨの間は、フリップフロップ４のデータ入力端は”
Ｈ”レベルに固定されて変化しない為、たとえ、クロッ
ク入力信号ＣＫ１に対しセットアップタイムＴＳもしく
はホールドタイムＴＨを満足しない場合にデータ入力信
号Ｄ１が変化した場合においても、メタステーブル状態
を防止できる。
【００２８】
【発明の効果】以上の説明したように、本発明はデータ
入力信号とクロック入力信号の変化を検知するデータ及
びクロックエッヂ検出回路と、セットアップもしくはホ
ールドタイムを満足しない場合にのみフリップフロップ
のデータ入力端の信号を変化させない為の信号制御回路
とを有するので、クロック入力信号に対しセットアップ
タイムまたはホールドタイムを満足しない場合にデータ
入力信号が変化する際に発生するメタステーブル状態を
防止する事が出来る。
入力信号とクロック入力信号の変化を検知するデータ及
びクロックエッヂ検出回路と、セットアップもしくはホ
ールドタイムを満足しない場合にのみフリップフロップ
のデータ入力端の信号を変化させない為の信号制御回路
とを有するので、クロック入力信号に対しセットアップ
タイムまたはホールドタイムを満足しない場合にデータ
入力信号が変化する際に発生するメタステーブル状態を
防止する事が出来る。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の動作を説明するための各信号のタ
イミング図である。
イミング図である。
【図３】従来のディレイ型フリップフロップ回路の一例
の回路図である。
の回路図である。
１ データエッヂ検出回路 ２ クロックエッヂ検出回路 ３ 信号制御回路 ４ フリップフロップ ４ａ，４ｂ ラッチ回路 ５ データ遅延回路 ６ クロック遅延回路 ７ｒ１，７ｒ３，７ｒ４，７ｆ２，７ｆ５ 単安定マ
ルチバイブレータ ８ａ，８ａｏ ＡＮＤゲート ８ｏ ＯＲゲート Ａ１，Ａ２ ＡＮＤ出力信号 Ｃ１〜Ｃ５ コンデンサ ＣＫ１ クロック入力信号 ＣＫ２ クロック遅延信号 Ｄ１ データ入力信号 Ｄ２ データ遅延信号 Ｄ３ ＯＲ出力信号 Ｅ１ データエッヂ検出信号 Ｅ２ クロックエッジ検出信号 Ｅ３，Ｅ４ パルス出力信号 ＩＮａ，ＩＮｂ ・・・・インバータ Ｒ１〜Ｒ５ 抵抗 Ｔ４ データ出力端子 Ｔ７ 反転データ出力端子 Ｔ９ データ入力信号端子 Ｔ１０ クロック入力信号端子 ＴＧａ，ＴＧｂ トランスファーゲート
ルチバイブレータ ８ａ，８ａｏ ＡＮＤゲート ８ｏ ＯＲゲート Ａ１，Ａ２ ＡＮＤ出力信号 Ｃ１〜Ｃ５ コンデンサ ＣＫ１ クロック入力信号 ＣＫ２ クロック遅延信号 Ｄ１ データ入力信号 Ｄ２ データ遅延信号 Ｄ３ ＯＲ出力信号 Ｅ１ データエッヂ検出信号 Ｅ２ クロックエッジ検出信号 Ｅ３，Ｅ４ パルス出力信号 ＩＮａ，ＩＮｂ ・・・・インバータ Ｒ１〜Ｒ５ 抵抗 Ｔ４ データ出力端子 Ｔ７ 反転データ出力端子 Ｔ９ データ入力信号端子 Ｔ１０ クロック入力信号端子 ＴＧａ，ＴＧｂ トランスファーゲート
Claims (1)
- 【請求項１】 データ入力信号の変化を検知してデータ
検出信号を出力するデータエッヂ検出回路と、クロック
入力信号のトリガのエッヂを検出してクロック検出信号
を出力するクロックエッヂ検出回路と、前記データ検出
信号およびクロック検出信号をそれぞれ入力する第１の
論理積ゲートと該論理積ゲートの出力信号および前記ク
ロック検出信号との論理積信号を出力する第２の論理積
ゲートと、前記データ入力信号の遅延データ信号及び前
記論理積信号とをそれぞれ入力して論理和信号を出力す
る論理和ゲートを有する信号制御回路と、データ端に前
記論理和信号を入力しクロック端に前記クロック信号の
遅延クロック信号を入力してデータ出力端子に遅延デー
タ出力信号を出力するフリップフロップとを含むことを
特徴とするディレイ型フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195762A JPH0645880A (ja) | 1992-07-23 | 1992-07-23 | ディレイ型フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195762A JPH0645880A (ja) | 1992-07-23 | 1992-07-23 | ディレイ型フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645880A true JPH0645880A (ja) | 1994-02-18 |
Family
ID=16346540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195762A Withdrawn JPH0645880A (ja) | 1992-07-23 | 1992-07-23 | ディレイ型フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645880A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754070A (en) * | 1996-11-19 | 1998-05-19 | Vlsi Technology, Inc. | Metastableproof flip-flop |
| US7064594B2 (en) | 2003-10-24 | 2006-06-20 | Samsung Electronics, Co., Ltd. | Pass gate circuit with stable operation in transition phase of input signal, self-refresh circuit including the pass gate circuit, and method of controlling the pass gate circuit |
| US7702945B2 (en) | 2004-09-16 | 2010-04-20 | Nec Corporation | Semiconductor device and communication control method |
| US8576967B2 (en) | 2008-07-23 | 2013-11-05 | Nec Corporation | Semiconductor device and communication method |
-
1992
- 1992-07-23 JP JP4195762A patent/JPH0645880A/ja not_active Withdrawn
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