JPS63214017A

JPS63214017A - フリツプフロツプ回路用クロツク制御回路

Info

Publication number: JPS63214017A
Application number: JP62047064A
Authority: JP
Inventors: Hisatoshi Mogi; 久利茂木; Akira Nomura; 野村　彰
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-03-02
Filing date: 1987-03-02
Publication date: 1988-09-06
Anticipated expiration: 2009-11-14
Also published as: JPH0691431B2; US4843254A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野〉本発明は、クロック信号に同期してデータの入出力制御
を行なうトランスファゲートを複数個有するマスタスレ
ーブ型のフリップフロ７１回路にクロック信号を供給す
るフリップフロッ１回路用クロック制御回路に関するも
のである。

（従来の技術）フリップフロップ回路は、記憶素子の一種で、タロツク
制御回路から供給されるクロック信号に同期して入力さ
れたデータをある一定の期間出力として保持する順序回
路であり、マイクロプロセッサ等においてはレジスタや
カウンタによく用いられる回路である。フリップフロ・
ツブ回路はクロック信号に同期して出力状態が保持ある
いは切り替わるが、マスタスレーブ型フリ・・ｌプフロ
ップ回路はマスタ部によるデータ保持と、スレーブ部に
よるデータ保持の期間を１サイクルとするタロツク信号
で制御され、マスタ部でのデータ保持が開始するときの
信号の工・ソジで出力状態が切り替わるようにしている
。

従来、この種の技術としては、■西澤潤−編、江刺正喜
著「半導体集積回路の基礎」初版（昭６１−２−２０＞
、（株）培風館Ｐ、２６７　、および■［プリンサブル
ズ　オン　シーモス　ブイエルニスアイ　デザイン（Ｐ
ＲＩＮＣＩＰＬＥＳ　ＯＦ　ＣＨＯ３ＶＬＳＩＤＥＳＩ
ＧＮ）　Ｊ　（１９８５）アディソン・ウエスリイ　パ
ブリ・・ｌシンク　カンパニイ（ＡＤＤＩＳＯＮ　−Ｗ
ＥＳＬＥＹＰＵ８ＬＩＳ）ＩＩＮＧ　ＣＯＭＰＡＮＹ）
　（米）Ｐ、２１３に、記載されるものがあった。以下
、その構成を図を用いて説明する。

第２図は従来のフリップフロ・Ｖブ回路用クロック制御
回路の構成例を示す回路図である。この回路図では、ダ
イナミック動作を行なうマスタスレーブ型のフリップフ
ロップ回路（以下、ＦＦ回路という）１と、それを駆動
するタロツク制御回路１０とが示されている。

ＦＦ回路１は上記文献■に記載された回路を相補型ＨＯ
Ｓトランジスタ（以下、０ＭＯ３という）で構成したも
のである。このＦ［回路１はデータ入力端子り及びデー
タ出力端子Ｑを有し、そのデータ入力端子りには直列に
マスタ側のトランスファゲート２及びインバータ３とス
レーブ側のトランスファゲート４及びインバータ５とが
接続され、さらにそのスレーブ側のインバータ５がデー
タ出力端子Ｑに接続されている。トランスファゲート２
，４は０ＭＯ３で構成される双方向スイッチであり、タ
ロツク制御回路１０から供給されるクロック信号φ及び
その反転クロック信号Ｔでオン、オフ動作を行なう機能
を有している。このトランスファゲート２．４のうち、
一方のトランスファゲート２はＰチャネルＨＯＳトラン
ジスタ（以下、Ｐ）ＩＯ３という〉２ａとＮチャネルＭ
ＯＳ　トランジスタ（以下、ＮＨＯ３という＞２ｂとの
並列接続からなるＣ）ＩＯ３で構成され、そのＰＭＯ３
２ａのゲート電極に反転クロック信号革が、そのｌ１ｌ
）ｌＯ３２ｂのゲート電極にクロック信号φがそれぞれ
供給される。他方のトランスファゲート４はＰＨ０８４
ａとＮＨＯ３４ｂの並列接続からなる０ＭＯ３で構成さ
れ、そのＰＨ０８４ａのゲート電極にタロツク信号φが
、そのＮ）ｌＯ３４ｂのゲート電極に反転クロック信号
Ｔがそれぞれ供給される。またインバータ３，５は入力
信号を反転する回路であり、ＰＭＯ３とＮ）１０３が直
列接続されたＣ）ＩＯ８でそれぞれ構成されている。こ
れらのトランスファゲート２とインバータ３の間にはデ
ータ保持用の寄生容量Ｃ１が存在すると共に、トランス
ファゲート４とインバータ５の間にはデータ保持用の寄
生容量Ｃ２が存在している。

第２図におけるクロック制御回路１０は一般的に用いら
れているクロック信号供給回路である。このクロック制
御回路１０は基準となるタロツク信号φ０を入力する入
力端子１１、タロツク信号φを出力する出力端子１２、
及び反転クロック信号Ｔを出力する出力端子１３を有し
ている。入力端子１１と出力端子１２の間には２段のイ
ンバータ１４．１５が直列に接続され、さらにそのイン
バータ１４．１５間に出力端子１３が接続されている。

インバータ１４．１５は、例えばＣＭＯ５でそれぞれ構
成されている。

ここで、第２図におけるトランスファゲート２゜４、及
びインバータ３．５．１４．１５の理解を助けるために
、それらの構造説明図を第３図及び第４図に示す。

第３図はトランスファゲートの構造説明図である。この
トランスファゲート２０は、Ｐ）１０３２１及びＮＨＯ
３２２を有し、それらのソース電極同志とドレイン電極
同志がそれぞれ互いに接続された構造をしている。ＰＭ
Ｏ８２１はゲート電極が低レベル（以下、“Ｌ”という
）のときオン状態、高レベル（以下、“°Ｈ”という）
のときオフ状態となる。反対にＮＨＯ３２２はゲート電
極が“Ｈ”のときオン状態、“Ｌ”のときオフ状態とな
る。トランスファゲート２０のＰＨ０８２１とＮＨＯ３
２２の各ゲート電極には互いに反転したクロック信号φ
、Ｔが供給され、信号Ｓ１（またはＳ２）をそのまま信
号８２　（またはＳｌ）として出力するか、あるいは遮
断するかの機能を有している。

第４図はインバータの構造説明図である。このインバー
タ３０はソース電極に電源電位ＶＤＯが与えられるＰＭ
Ｏ８３１を有し、そのＰ）！０５３１のドレイン電極に
ＮＨＯ３３２のドレイン電極が接続され、さらにそのＮ
ＨＯ３３２のソース電極に接地電位ＶＳＳが与えられる
。

ＰＭＯ３３１及びＮＨＯ３３２は各ゲート電極が共通接
続されると共に各トレイン電極が共通接続され、そのゲ
ート電極に入力された信号８１１を反転してそのドレイ
ン電極から信号Ｓ１２を出力する機能を有している。

第５図は第２図の回路の動作を示すタイムチャートであ
り、この第５図を参照しつつ第２図の回路の動作を説明
する。

今、第２図のタロツク制御回路１０は時間遅れかなく、
理想的な形で動作するものと仮定する。

期間Ｔ１において、基準となるクロック信号φｏ　（＝
“Ｈ″）がタロツク制御回＋？８１０の入力端子１１に
供給されると、そのクロック信号φ０はインバータ１４
で反転されて反転クロック信号スく＝“Ｌ”）として出
力端子１３から出力されると共に、インバータ１５でさ
らに反転されてタロツク信号φ（＝“Ｈ”）として出力
端子１２がら出力される。

さらに期間Ｔ２において入力端子１１に供給される基準
のタロツク信号φ０が“Ｌ”のときは、出力端子１２か
ら“Ｌ”のクロック信号φが出力されると共に、出力端
子１３から“Ｈ”の反転クロック信号■が出力される。

以下同様に、期間Ｔ３ではクロック信号φが“Ｈ”、反
転クロック信号でが“Ｌ”、期間Ｔ３ではクロック信号
φが“Ｌ”、反転クロック信号Ｔが“Ｈ”という繰り返
し波形の信号が出力端子１２．１３からそれぞれ出力さ
れる。

それらのクロック信号φ及び反転クロック信号Ｔは、各
トランスファゲート２，４に供給される。

期間Ｔ１においてデータ入力端子りからの最終入力デー
タを０１とすると、クロック信号φがＨ”及び反転クロ
ック信号Ｔが“Ｌ”のときにオン状態のマスタ側トラン
スファゲート２を通して取り込まれた該入力データＤ１
は、期間Ｔ２になるとタロツク信号φが“Ｌ”、反転ク
ロック信号ＴがｉｉＨ”となり、マスタ側トランスファ
ゲート２がオフ状態になると共にスレーブ側トランスフ
ァゲート４がオン状態になるため、そのスレーブ側のト
ランスファゲート４及びインバータ５を通して出力端子
ＱからそのデータＤ１が出力される。ここで、期間Ｔ１
では取り込まれた入力データＤ１が寄生容量Ｃ１に一時
的に蓄えられるため、期間Ｔ２においてその蓄えられた
データを利用して出力Ｄ１の値が保持される。

期間Ｔ３になると、再びクロック信号φが“Ｈ”、反転
クロック信号不が“Ｌ”となり、スレーブ側トランスフ
ァゲート５がオフ状態になると共にマスタ側トランスフ
ァゲート２がオン状態となるため、期間Ｔ２で寄生容量
Ｃ２に蓄えられたデータ０１により、出力端子Ｑの値が
維持される。

期間Ｔ４に移り、再びタロツク信号Φが“Ｌ”になると
共に反転クロック信号■が“Ｈ”になると、期間Ｔ３の
間に期間Ｔ１のときと同様にして取り込まれた最終入力
データＤ２は、マスタ側トランスファゲート２がオフ状
態になると共にスレーブ側トランスファゲート４がオン
状態になるため、期間Ｔ２での動作と同様にしてそのス
レーブ側トランスファゲート４及びインバータ５を通し
て出力端子Ｑへ出力される。以下、前記期間Ｔ３〜Ｔ４
と同様の動作が繰り返される。

以上の動作では、クロック制御回路１０が遅れのない理
想的なタロツク信号φ及びその反転クロック信号革を出
力するという前提に基づいて説明しているが、実際には
第５図のような理想的なりロック信号φ及びその反転ク
ロック信号すを生成することは難しい。すなわち、第２
図のクロック制御回路１０では、基準となるクロック信
号φ。がインバータ１４で反転されて反転クロック信号
Ｔとして出力されるなめ、その反転クロック信号司には
インバータ１段分の遅延が生じる。同様に、インバータ
１３の出力はインバータ１５で反転されてクロ・Ｖり信
号φとして出力されるなめ、そのクロック信号φにはイ
ンバータ２段分の遅延が生じる。そのなめ、ＦＦ回路１
は第６図に示すように誤動作を生じるおそれがあった。

第６図は第２図の回路におけるスキュー（Ｓｋｅｗ。

ずれ）による誤動作を示すタイムチャートである。

ここで、クロック制御回路１０におけるインバータ１段
分の遅延時間をτで示す。

今、期間■１での最終入力データを０１とすると、制御
回路１０から出力されたタロツク信号φが“Ｈ”及びそ
の反転クロック信号革が“Ｌ”の期間にマスタ側トラン
スファゲート２を通して取り込まれた該データＤ１は、
期間Ｔ２になると、基準となるクロック信号φ０の“Ｌ
”により、遅延時間でだけ遅れて反転クロック信号Ｔが
“Ｈ”、遅延時間２τだけ遅れてクロック信号φが“し
”となるなめ、スレーブ側トランスファゲート４がオン
状態、マスタ側トランスファゲート２がオフ状態となり
、インバータ５を通して出力端子Ｑから該データ０１が
出力される。次に、期間Ｔ３になると、クロック信号φ
０の“Ｈ”により、遅延時間τだけ遅れて反転クロック
信号Ｔが“Ｌ”、遅延時間２τだけ遅れてクロック信号
φが“Ｈ”となるため、遅延時間τの間にクロック信号
φ及び反転クロック信号すが共に“Ｌ”となる場合が生
じる。そのため、トランスファゲート２，４のＰＭＯ３
２ａ、　４ａが同時にオン状態となり、そのときの入力
データＤ１−１が出力端子Ｑに出力されてしまう。これ
は誤動作である。

このような誤動作を解決する手段としては、上記文献■
に記載されるクロック制御回路があり、この回路図を第
７図に示す。

このタロツク制御回路は、第２図のタロツク制御回路１
０におけるインバータ１４の出力側と出力端子１３との
間にトランスファゲート４０を接続した構成である。こ
のトランスファゲート４０は、ＰＨ０３４０ａとＮＨＯ
３４０ｂが並列接続されたＣＭＯ３で構成され、そのＰ
Ｈ０３４０ａのゲート電極が大地に接続されると共に、
そのＮＨＯ３４０ｂのゲート電極に電源電位ＶＤＤが印
加され、常にオン状態となっている。

そしてインバータ１４の出力をトランスファゲート４０
で遅延させ、出力端子１３から出力される反転クロック
信号Ｔと、インバータ１５を通して出力端子１２から出
力されるタロツク信号φとを同一遅延時間とすることに
より、第２図における制御回路１の誤動作を防止してい
る。

（発明が解決しようとする問題点）しかしながら、上記第７図のタロツク制御回路では、各
稚環境条件にわたってクロック信号φとその反転クロッ
ク信号Ｔの立ち上がりおよび立ち下がりエッヂを同一時
間にすることは難しく、温度変動等に対する回路の動作
マージンを広く確保することが困難であった。また、上
記第７図のクロック制御回路では、反転クロック信号マ
がトランスファゲート４０を介して出力されるため、第
２図のクロック制御回路１０に比べて駆動能力が低下す
る。

従って反転クロック信号マの信号線に対するファンアウ
ト制限が第２図の回路よりも厳しくなり、１クロック制
御回路当りの制御可能なＦ「回路数が減少する。言い換
えれば、単位ＦＦ回路数当りのクロック制御回路数が増
加するということであり、これはハード量の増大という
問題につながるものであった。

本発明は前記従来技術が持っていた問題点として、トラ
ンスファゲートを有するクロック制御回路の動作マージ
ンが小さい点と、ハード量が増大するという点について
解決したＦＦ回路用クロック制御回路を提供するもので
ある。

（問題点を解決するための手段）本発明は前記問題点を解決するために、第１のクロック
信号により、オン、オフ動作して入力データの保持を制
御するマスタ側スイ・・ｌチング素子と、第２のクロッ
ク信号によりオン、オフ動作して前記入力データの保持
を制御するスレーブ側スイッチング素子とを備えたマス
タスレーブ型のＦＦ回路における前記各スイッチング素
子に前記第１と第２のクロ・・Ｉり信号をそれぞれ供給
するＦＦ回路用クロック制御回路において、このクロッ
ク制御回路を次のように構成したものである。すなわち
、このクロック制御回路は、３段以上直列に接続された
インバータを有し、それらのインバータから第２のタロ
ツク信号を出力すると共に、その第２のタロツク信号よ
りもタイミング的に遅れた第１のタロツク信号を出力す
る回路構成にしたものである。

（作用）本発明によれば、以上のようにＦＦ回路用クロック制御
回路を構成したので、この回路から出力される第１と第
２のクロック信号はタイミングがずれるため、ＦＦ回路
におけるマスタ側スイッチング素子とスレーブ側スイッ
チング素子とが同時にオン状態とならず、それによって
ＦＦ回路の誤動作の防止か図れる。さらにこのクロック
制御回路では第１と第２のクロック信号を意図的にずら
せて出力しているため、各種環境条件に対して広い動作
マージンの確保が可能になると共に、インバータのみで
回路を構成しているため、駆動能力を低下させることも
ない。従って前記問題点を除去できるのである。

（実施例）第１図は本発明の実施例を示すＦＦ回路用クロック制御
回路の回路図である。この第１図では、ダイナミック動
作を行なうマスタスレーブ型ＦＦ回路５０と、それを駆
動するクロック制御回路６０とが示されている。

ＦＦ回路５０は従来の第２図の回路と同様に、データ入
力端子り及びデータ出力端子Ｑを有し、そのデータ入力
端子りにはマスタ側スイッチング素子、例えばマスタ側
トランスファゲート５１の一方の入出力端子が接続され
、そのマスタ側トランスファゲート５１の他方の入出力
端子にインバータ５２の入力端子が接続され、さらにそ
のインバータ５２の出力端子にスレーブ側スイッチング
素子、例えばスレーブ側トランスファゲート５３の一方
の入出力端子が接続されている。スレーブ側トランスフ
ァゲート５３の他方の入出力端子にはインバータ５４の
入力端子が接続され、そのインバータ５４の出力端子が
データ出力端子Ｑに接続されている。マスタ側トランス
ファゲート５１の他方の出力端子とインバータ５２の入
力端子との間にはデータ保持用の寄生容量Ｃ１が存在す
ると共に、スレーブ側トランスファゲート５３の他方の
入出力端子とインバータ５４の入力端子との間にもデー
タ保持用の寄生容量Ｃ２が存在している。

ここで、各トランスファゲート５１．５３は低消費電力
のＣＭＯ３で構成される双方向スイッチであり、タロツ
ク制御回路６０から供給される共通のクロック信号φ、
第１のクロック信号である反転クロック信号革１、及び
第２のタロツク信号である反転クロック信号Ｔ２でオン
、オフ動作を行なう機能を有している。このうち、マス
タ側トランスファゲート５１はＰＭＯ３５１ａとＮＨＯ
３５１ｂとの並列接続からなるＣＭＯ３で構成され、そ
のＰＭ０３５１ａのゲート電極５１ａに反転クロック信
号Ｔ１が、そのＮ）ｌＯ８５１ｂのゲート電極にクロッ
ク信号φがそれぞれ供給される。スレーブ側トランスフ
ァゲート５３はＰＭＯ３５３ａとＮＨＯ３５３ｂの並列
接続からなるＣＭＯ３で構成され、そのＰＭＯ３５３ａ
のゲート電極にタロツク信号φが、そのＮＨＯ３５３ｂ
のゲート電極５３ｂに反転クロック信号Ｔ２がそれぞれ
供給される。またインバータ５２゜５３は入力信号を反
転する回路であり、例えばＰＨ０８とＮＨＯ２が直列接
続されたＣＨＯ３でそれぞれ構成されている。

第１図のタロツク制御回路６０は、インバータ３段底列
型の回路であり、基準となるクロック信号φ０を入力す
る入力端子６１、共通のタロツク信号φを出力する出力
端子６２、反転クロック信号す１を出力する出力端子６
３、及び反転クロック信号Ｔ２を出力する出力端子６４
を有している。入力端子６１には１段目のインバータ６
５の入力端子が接続され、そのインバータ６５の出力端
子が２段目のインバータ６６の入力端子と出力端子６４
とに接続されている。２段目のインバータ６６の出力端
子には３段目のインバータ６７の入力端子と出力端子６
２とが接続され、さらにその３段目のインバータ６７の
出力端子に出力端子６３が接続されている。これらのイ
ンバータ６５．６６、６７は入力信号を反転して出力す
る回路であり、例えばＰＭＯ３とＮＨＯ２が直列に接続
された０ＭＯ８で構成されている。

第８図は第１図の動作を示すタイムチャートであり、こ
の第８図を参照しつつ第１図の回路の動作を説明する。

なお、第８図で示された符号は第１図のものと同一のも
のである。

基準となるタロツク信号φ０は期間Ｔ１の少し前でＨ”
に立ち上がり、その期間■２の終了前に１１　Ｌ　ＩＩ
に立ち下がり、期間Ｔ２の終了前にＩＩＨ”に立ち上が
る。以下同様にクロック信号φ０は期間Ｔ３．　Ｔ４・
・・でＨ”、゛Ｌ−・・を繰り返す。このようなり口・
ツク信号φ０がクロック制御回路６０の入力端子６１に
供給されると、そのクロック信号φ０はインバータ６５
で反転され、反転クロック信号Ｔ２としてインバータ６
６に与えられると共に、出力端子６４から出力される。

この反転クロック信号す２はクロック信号φ０よりも遅
延時間τだけ遅れ、期間Ｔ１で“Ｌ”、期間Ｔ２で“Ｈ
ｎ、期間Ｔ３で“Ｉ−”、期間Ｔ４で“Ｈ”というよう
に変化する、反転クロック信号Ｔ２はインバータ６６に
より、遅延時間τだけ遅れて反転し、それがクロック信
号φとしてインバータ６７へ与えられると共に、出力端
子６２から出力される。さらに、クロック信号φはイン
バータ６７により、遅延時間τだけ遅れて反転し、それ
が反転クロック信号Ｔ１として出力端子６３から出力さ
れる。この反転クロック信号Ｔ１は反転クロック信号Ｔ
２に比べて遅延時間２τだけ遅れた波形を示す。このよ
うなタロツク信号φ及び反転クロック信号７Ｆ１　、　
Ｔ２が各トランスフアゲ−）５１．５３に供給されると
、ＦＦ回路が動作する。

る。

今、期間Ｔ１においてタロツク信号φが“Ｈ”となり、
さらに遅延時間τだけ遅れて反転クロック信号″＄１が
“Ｌ”になると、マスタ側トランスファゲート５１がオ
ン状態となり、そのトランスファゲート５１を通してデ
ータ入力端子りのデータが取り込まれる。この期間Ｔ１
中に取り込まれた最終入力データを旧とする。期間Ｔ２
になると、反転クロック信号Ｔ２が“Ｈ”、その遅延時
間τ後にタロツク信号φが“し”、さらに遅延時間２τ
後に反転クロック信号す１が“Ｈ”になるため、スレー
ブ側トランスファゲート５３がオン状態になった後に、
マスタ側トランスファゲート５１がオフ状態になる。こ
のスレーブ側トランスファゲート５３がオン状態になる
ことにより、期間Ｔ１で取り込まれた最終入力データＤ
１がインバータ５４を通して出力端子Ｑから出力される
。

期間Ｔ３に移り、反転クロック信号下２が“Ｌ”、その
遅延時間τ後にクロック信号φが“Ｈ”になると、この
時点でスレーブ側トランスファゲート５３は完全にオフ
状態となり、またマスタ側トランスファゲート５１のＮ
ＭＯ３５１ｂがオン状態になる。さらに遅延時間τの経
過後に反転クロック信号７Ｆ１が“Ｌ”になると、この
時点でマスタ側トランス７７”ゲート５１（７）ＮＨＯ
５５１ｂ及びＰＭＯ３５１ａ共にオン状態になる。従っ
てマスタ側トランスファゲート５１とスレーブ側トラン
スファゲート５３が同時にオン状態になることがないた
め、寄生容量Ｃ２に保持されたデータ出力端子Ｑ上のデ
ータ０１は書きかわることなく維持される。またこの期
間Ｔ３では、マスタ側トランスファゲート５１がオン状
態になると、このトランスファゲート５１を通して新た
なデータが入力され、その最終入力データを０２とする
と、その最終入力データＤ２が寄生容量Ｃ１に蓄えられ
る。

次に、期間Ｔ４で再び反転クロック信号Ｔ２が“Ｈ”と
なり、その遅延時間τ後にクロック信号φが“Ｌ”にな
ると、スレーブ側トランスファゲート５３がオン状態に
なり、さらに遅延時間τだけ遅れて反転クロック信号下
１が“Ｈ”となると、マスタ側トランスファゲート５１
がオフ状態となる。

そのため、期間Ｔ３のときに取り込まれた最終入力デー
タＤ２は、オン状態のスレーブ側トランスファゲート５
３及びインバータ５４を通してデータ出力端子Ｑから出
力される。

以下、前記期間■３〜Ｔ４の動作と同様の動作が繰り返
される。

なお、前記の期間Ｔ１からＴ２へ移る過程において、マ
スタ側トランスファゲート５１及びスレーブ側トランス
ファゲート５３が同時にオン状態となる場合が生じるが
、ここは本来、データが書きかわるべきタイミングであ
るので、何ら問題はなく、むしろ確実にデータが書きか
わるので都合が良い。

本実施例では、３段のインバータ６５．６６、６７を直
列に接続してクロック制御回路６０を構成し、そのクロ
ック制御回路６０から反転クロック信号Ｔ２を出力する
と共に、その反転クロック信号下２から遅延時間τだけ
遅れた反転クロック信号で１を出力し、それらの反転ク
ロック信号Ｊ２　、Ｊｌにより、マスタ側トランスファ
ゲート５１のオン、オフ動作がスレーブ側トランスファ
ゲート５３のオン。

オフ動作よりもタイミング的に遅れるようにしたので、
ＦＦ回路５０の誤動作を防止することができる。

さらに、クロック制御回路６０は各種環境条件に対して
広い動作マージンを確保でき、しかも駆動能力の低下も
防止できる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

＜ｉ＞　　上記実施例では、クロック制御回路６０を３
段のインバータ６５．６６、６７で構成したが、所望の
遅延時間を得るために、４段以上のインバータを直列に
接続した回路構成にしてもよい。また、インバータ６５
．６６、６７は設計、製造の容易化や、低消費電力化等
を考慮して０ＭＯ３で構成されているが、Ｐｔ４０Ｓ、
　ＮＨＯ３あるいは他の半導体素子を用いて構成するこ
とも可能である。

（ｉｉ）　　上記実施例では、「Ｆ回路５０をダイナミ
ック方式の回路で構成したが、スタティック方式のＦＦ
回路や、準スタティック方式のＦＦ回路等にも、本発明
のタロツク制御回路を適用できる。

例えば、上記文献■に記載されたスタティック方式のＦ
Ｆ回路を０ＭＯ３で構成した第９図のＦＦ回路や、同じ
く上記文献■に記載された準スタテイ・ツク方式のＦＦ
回路を０ＭＯ３で構成した第１０図のＦＦ回路を、それ
ぞれ第１図のクロック制御回路６０で駆動する場合につ
いて、次に説明する。

（ｉｉｉ　）　　第９図のスタティック方式のＦＦ回路
はデータ入力端子り及びデータ出力端子Ｑを有し、その
データ入力端子りにはデータの入力制御を行なうトラン
スファゲート７０が接続されている。トランスファゲー
ト７０には、インバータ７１．７２及びデータ保持制御
用のトランスファゲート７３で閉ループが形成されたマ
スタ側回路が接続され、さらにそのマスタ側回路にデー
タ転送用のトランスファゲート７４を介してスレーブ側
の回路が接続されている。スレーブ側の回路は、インバ
ータ７５．７６及びデータ保持制御用のトランスファゲ
ートからなる閉ループ回路で構成され、データ出力端子
Ｑに接続されている。マスタ側の回路は、トランスファ
ゲート７３．７４をオン状態にすることにより、取り込
まれた入力データを後段のスレーブ側回路を介して出力
端子Ｑへ出力し、閉ループでデータを保持する機能を有
している。同じくスレーブ側の回路は、トランスファゲ
ート７７をオン状態にすることにより、転送されて来た
入力データを引き続きデータ出力端子Ｑへ出力し、かつ
、閉ループによりデータを保持する。

ここで、トランスファゲート７０．７３．７４．７７は
、それぞれＰ）ｌＯ３７０ａ　、　７３ａ　、　７４ａ
　、　７７ａ及びＮＨＯ３７０ｂ　、　７３ｂ　、　７
４ｂ　、　７７ｂの並列接続からなるＣＭＯ８′ｃｊｍ
成されている。そしてトランスフアゲ−）７３．７４の
ＮＨＯ３７３ｂ　、　７４ｂに第１図の反転クロック信
号マ２を印加し、遅延時間τだけ遅れてトランスフアゲ
−）７０．７７のＰＨ０３７０ａ　、　７７ａに反転ク
ロック信号■１を印加するようにすれば、第１図の実施
例と同様の効果が得られる。

（ｉＶ）　　第１０図の準スタティック方式のＦＦ回路
はデータ入力端子り及びデータ出力端子Ｑを有し、その
データ入力端子りにはデータの入力制御を行なうトラン
スファゲート８０が接続されている。トランスファゲー
ト８０には、インバータ８１、トランスファゲート８２
、インバータ８３及びトランスファゲート８４からなる
閉ループ回路が接続され、さらにその閉ループ回路がデ
ータ出力端子Ｑに接続されている。閉ループ回路はトラ
ンスファゲート８２゜８３をオン状態にすることにより
、取り込まれた入力データを保持する機能を有している
。

ここで、トランスファゲート８０．８２．８４は、それ
ぞれＰＨ０３８０ａ　、　８２ａ　、　８４ａ及びＮ）
ｌＯ３８０ｂ　、　８２ｂ　。

８４ｂの並列接続からなるＣｌ４Ｏ３で構成されている
。

そしてトランスファゲート８２．８４のＮＨＯ３８２ｂ
　。

８４ｂに第１図の反転クロック信号マ２を印加し、遅延
時間τだけ遅れてトランスファゲート８０のＰＨ０３８
０ａに反転クロック信号Ｔ１を印加するようにすれば、
第１図の実施例と同様の効果が得られる。

（Ｖ）　　上記第１図、第９図及び第１０図のＦＦ回路
は、Ｃ）ｉｏｓ−（−構成１．りが、ＰＭＯ３，ＮＨＯ
３あるいは他の半導体素子で構成することもできる。

（発明の効果）以上詳細に説明したように、本発明によれば、マスタ側
スイッチング素子のオン、オフ動作がスレーブ側スイッ
チング素子のオン、オフ動作よりもタイミング的に遅れ
るような第１と第２のクロック信号を出力する回路構成
にしなので、７９７７７０７１回路の誤動作を的確に防
止できる。また本発明のタロツク制御回路は、インバー
タで構成したので、各稚環境条件に対して広い動作マー
ジンを確保することが可能となり、さらに駆動能力も低
下しないのでハード量の増大を抑制できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すフリップフロップ回路（
ＦＦ回路）用クロック制御回路の回路図、第２図は従来
のフリップフロップ回路用クロック制御回路の回路図、
第３図は第２図中のトランスファゲートの構造説明図、
第４図は第２図中のインバータの構造説明図、第５図は
第２図の動作を示すタイムチャート、第６図は第２図の
誤動作を示すタイムチャート、第７図は従来の他のクロ
ック制御回路の回路図、第８図は第１図の動作を示すタ
イムチャート、第９図は本発明の変形例を示すスタティ
ック方式のフリップフロップ回路の回路図、第１０図は
本発明の変形例を示す準スタティック方式の７９７７７
０７１回路の回路図である。５０・・・・・・マスタスレーブ型７９７１７０１１回
路＜ＦＦ回路）　、５１．５３．７０．７３．７４．７
７、８０．８２゜８４・・・・・・トランスファゲート
、５２．５４．６５．６６、６７゜７１、７２．７５．
７６、８１．８３・・・・・・インバータ、６０・・・
・・・クロック制御回路、ＣＩ、Ｃ２・・・・・・寄生
容量、Ｄ・・・・・・データ入力端子、Ｑ・・・・・・
データ出力端子、φ０゜φ・・・・・・クロック信号、
Ｊｌ　、Ｊ２・・・・・・反転クロック信号。出願人代理人　　柿　　本　　恭　　成５０：マスタス
レーブ型フリップフロップ回路６０：／ｘＪツク廻制御
回路本発明のフリップフロップ回路用クロック制御回路第１
図妊のフリップフロップ回路用クロック制御回路第２図亜トランスファケート第３図インバータ第４図第２図の動作を示すタイムチャート第５図第６図第７図Ｔ２　　Ｔ３（ＴＩ）　Ｔ　（Ｔ２）第１図の動作を示すタイムチャート第８図第９図く本発明の変形例第１σ図

Claims

【特許請求の範囲】１、第１のクロック信号によりオン、オフ動作して入力
データの保持を制御するマスタ側スイッチング素子と、
第２のクロック信号によりオン、オフ動作して前記入力
データの保持を制御するスレーブ側スイッチング素子と
を備えたマスタスレーブ型のフリップフロップ回路にお
ける前記各スイッチング素子に前記第１と第２のクロッ
ク信号をそれぞれ供給するフリップフロップ回路用クロ
ック制御回路において、３段以上直列に接続されたインバータを有し、それらの
インバータから前記第２のクロック信号を出力すると共
に、その第２のクロック信号よりもタイミング的に遅れ
た前記第１のクロック信号を出力する回路構成にしたこ
とを特徴とするフリップフロップ回路用クロック制御回
路。２、前記マスタ側スイッチング素子、スレーブ側スイッ
チング素子及びインバータは、相補型ＭＯＳトランジス
タで構成した特許請求の範囲第１項記載のフリップフロ
ップ回路用クロック制御回路。