JPH06276062A - マスタ／スレーブ型ｄフリップフロップが複数段接続された論理回路 - Google Patents
マスタ／スレーブ型ｄフリップフロップが複数段接続された論理回路Info
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- JPH06276062A JPH06276062A JP5058468A JP5846893A JPH06276062A JP H06276062 A JPH06276062 A JP H06276062A JP 5058468 A JP5058468 A JP 5058468A JP 5846893 A JP5846893 A JP 5846893A JP H06276062 A JPH06276062 A JP H06276062A
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- flop
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- G11—INFORMATION STORAGE
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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- Manipulation Of Pulses (AREA)
- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】マスタ／スレーブ型Ｄフリップフロップが複数
段接続された論理回路の最高動作周波数を向上させる。 【構成】ｉ＝１〜ｎ−１なる各ｉについて、第ｉ段のＤ
フリップフロップ１ｉの出力端が第ｉ＋１段のＤフリッ
プフロップ１ｉ＋１のデータ入力端Ｄに接続され、バッ
ファゲートｉ＋１の出力端が第ｉ＋１段のＤフリップフ
ロップ１ｉ＋１のクロック入力端Ｃに接続されている。
バッファゲートｉ＋１の伝播遅延時間は、Ｄフリップフ
ロップ１ｉの伝播遅延時間に等しい。このようなシフト
レジスタの最高動作周波数は、Ｄフリップフロップのセ
ットアップタイムをｔS とすると、１／ｔS となる。
段接続された論理回路の最高動作周波数を向上させる。 【構成】ｉ＝１〜ｎ−１なる各ｉについて、第ｉ段のＤ
フリップフロップ１ｉの出力端が第ｉ＋１段のＤフリッ
プフロップ１ｉ＋１のデータ入力端Ｄに接続され、バッ
ファゲートｉ＋１の出力端が第ｉ＋１段のＤフリップフ
ロップ１ｉ＋１のクロック入力端Ｃに接続されている。
バッファゲートｉ＋１の伝播遅延時間は、Ｄフリップフ
ロップ１ｉの伝播遅延時間に等しい。このようなシフト
レジスタの最高動作周波数は、Ｄフリップフロップのセ
ットアップタイムをｔS とすると、１／ｔS となる。
Description
【０００１】
【産業上の利用分野】本発明は、マスタ／スレーブ型Ｄ
フリップフロップが複数段接続された論理回路に関す
る。
フリップフロップが複数段接続された論理回路に関す
る。
【０００２】
【従来の技術】図８は、ｎ段のマスタ／スレーブ型Ｄフ
リップフロップ１１〜１ｎが縦続接続されたシフトレジ
スタ１０Ａを示す。クロックＣＫは、各Ｄフリップフロ
ップ１１〜１ｎのクロック入力端Ｃに共通に供給される
が、実際には各Ｄフリップフロップ１１〜１ｎのクロッ
ク入力端Ｃまでの配線長の違いにより、各クロック入力
端Ｃに供給されるクロックのタイミングがずれるので、
クロック周波数を高くすると誤動作が生じ易くなる原因
となる。
リップフロップ１１〜１ｎが縦続接続されたシフトレジ
スタ１０Ａを示す。クロックＣＫは、各Ｄフリップフロ
ップ１１〜１ｎのクロック入力端Ｃに共通に供給される
が、実際には各Ｄフリップフロップ１１〜１ｎのクロッ
ク入力端Ｃまでの配線長の違いにより、各クロック入力
端Ｃに供給されるクロックのタイミングがずれるので、
クロック周波数を高くすると誤動作が生じ易くなる原因
となる。
【０００３】この誤動作を防止するために、従来では図
９に示すように、クロックＣＫを、遅延回路２ｉ（ｉ＝
１〜ｎ）を介しＤフリップフロップ１ｉのクロック入力
端Ｃに供給し、かつ、Ｄフリップフロップ１ｉ−１の非
反転出力端とＤフリップフロップ１ｉのデータ入力端Ｄ
との間に遅延回路３ｉを接続することにより、各Ｄフリ
ップフロップにつき、入力データに対するクロックのタ
イミングを調整していた。
９に示すように、クロックＣＫを、遅延回路２ｉ（ｉ＝
１〜ｎ）を介しＤフリップフロップ１ｉのクロック入力
端Ｃに供給し、かつ、Ｄフリップフロップ１ｉ−１の非
反転出力端とＤフリップフロップ１ｉのデータ入力端Ｄ
との間に遅延回路３ｉを接続することにより、各Ｄフリ
ップフロップにつき、入力データに対するクロックのタ
イミングを調整していた。
【０００４】このシフトレジスタ１０Ｂの最高動作周波
数ｆmaxは、 ｆmax＝１／（ｔF ＋ｔS ＋ｔD ） ・・・（１） となる。ここに、 ｔF ：Ｄフリップフロップのクロック入力からデータ出
力までの伝播遅延時間 ｔS ：Ｄフリップフロップのセットアップタイム ｔD ：遅延回路３ｉの伝播遅延時間 である。式（１）から明らかなように、Ｄフリップフロ
ップ間に遅延回路３ｉを接続することにより、シフトレ
ジスタ１０Ｂの最高動作周波数ｆmaxが低下する。
数ｆmaxは、 ｆmax＝１／（ｔF ＋ｔS ＋ｔD ） ・・・（１） となる。ここに、 ｔF ：Ｄフリップフロップのクロック入力からデータ出
力までの伝播遅延時間 ｔS ：Ｄフリップフロップのセットアップタイム ｔD ：遅延回路３ｉの伝播遅延時間 である。式（１）から明らかなように、Ｄフリップフロ
ップ間に遅延回路３ｉを接続することにより、シフトレ
ジスタ１０Ｂの最高動作周波数ｆmaxが低下する。
【０００５】図１０は、従来のパターン発生回路１０Ｃ
を示す。この回路は、Ｄフリップフロップ１１〜１６が
縦続接続され、Ｄフリップフロップ１３の出力ＤＯ３及
びＤフリップフロップ１４の出力ＤＯ４が組合わせ論理
回路ＬＣに供給され、論理回路ＬＣの出力がＤフリップ
フロップ１１のデータ入力端Ｄにフィードバックされて
いる。各Ｄフリップフロップ１１〜１６のクロック入力
端Ｃに共通にクロックＣＫを供給することにより、Ｄフ
リップフロップ１６の非反転出力端から一定のパターン
が出力される。このパターン発生回路１０Ｃの最高動作
周波数ｆmaxは、論理回路ＬＣの伝播遅延時間をｔL 、
ＤフリップフロップのホールドタイムをｔH とすると、 ｆmax＝１／（ｔF ＋ｔS ＋ｔH ＋ｔL ） ・・・（２） となり、論理回路ＬＣの伝播遅延時間ｔL のためにパタ
ーン発生回路１０Ｃの最高動作周波数ｆmaxが低下す
る。
を示す。この回路は、Ｄフリップフロップ１１〜１６が
縦続接続され、Ｄフリップフロップ１３の出力ＤＯ３及
びＤフリップフロップ１４の出力ＤＯ４が組合わせ論理
回路ＬＣに供給され、論理回路ＬＣの出力がＤフリップ
フロップ１１のデータ入力端Ｄにフィードバックされて
いる。各Ｄフリップフロップ１１〜１６のクロック入力
端Ｃに共通にクロックＣＫを供給することにより、Ｄフ
リップフロップ１６の非反転出力端から一定のパターン
が出力される。このパターン発生回路１０Ｃの最高動作
周波数ｆmaxは、論理回路ＬＣの伝播遅延時間をｔL 、
ＤフリップフロップのホールドタイムをｔH とすると、 ｆmax＝１／（ｔF ＋ｔS ＋ｔH ＋ｔL ） ・・・（２） となり、論理回路ＬＣの伝播遅延時間ｔL のためにパタ
ーン発生回路１０Ｃの最高動作周波数ｆmaxが低下す
る。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上記
問題点に鑑み、マスタ／スレーブ型Ｄフリップフロップ
が複数段接続された論理回路の最高動作周波数を向上さ
せることにある。
問題点に鑑み、マスタ／スレーブ型Ｄフリップフロップ
が複数段接続された論理回路の最高動作周波数を向上さ
せることにある。
【０００７】
【課題を解決するための手段及びその作用】本発明に係
る論理回路を、実施例図中の対応する構成要素の符号を
引用して説明する。
る論理回路を、実施例図中の対応する構成要素の符号を
引用して説明する。
【０００８】第１発明は、例えば図１〜４に示す如く、
マスタ／スレーブ型Ｄフリップフロップ１ｉ（ｉ＝１〜
ｎ）がｎ段接続された論理回路において、ｉ＝１〜ｎ−
１なる各ｉについて、出力端が第ｉ＋１段のＤフリップ
フロップ１ｉ＋１のクロック入力端Ｃに接続され、入力
端が第ｉ段のＤフリップフロップ１ｉに接続され、伝播
遅延時間が第ｉ段のＤフリップフロップ１ｉのデータ入
力端Ｄから第ｉ＋１段のＤフリップフロップ１ｉ＋１の
データ入力端Ｄまでの伝播遅延時間に略等しい第１バッ
ファゲート４ｉ＋１を備えている。
マスタ／スレーブ型Ｄフリップフロップ１ｉ（ｉ＝１〜
ｎ）がｎ段接続された論理回路において、ｉ＝１〜ｎ−
１なる各ｉについて、出力端が第ｉ＋１段のＤフリップ
フロップ１ｉ＋１のクロック入力端Ｃに接続され、入力
端が第ｉ段のＤフリップフロップ１ｉに接続され、伝播
遅延時間が第ｉ段のＤフリップフロップ１ｉのデータ入
力端Ｄから第ｉ＋１段のＤフリップフロップ１ｉ＋１の
データ入力端Ｄまでの伝播遅延時間に略等しい第１バッ
ファゲート４ｉ＋１を備えている。
【０００９】この論理回路の最高動作周波数ｆmaxは、
ＤフリップフロップのセットアップタイムをｔS とする
と、近似的に、ｆmax＝１／ｔS となり、最高動作周波
数ｆm axは、Ｄフリップフロップのセットアップタイム
ｔS のみで決まる。一般に、セットアップタイムｔS は
Ｄフリップフロップの伝播遅延時間ｔF よりも相当小さ
いので、最高動作周波数ｆmaxを従来よりも大幅に向上
させることが可能となる。
ＤフリップフロップのセットアップタイムをｔS とする
と、近似的に、ｆmax＝１／ｔS となり、最高動作周波
数ｆm axは、Ｄフリップフロップのセットアップタイム
ｔS のみで決まる。一般に、セットアップタイムｔS は
Ｄフリップフロップの伝播遅延時間ｔF よりも相当小さ
いので、最高動作周波数ｆmaxを従来よりも大幅に向上
させることが可能となる。
【００１０】第１発明の第１態様では、例えば図１及び
図２に示す如く、ｉ＝１〜ｎ−１なるｉについて、第ｉ
段のＤフリップフロップ１ｉの出力端が第ｉ＋１段のＤ
フリップフロップ１ｉ＋１のデータ入力端Ｄに接続さ
れ、第１バッファゲート４ｉ＋１の伝播遅延時間ｔB が
第ｉ段のＤフリップフロップ１ｉの伝播遅延時間ｔF に
略等しい。
図２に示す如く、ｉ＝１〜ｎ−１なるｉについて、第ｉ
段のＤフリップフロップ１ｉの出力端が第ｉ＋１段のＤ
フリップフロップ１ｉ＋１のデータ入力端Ｄに接続さ
れ、第１バッファゲート４ｉ＋１の伝播遅延時間ｔB が
第ｉ段のＤフリップフロップ１ｉの伝播遅延時間ｔF に
略等しい。
【００１１】第１発明の第２態様では、例えば図３に示
す如く、ｉ＝１〜ｎ−１なるｉについて、入力端が第ｉ
段のＤフリップフロップ１ｉの出力端に接続され、出力
端が第ｉ＋１段のＤフリップフロップ１ｉ＋１のデータ
入力端Ｄに接続された組合わせ論理回路５ｉ＋１を有
し、第１バッファゲート４ｉ＋１の伝播遅延時間ｔ
B が、第ｉ段のＤフリップフロップ１ｉの伝播遅延時間
ｔF と組合わせ論理回路５ｉ＋１の伝播遅延時間ｔL と
の和に略等しい。
す如く、ｉ＝１〜ｎ−１なるｉについて、入力端が第ｉ
段のＤフリップフロップ１ｉの出力端に接続され、出力
端が第ｉ＋１段のＤフリップフロップ１ｉ＋１のデータ
入力端Ｄに接続された組合わせ論理回路５ｉ＋１を有
し、第１バッファゲート４ｉ＋１の伝播遅延時間ｔ
B が、第ｉ段のＤフリップフロップ１ｉの伝播遅延時間
ｔF と組合わせ論理回路５ｉ＋１の伝播遅延時間ｔL と
の和に略等しい。
【００１２】第１発明の第３態様では、例えば図４に示
す如く、ｉ＝１〜ｎ−１なるｉについて、複数入力の１
つの入力端が第ｉ段のＤフリップフロップ１ｉの出力端
に接続され、出力端が第ｉ＋１段のＤフリップフロップ
１ｉ＋１のデータ入力端Ｄに接続され、制御入力端に供
給される選択制御信号ＳＬに応じ該複数入力の１つを選
択して出力するセレクタ６ｉ＋１と、入力端に選択制御
信号ＳＬが供給され、出力端がセレクタ６ｉ＋１の該制
御入力端に接続され、伝播遅延時間が第１段から第ｉ−
１段迄の第１バッファゲート４２〜４ｉの伝播遅延時間
に略等しい第２バッファゲート７２〜７ｉとを有し、第
１バッファゲート４ｉ＋１の伝播遅延時間ｔB が、第ｉ
段のＤフリップフロップ１ｉの伝播遅延時間ｔF とセレ
クタ６ｉ＋１の伝播遅延時間ｔSLとの和に略等しい。
す如く、ｉ＝１〜ｎ−１なるｉについて、複数入力の１
つの入力端が第ｉ段のＤフリップフロップ１ｉの出力端
に接続され、出力端が第ｉ＋１段のＤフリップフロップ
１ｉ＋１のデータ入力端Ｄに接続され、制御入力端に供
給される選択制御信号ＳＬに応じ該複数入力の１つを選
択して出力するセレクタ６ｉ＋１と、入力端に選択制御
信号ＳＬが供給され、出力端がセレクタ６ｉ＋１の該制
御入力端に接続され、伝播遅延時間が第１段から第ｉ−
１段迄の第１バッファゲート４２〜４ｉの伝播遅延時間
に略等しい第２バッファゲート７２〜７ｉとを有し、第
１バッファゲート４ｉ＋１の伝播遅延時間ｔB が、第ｉ
段のＤフリップフロップ１ｉの伝播遅延時間ｔF とセレ
クタ６ｉ＋１の伝播遅延時間ｔSLとの和に略等しい。
【００１３】第１発明の第４態様では、例えば図７に示
す如く、ｉ＝１〜ｎ−１なる各ｉについて、第ｉ段のＤ
フリップフロップ１ｉの出力端に、伝播遅延時間が互い
に等しい第３バッファゲートがｎ−ｉ段縦続接続された
ものの第１段の第３バッファゲートの入力端が接続さ
れ、第ｎ−ｉ段の第３バッファゲートからデータを取り
出すことにより、取り出される各段の該データＤＯ１〜
ＤＯｎのタイミングを合わしている。
す如く、ｉ＝１〜ｎ−１なる各ｉについて、第ｉ段のＤ
フリップフロップ１ｉの出力端に、伝播遅延時間が互い
に等しい第３バッファゲートがｎ−ｉ段縦続接続された
ものの第１段の第３バッファゲートの入力端が接続さ
れ、第ｎ−ｉ段の第３バッファゲートからデータを取り
出すことにより、取り出される各段の該データＤＯ１〜
ＤＯｎのタイミングを合わしている。
【００１４】第２発明では、例えば図５又は図６に示す
如く、マスタ／スレーブ型Ｄフリップフロップがｎ段接
続され、１≦ｉ＜ｊ≦ｎなる１つ以上の第ｊ段のＤフリ
ップフロップ、図５ではＤフリップフロップ１３及び１
４の出力が、組合わせ論理回路ＬＣを介して第ｉ段のＤ
フリップフロップ１ｉ、例えばＤフリップフロップ１１
のデータ入力端Ｄに供給される論理回路において、第ｊ
段のＤフリップフロップ１ｉのクロック入力端Ｃにはバ
ッファゲートを介さずにクロックを供給し、第ｉ段のＤ
フリップフロップ１ｉのクロック入力端Ｃには、伝播遅
延時間ｔB が組合わせ論理回路ＬＣの伝播遅延時間ｔL
の略半分であるバッファゲートを介してクロックを供給
する。
如く、マスタ／スレーブ型Ｄフリップフロップがｎ段接
続され、１≦ｉ＜ｊ≦ｎなる１つ以上の第ｊ段のＤフリ
ップフロップ、図５ではＤフリップフロップ１３及び１
４の出力が、組合わせ論理回路ＬＣを介して第ｉ段のＤ
フリップフロップ１ｉ、例えばＤフリップフロップ１１
のデータ入力端Ｄに供給される論理回路において、第ｊ
段のＤフリップフロップ１ｉのクロック入力端Ｃにはバ
ッファゲートを介さずにクロックを供給し、第ｉ段のＤ
フリップフロップ１ｉのクロック入力端Ｃには、伝播遅
延時間ｔB が組合わせ論理回路ＬＣの伝播遅延時間ｔL
の略半分であるバッファゲートを介してクロックを供給
する。
【００１５】これにより、論理回路の最高動作周波数ｆ
maxを向上させることができる。
maxを向上させることができる。
【００１６】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００１７】［第１実施例］図１は、ｎ段のマスタ／ス
レーブ型Ｄフリップフロップ１１〜１ｎが縦続接続され
たシフトレジスタ１０Ｄを示す。
レーブ型Ｄフリップフロップ１１〜１ｎが縦続接続され
たシフトレジスタ１０Ｄを示す。
【００１８】Ｄフリップフロップ１ｉ（ｉ＝２〜ｎ）の
クロック入力端Ｃには遅延用の非反転バッファゲート４
ｉの出力端が接続され、Ｄフリップフロップ１ｉ−１の
クロック入力端Ｃには非反転バッファゲート４ｉの入力
端が接続されている。Ｄフリップフロップ１１〜１ｎは
互いに同一特性であり、非反転バッファゲート４２〜４
ｎも互いに同一特性である。Ｄフリップフロップ１１の
データ入力端Ｄ及びクロック入力端Ｃにそれぞれデータ
ＤＩ及びクロックＣＫを供給したときのＤフリップフロ
ップ１ｉ及び非反転バッファゲート４ｉ＋１の出力をそ
れぞれＤＯｉ及びＣＫｉとする。
クロック入力端Ｃには遅延用の非反転バッファゲート４
ｉの出力端が接続され、Ｄフリップフロップ１ｉ−１の
クロック入力端Ｃには非反転バッファゲート４ｉの入力
端が接続されている。Ｄフリップフロップ１１〜１ｎは
互いに同一特性であり、非反転バッファゲート４２〜４
ｎも互いに同一特性である。Ｄフリップフロップ１１の
データ入力端Ｄ及びクロック入力端Ｃにそれぞれデータ
ＤＩ及びクロックＣＫを供給したときのＤフリップフロ
ップ１ｉ及び非反転バッファゲート４ｉ＋１の出力をそ
れぞれＤＯｉ及びＣＫｉとする。
【００１９】図２は、図１の回路の動作を示すタイミム
チャートである。図２中、 ｔF ：Ｄフリップフロップのクロック入力からデータ出
力までの伝播遅延時間 ｔS ：Ｄフリップフロップのセットアップタイム ｔH ：Ｄフリップフロップのホールドタイム ｔB ：非反転バッファゲート４ｉの伝播遅延時間 である。シフトレジスタ１０Ｄの最高動作周波数ｆmax
は、 ｆmax＝１／（ｔF ＋ｔS −ｔB ） ・・・（３） となる。
チャートである。図２中、 ｔF ：Ｄフリップフロップのクロック入力からデータ出
力までの伝播遅延時間 ｔS ：Ｄフリップフロップのセットアップタイム ｔH ：Ｄフリップフロップのホールドタイム ｔB ：非反転バッファゲート４ｉの伝播遅延時間 である。シフトレジスタ１０Ｄの最高動作周波数ｆmax
は、 ｆmax＝１／（ｔF ＋ｔS −ｔB ） ・・・（３） となる。
【００２０】ｔB ＝ｔF となるように回路定数を決めれ
ば、式（３）は、 ｆmax＝１／ｔS ・・・（４） となり、最高動作周波数ｆmaxは、Ｄフリップフロップ
１ｉのセットアップタイムｔS のみで決まる。一般に、
セットアップタイムｔS はＤフリップフロップの伝播遅
延時間ｔF よりも相当小さいので、最高動作周波数ｆ
maxが従来よりも大幅に向上する。
ば、式（３）は、 ｆmax＝１／ｔS ・・・（４） となり、最高動作周波数ｆmaxは、Ｄフリップフロップ
１ｉのセットアップタイムｔS のみで決まる。一般に、
セットアップタイムｔS はＤフリップフロップの伝播遅
延時間ｔF よりも相当小さいので、最高動作周波数ｆ
maxが従来よりも大幅に向上する。
【００２１】［第２実施例］図３は、第２実施例の論理
回路１０Ｅを示す。図１と同一構成要素には、同一符号
を付している。
回路１０Ｅを示す。図１と同一構成要素には、同一符号
を付している。
【００２２】この回路では、Ｄフリップフロップ１ｉの
非反転出力端ＱとＤフリップフロップ１ｉ＋１のデータ
入力端Ｄとの間に組合わせ論理回路５ｉ＋１が接続され
ている。他の点は、図１と同一構成である。各論理回路
５ｉの伝播遅延時間をｔL とすると、論理回路１０Ｅの
最高動作周波数ｆmaxは、 ｆmax＝１／（ｔF ＋ｔS ＋ｔL −ｔB ） ・・・（５） となる。
非反転出力端ＱとＤフリップフロップ１ｉ＋１のデータ
入力端Ｄとの間に組合わせ論理回路５ｉ＋１が接続され
ている。他の点は、図１と同一構成である。各論理回路
５ｉの伝播遅延時間をｔL とすると、論理回路１０Ｅの
最高動作周波数ｆmaxは、 ｆmax＝１／（ｔF ＋ｔS ＋ｔL −ｔB ） ・・・（５） となる。
【００２３】ｔB ＝ｔF ＋ｔL となるように回路定数を
決定すれば、この式は、上式（４）と一致し、上記第１
実施例と同様に、最高動作周波数ｆmaxが従来よりも大
幅に向上する。
決定すれば、この式は、上式（４）と一致し、上記第１
実施例と同様に、最高動作周波数ｆmaxが従来よりも大
幅に向上する。
【００２４】［第３実施例］図４は、第３実施例のシフ
トレジスタ１０Ｆを示す。図１と同一構成要素には、同
一符号を付している。
トレジスタ１０Ｆを示す。図１と同一構成要素には、同
一符号を付している。
【００２５】この回路では、２入力のセレクタ６ｉの一
方の入力端がＤフリップフロップ１ｉ−１の非反転出力
端に接続され、他方の入力端に設定データＤｉが供給さ
れ、セレクタ６ｉの出力端がＤフリップフロップ１ｉの
データ入力端Ｄに接続されている。また、遅延用の非反
転バッファゲート７２〜７ｎが縦続接続され、非反転バ
ッファゲート７ｉの出力端がセレクタ６ｉの制御入力端
に接続されている。非反転バッファゲート４２〜４ｎ及
び７２〜７ｎは互いに同一特性である。
方の入力端がＤフリップフロップ１ｉ−１の非反転出力
端に接続され、他方の入力端に設定データＤｉが供給さ
れ、セレクタ６ｉの出力端がＤフリップフロップ１ｉの
データ入力端Ｄに接続されている。また、遅延用の非反
転バッファゲート７２〜７ｎが縦続接続され、非反転バ
ッファゲート７ｉの出力端がセレクタ６ｉの制御入力端
に接続されている。非反転バッファゲート４２〜４ｎ及
び７２〜７ｎは互いに同一特性である。
【００２６】非反転バッファゲート７２の入力端に供給
する選択制御信号ＳＬを低レベルにすると、セレクタ６
ｉはＤフリップフロップ１ｉ−１の出力を選択し、選択
制御信号ＳＬを高レベルにすると、設定データＤｉを選
択する。
する選択制御信号ＳＬを低レベルにすると、セレクタ６
ｉはＤフリップフロップ１ｉ−１の出力を選択し、選択
制御信号ＳＬを高レベルにすると、設定データＤｉを選
択する。
【００２７】非反転バッファゲート４ｉ及び７ｉの伝播
遅延時間を共に同一値ｔB とし、セレクタ６ｉの伝播遅
延時間をｔSLとすると、シフトレジスタ１０Ｆの最高動
作周波数ｆmaxは、 ｆmax＝１／（ｔF ＋ｔS ＋ｔSL−ｔB ） ・・・（６） となる。
遅延時間を共に同一値ｔB とし、セレクタ６ｉの伝播遅
延時間をｔSLとすると、シフトレジスタ１０Ｆの最高動
作周波数ｆmaxは、 ｆmax＝１／（ｔF ＋ｔS ＋ｔSL−ｔB ） ・・・（６） となる。
【００２８】ｔB ＝ｔF ＋ｔSLとなるように回路定数を
決定すると、式（６）は上式（４）と一致し、上記第１
実施例と同様に、最高動作周波数ｆmaxが従来よりも大
幅に向上する。
決定すると、式（６）は上式（４）と一致し、上記第１
実施例と同様に、最高動作周波数ｆmaxが従来よりも大
幅に向上する。
【００２９】［第４実施例］図５は、第４実施例のパタ
ーン発生回路１０Ｇを示す。図１０と同一構成要素に
は、同一符号を付している。
ーン発生回路１０Ｇを示す。図１０と同一構成要素に
は、同一符号を付している。
【００３０】図１０に示すパターン発生回路１０Ｃとの
相違点は、組合わせ論理回路ＬＣの出力がフィードバッ
クされるＤフリップフロップ１１のクロック入力端Ｃ
に、遅延用の非反転バッファゲート８１を接続している
点である。パターン発生回路１０Ｇの最高動作周波数ｆ
maxは、 ｆmax1＝１／（ｔF ＋ｔS ＋ｔH ＋ｔL −ｔB ） ・・・（７） ｆmax2＝１／（ｔF ＋ｔS ＋ｔH ＋ｔB ） ・・・（８） のうち小さい方の値となる。最高動作周波数ｆmaxが最
大となるのは、ｔB ＝ｔL ／２のときであり、このとき
の最高動作周波数ｆmaxは、 ｆmax2＝１／（ｔF ＋ｔS ＋ｔH ＋ｔL ／２） ・・・（９） となる。これに対し、図１０の場合の最高動作周波数ｆ
maxは上式（２）で表される。
相違点は、組合わせ論理回路ＬＣの出力がフィードバッ
クされるＤフリップフロップ１１のクロック入力端Ｃ
に、遅延用の非反転バッファゲート８１を接続している
点である。パターン発生回路１０Ｇの最高動作周波数ｆ
maxは、 ｆmax1＝１／（ｔF ＋ｔS ＋ｔH ＋ｔL −ｔB ） ・・・（７） ｆmax2＝１／（ｔF ＋ｔS ＋ｔH ＋ｔB ） ・・・（８） のうち小さい方の値となる。最高動作周波数ｆmaxが最
大となるのは、ｔB ＝ｔL ／２のときであり、このとき
の最高動作周波数ｆmaxは、 ｆmax2＝１／（ｔF ＋ｔS ＋ｔH ＋ｔL ／２） ・・・（９） となる。これに対し、図１０の場合の最高動作周波数ｆ
maxは上式（２）で表される。
【００３１】式（９）と（２）とから明らかなように、
本第４実施例によれば、最高動作周波数ｆmaxが従来よ
りも向上する。
本第４実施例によれば、最高動作周波数ｆmaxが従来よ
りも向上する。
【００３２】［第５実施例］図６は、第５実施例のパタ
ーン発生回路１０Ｈを示す。図５と同一構成要素には、
同一符号を付している。
ーン発生回路１０Ｈを示す。図５と同一構成要素には、
同一符号を付している。
【００３３】この回路では、Ｄフリップフロップ１２、
１５及び１６のクロック入力端Ｃにもそれぞれ遅延用の
非反転バッファゲート８２、８５及び８６の出力端が接
続され、非反転バッファゲート８１、８２、８５及び８
６の入力端並びにＤフリップフロップ１３、１４のクロ
ック入力端Ｃが共通に接続され、これにクロックＣＫが
供給される。非反転バッファゲート８１、８２、８５及
び８６は、互いに同一特性である。
１５及び１６のクロック入力端Ｃにもそれぞれ遅延用の
非反転バッファゲート８２、８５及び８６の出力端が接
続され、非反転バッファゲート８１、８２、８５及び８
６の入力端並びにＤフリップフロップ１３、１４のクロ
ック入力端Ｃが共通に接続され、これにクロックＣＫが
供給される。非反転バッファゲート８１、８２、８５及
び８６は、互いに同一特性である。
【００３４】パターン発生回路１０Ｈの最高動作周波数
ｆmaxは、上記第４実施例の場合と同一になる。
ｆmaxは、上記第４実施例の場合と同一になる。
【００３５】［第６実施例］図７は、第６実施例のシフ
トレジスタ１０Ｉを示す。図１と同一構成要素には、同
一符号を付している。
トレジスタ１０Ｉを示す。図１と同一構成要素には、同
一符号を付している。
【００３６】図１の回路との相違点は、Ｄフリップフロ
ップ１ｉの非反転出力端にｎ−ｉ段の遅延用の非反転バ
ッファゲート９ｎ−ｉが接続され、非反転バッファゲー
ト９ｎ−ｉから出力ＤＯｉが取り出されている点であ
る。このようにすれば、９ｎ−１〜９１及び１ｎの非反
転出力端から出力されるデータＤＯ１〜ＤＯｎを同一タ
イミングにすることができる。
ップ１ｉの非反転出力端にｎ−ｉ段の遅延用の非反転バ
ッファゲート９ｎ−ｉが接続され、非反転バッファゲー
ト９ｎ−ｉから出力ＤＯｉが取り出されている点であ
る。このようにすれば、９ｎ−１〜９１及び１ｎの非反
転出力端から出力されるデータＤＯ１〜ＤＯｎを同一タ
イミングにすることができる。
【００３７】
【発明の効果】以上説明した如く、本第１及び第２の発
明に係る、マスタ／スレーブ型Ｄフリップフロップが複
数段接続された論理回路によれば、該論理回路の最高動
作周波数を向上させることができ、特に第１発明によれ
ば、最高動作周波数がＤフリップフロップのセットアッ
プタイムのみで決まり、一般に、セットアップタイムｔ
S はＤフリップフロップの伝播遅延時間ｔF よりも相当
小さいので、論理回路の最高動作周波数を従来よりも大
幅に向上させることが可能となるという優れた効果を奏
する。
明に係る、マスタ／スレーブ型Ｄフリップフロップが複
数段接続された論理回路によれば、該論理回路の最高動
作周波数を向上させることができ、特に第１発明によれ
ば、最高動作周波数がＤフリップフロップのセットアッ
プタイムのみで決まり、一般に、セットアップタイムｔ
S はＤフリップフロップの伝播遅延時間ｔF よりも相当
小さいので、論理回路の最高動作周波数を従来よりも大
幅に向上させることが可能となるという優れた効果を奏
する。
【図１】本発明の第１実施例のシフトレジスタを示す回
路図である。
路図である。
【図２】図１の回路の動作を示すタイムチャートであ
る。
る。
【図３】本発明の第２実施例の論理回路を示す図であ
る。
る。
【図４】本発明の第３実施例のシフトレジスタを示す回
路図である。
路図である。
【図５】本発明の第４実施例のパターン発生回路を示す
図である。
図である。
【図６】本発明の第５実施例のパターン発生回路を示す
図である。
図である。
【図７】本発明の第６実施例のシフトレジスタを示す回
路図である。
路図である。
【図８】従来のシフトレジスタを示す回路図である。
【図９】従来の他のシフトレジスタを示す回路図であ
る。
る。
【図１０】従来のパターン発生回路を示す図である。
１０Ａ、１０Ｂ、１０Ｄ、１０Ｆ、１０Ｉ シフトレジ
スタ １０Ｃ、１０Ｇ、１０Ｈ パターン発生回路 １０Ｅ 論理回路 １１〜１ｎ Ｄフリップフロップ ２１〜２ｎ、３２〜３ｎ 遅延回路 ４２〜４ｎ、７２〜７ｎ、８１、８２、８５、８６、９
１〜９ｎ−ｉ 非反転バッファゲート ５２〜５ｎ、ＬＣ 組合わせ論理回路 ６２〜６ｎ セレクタ
スタ １０Ｃ、１０Ｇ、１０Ｈ パターン発生回路 １０Ｅ 論理回路 １１〜１ｎ Ｄフリップフロップ ２１〜２ｎ、３２〜３ｎ 遅延回路 ４２〜４ｎ、７２〜７ｎ、８１、８２、８５、８６、９
１〜９ｎ−ｉ 非反転バッファゲート ５２〜５ｎ、ＬＣ 組合わせ論理回路 ６２〜６ｎ セレクタ
Claims (6)
- 【請求項１】 マスタ／スレーブ型Ｄフリップフロップ
（１１〜１ｎ）がｎ段接続された論理回路において、 ｉ＝１〜ｎ−１なる各ｉについて、出力端が第ｉ＋１段
の該Ｄフリップフロップ（１ｉ＋１）のクロック入力端
（Ｃ）に接続され、入力端が第ｉ段の該Ｄフリップフロ
ップ（１ｉ）に接続され、伝播遅延時間が第ｉ段の該Ｄ
フリップフロップのデータ入力端（Ｄ）から第ｉ＋１段
の該Ｄフリップフロップのデータ入力端までの伝播遅延
時間に略等しい第１バッファゲート（４ｉ＋１）、 を有することを特徴とする論理回路。 - 【請求項２】 ｉ＝１〜ｎ−１なるｉについて、第ｉ段
の前記Ｄフリップフロップ（１ｉ）の出力端が第ｉ＋１
段の前記Ｄフリップフロップ（１ｉ＋１）のデータ入力
端（Ｄ）に接続され、 前記第１バッファゲート（４ｉ＋１）の伝播遅延時間が
第ｉ段の該Ｄフリップフロップの伝播遅延時間に略等し
いことを特徴とする請求項１記載の論理回路。 - 【請求項３】 ｉ＝１〜ｎ−１なるｉについて、入力端
が第ｉ段の前記Ｄフリップフロップ（１ｉ）の出力端に
接続され、出力端が第ｉ＋１段の前記Ｄフリップフロッ
プ（１ｉ＋１）のデータ入力端（Ｄ）に接続された組合
わせ論理回路（５ｉ＋１）を有し、 前記第１バッファゲート（４ｉ＋１）の伝播遅延時間
が、第ｉ段の該Ｄフリップフロップの伝播遅延時間と該
組合わせ論理回路の伝播遅延時間との和に略等しいこと
を特徴とする請求項１記載の論理回路。 - 【請求項４】 ｉ＝１〜ｎ−１なるｉについて、複数入
力の１つの入力端が第ｉ段の前記Ｄフリップフロップ
（１ｉ）の出力端に接続され、出力端が第ｉ＋１段の前
記Ｄフリップフロップ（１ｉ＋１）のデータ入力端
（Ｄ）に接続され、制御入力端に供給される選択制御信
号（ＳＬ）に応じ該複数入力の１つを選択して出力する
セレクタ（６ｉ＋１）と、 入力端に選択制御信号（ＳＬ）が供給され、出力端が該
セレクタの該制御入力端に接続され、伝播遅延時間が第
１段から第ｉ−１段迄の前記第１バッファゲート（４２
〜４ｉ）の伝播遅延時間に略等しい第２バッファゲート
（７２〜７ｉ）と、 を有し、該第１バッファゲートの伝播遅延時間が、第ｉ
段の該Ｄフリップフロップの伝播遅延時間と該セレクタ
の伝播遅延時間との和に略等しいことを特徴とする請求
項１記載の論理回路。 - 【請求項５】 ｉ＝１〜ｎ−１なる各ｉについて、第ｉ
段の前記Ｄフリップフロップ（１ｉ）の出力端に、伝播
遅延時間が互いに等しい第３バッファゲートがｎ−ｉ段
縦続接続されたもの（９ｎ−ｉ）の第１段の該第３バッ
ファゲートの入力端が接続され、第ｎ−ｉ段の該第３バ
ッファゲートからデータを取り出すことにより、取り出
される各段の該データ（ＤＯ１〜ＤＯｎ）のタイミング
を合わしたことを特徴とする請求項１乃至４のいずれか
１つに記載の論理回路。 - 【請求項６】 マスタ／スレーブ型Ｄフリップフロップ
（１１〜１６）がｎ段接続され、１≦ｉ＜ｊ≦ｎなる１
つ以上の第ｊ段の該Ｄフリップフロップ（１ｊ）の出力
が組合わせ論理回路（ＬＣ）を介して第ｉ段の該Ｄフリ
ップフロップ（１ｉ）のデータ入力端（Ｄ）に供給され
る論理回路において、 第ｊ段の該Ｄフリップフロップのクロック入力端（Ｃ）
にはバッファゲートを介さずにクロックを供給し、第ｉ
段の該Ｄフリップフロップのクロック入力端には、伝播
遅延時間が該組合わせ論理回路の伝播遅延時間の略半分
であるバッファゲート（８１）を介してクロックを供給
するようにしたことを特徴とする論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5058468A JPH06276062A (ja) | 1993-03-18 | 1993-03-18 | マスタ／スレーブ型ｄフリップフロップが複数段接続された論理回路 |
| GB9404474A GB2276474A (en) | 1993-03-18 | 1994-03-08 | Shift register with delay matching clock buffer |
| DE19944409371 DE4409371A1 (de) | 1993-03-18 | 1994-03-18 | Logische Schaltung mit Mehrfachstufen-Master-Slave-D-Flipflops |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5058468A JPH06276062A (ja) | 1993-03-18 | 1993-03-18 | マスタ／スレーブ型ｄフリップフロップが複数段接続された論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06276062A true JPH06276062A (ja) | 1994-09-30 |
Family
ID=13085269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5058468A Withdrawn JPH06276062A (ja) | 1993-03-18 | 1993-03-18 | マスタ／スレーブ型ｄフリップフロップが複数段接続された論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH06276062A (ja) |
| DE (1) | DE4409371A1 (ja) |
| GB (1) | GB2276474A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010541399A (ja) * | 2007-09-24 | 2010-12-24 | クゥアルコム・インコーポレイテッド | 同期回路の遅延と一致している遅延回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4422784C2 (de) * | 1994-06-29 | 1999-05-27 | Texas Instruments Deutschland | Schaltungsanordnung mit wenigstens einer Schaltungseinheit wie einem Register, einer Speicherzelle, einer Speicheranordnung oder dergleichen |
| JP3744285B2 (ja) * | 1999-10-29 | 2006-02-08 | 日本電気株式会社 | シフトレジスタ及びその制御方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691431B2 (ja) * | 1987-03-02 | 1994-11-14 | 沖電気工業株式会社 | フリツプフロツプ回路用クロツク制御回路 |
| JPH04106798A (ja) * | 1990-08-27 | 1992-04-08 | Oki Electric Ind Co Ltd | シフトレジスタ回路 |
-
1993
- 1993-03-18 JP JP5058468A patent/JPH06276062A/ja not_active Withdrawn
-
1994
- 1994-03-08 GB GB9404474A patent/GB2276474A/en not_active Withdrawn
- 1994-03-18 DE DE19944409371 patent/DE4409371A1/de not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010541399A (ja) * | 2007-09-24 | 2010-12-24 | クゥアルコム・インコーポレイテッド | 同期回路の遅延と一致している遅延回路 |
| JP2014161085A (ja) * | 2007-09-24 | 2014-09-04 | Qualcomm Incorporated | 同期回路の遅延と一致している遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4409371A1 (de) | 1994-09-22 |
| GB9404474D0 (en) | 1994-04-20 |
| GB2276474A (en) | 1994-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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