JP2010541399A

JP2010541399A - 同期回路の遅延と一致している遅延回路

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Publication number: JP2010541399A
Application number: JP2010527089A
Authority: JP
Inventors: ケスキン、ムスタファ; ペドラリ−ノイ、マルツィオ
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Current assignee: Qualcomm Inc
Priority date: 2007-09-24
Filing date: 2008-09-23
Publication date: 2010-12-24
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Abstract

【解決手段】同期回路の伝播遅延とぴったり一致する遅延を提供することが可能な遅延回路が記述されている。一デザインでは、装置は同期回路と遅延回路とを含んでいる。同期回路はデータ入力からデータ出力へのフォワードパスを含んでいる。同期回路は入力データを受け取り、伝播遅延を有する出力データを提供する。遅延回路は入力信号を受け取り、同期回路の伝播遅延と一致する遅延を有する遅延された入力信号を提供する。遅延回路は同期回路のフォワードパス中の少なくとも２つのロジックゲートを含んでいる。同期回路および遅延回路は同一または同様の回路アーキテクチャに基づいて実現され得る。遅延回路は同期回路の複製に基づき得、この複製はフィードバックループを壊されるとともにクロック入力を適切なロジック値に接続されて遅延回路を常にイネーブルとしている。
【選択図】図２

Description

本開示は、概して電子回路に関し、より具体的には遅延回路に関する。

同期回路は、クロック信号、ストローブ信号、イネーブル信号等のような制御信号によってその動作が制御されることが可能な回路である。同期回路は、入力が変わると常にそれらの出力が変化し得る組合せ回路と対照的である。同期回路の幾つかの例はラッチおよびフリップフロップを含んでいる。これらは共通のクロック信号に基づいて、同期されながら操作され得る。

ラッチやフリップフロップのような同期回路は、様々なディジタル回路デザインの中で広く使用されている。ラッチは、１ビットの情報を格納することができ、クロック信号のような制御信号によって制御されることが可能な回路である。フリップフロップは、情報の１ビットを格納することが可能であり、クロックのエッジに基づいて入力データを取り込むことが可能な回路である。ラッチとフリップフロップとの間の主な違いは透過度（transparency）である。透過度はデータがどのように取り込まれ維持されるかに関する。ラッチについては、制御信号がハイロジックにある場合は出力は入力に追随し得、制御信号がローロジックへと変化すると入力データ値が取り込まれ得、制御信号がローロジックにある間取り込まれた値が保持され得る。フリップフロップについては、入力データ値はクロック信号のあるエッジ（例えば立ち上がりエッジ）で取り込まれ得、取り込まれた値はクロック信号の別のエッジ（例えば立ち下がりエッジ）で出力に提供され得る。従って、フリップフロップの出力は入力に非透過的（non-transparent）である。これらの動作の仕方の相違が重要でない場合、「ラッチ」、「フリップフロップ」という用語は大抵の場合可換に使用される。複数のフリップフロップが並列または直列に接続されて、任意のビット数のためのレジスタを形成し得る。

同期回路はそれらの入力と出力との間で伝播遅延を有する。伝播遅延は、同期回路を実現するために使用されるロジックゲートに起因し得、集積回路（ＩＣ）工程、電源電圧、および温度（ＰＶＴ）の変動によって大きく変動し得る。同期回路が高速ディジタル回路中で使用される場合、高い動作速度をサポートし、かつ良好なタイミングマージンを達成するためにＰＶＴ変動にわたって同期回路の伝播遅延を補償することが望ましいかもしれないしまたは必要かもしれない。

同期回路の伝播遅延とぴったり一致する遅延を提供することが可能な遅延回路が、本明細書において記述されている。これらの遅延回路は高い動作速度が望まれるインターフェース回路のような高速ディジタル回路中で使用され得る。

一デザインでは、装置は同期回路と遅延回路とを具備する。本同期回路はデータ入力からデータ出力へのフォワードパスを具備し、このフォワードパスは、インバータ、ＡＮＤゲート、ＮＡＮＤゲート、ＮＯＲゲート、スイッチ等のようなロジックゲートによって実現され得る。本同期回路は入力データを受け取り、伝播遅延を有する出力データを提供する。本遅延回路は入力信号（例えば本同期回路のためのクロック信号）を受け取り、本同期回路の伝播遅延と一致する遅延を有する遅延された入力信号（例えば遅延されたクロック信号）を提供する。本遅延回路は、本同期回路のフォワードパス中の少なくとも２つのロジックゲートを具備する。

良好な遅延整合、同期回路、および遅延回路を達成することは、同一または同様の回路アーキテクチャに基づいて実現され得る。本遅延回路は同期回路の複製に基づき得、この複製はそのクロック入力を静的な（static）ロジック値に接続して遅延回路を常にイネーブルとしている。本遅延回路は、本同期回路のフォワードパス中の全てのロジックゲートを具備し得る。

本同期回路は、フィードバック構成（feedback configuration）で接続された１組のロジックゲート（例えばインバータ、ＮＯＲゲート、またはＮＡＮＤゲート）を有するラッチを具備し得る。本遅延回路は同じ組のロジックゲートを具備し得るが、フィードバックは壊されている（broken）。

本同期回路は、直列接続された第１、第２ラッチを有するフリップフロップを具備し得る。第１ラッチは上記の入力データおよびクロック信号を受け取り、第２ラッチは反転されたクロック信号を受け取るとともに上記の出力データを提供する。本遅延回路は、直列接続された第１、第２遅延セルを具備し得、第１遅延セルは上記の入力信号を受け取り、第２遅延セルは上記の遅延された入力信号を提供する。各遅延セルは同期回路中の対応するラッチの複製に基づき得る。

本開示の様々な側面および特徴は、さらに詳細に下に記述されている。

図１は、中央処理装置（ＣＰＵ）および２つのメモリを有する装置を示している。図２は入力インターフェース回路を示している。図３は、図２中の入力インターフェース回路についてのタイミング図を示している。図４Ａは、Ｄラッチを示している。図４Ｂは、図４ＡのＤラッチに対応する遅延回路を示している。図５Ａは、別のＤラッチを示している。図５Ｂは、図５ＡのＤラッチに対応する遅延回路を示している。図６Ａは、ＳＲラッチを示している。図６Ｂは、図６ＡのＳＲラッチに対応する遅延回路を示している。図７Ａは、Ｄフリップフロップを示している。図７Ｂは、図７ＡのＤフリップフロップに対応する遅延回路を示している。図８Ａは、別のＤフリップフロップを示している。図８Ｂは、図８Ａに対応する遅延回路を示している。図８Ｃは、図８Ａに対応する遅延回路を示している。図８Ｄは、図８Ａに対応する遅延回路を示している。図９Ａは、ＳＲフリップフロップを示している。図９Ｂは、図９ＡのＳＲフリップフロップに対応する遅延回路を示している。図１０は、無線通信装置のブロック図を示している。

本明細書において記述されている遅延回路はラッチ、フリップフロップ等のような同期回路の遅延と一致するために使用され得る。遅延回路は、ＣＰＵとメモリのような異なる装置間のインターフェース回路に使用され得る。ＣＰＵとメモリは同じＩＣまたは異なるＩＣの上で実現され得る。遅延回路は、また、所与の装置またはＩＣ中の内部回路に使用され得る。

図１は、ＣＰＵ１１０、メモリ１２０、１３０を有する装置１００のブロック図を示している。

ＣＰＵ１１０は、ディジタル信号プロセッサ（ＤＳＰ）、メインプロセッサ、マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）プロセッサ、複合命令セットコンピューティング（ＣＩＳＣ）プロセッサ等のようなあらゆる種類のプロセッサを具備し得る。メモリ１２０、１３０は同じか異なる種類のメモリであり得る。例えば、メモリ１２０はシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）であり得、また、メモリ１３０はＮＡＮＤフラッシュまたはＮＯＲフラッシュのようなフラッシュメモリであり得る。ＣＰＵ１１０、メモリ１２０、１３０は特定用途向け集積回路（ＡＳＩＣ）等の１つのＩＣ上で実現され得る。あるいは、ＣＰＵ１１０、メモリ１２０、１３０は個別のＩＣ上で実現され得る。

ＣＰＵ１１０はメモリ１２０とデータを交換するための入出力インターフェース回路（Ｉ／ＯＣｋｔ）１１２を含んでいる。メモリ１２０は、ＣＰＵ１１０およびメモリ１３０とそれぞれデータを交換するためのＩ／Ｏ回路１２２および１２４を含んでいる。メモリ１３０はメモリ１２０とデータを交換するためのＩ／Ｏ回路１３２を含んでいる。データのスループットを改善するためにできるだけ高いクロックレートでＣＰＵ１１０とメモリ１２０、１３０との間のインターフェースを動作させることが望ましいかもしれない。高いクロックレートは、本明細書において記述されている遅延回路をＩ／Ｏ回路１１２、１２２、１２４、および１３２中において使用することによってサポートされ得る。

図２は、入力インターフェース回路２００のデザインの概略図を示している。入力インターフェース回路２００は図１中のＩ／Ｏ回路の各々の中で使用され得る。このデザインでは、入力インターフェース回路２００は２つの同期回路２１０、２２０、および１つの遅延回路２３０を含んでいる。各同期回路はラッチ、フリップフロップなどを具備し得る。同期回路２１０は、入力データデータを受け取り、出力データＤａｔａ１を提供する。同期回路２２０は、入力データＤａｔａ１を受け取り、出力データＤａｔａ２を提供する。クロック信号ＣＬＫは、同期回路２１０のクロック入力および遅延回路２３０に提供される。遅延回路２３０は、遅延されたクロック信号ＣＬＫ１を同期回路２２０のクロック入力に提供する。

図３は、図２中の入力インターフェース回路２００についてのタイミング図を示している。同期回路２１０のための入力データおよびクロック信号ＣＬＫは、同期回路２１０のためのセットアップタイムＴ_{ｓｅｔｕｐ}およびホールドタイムＴ_ｈｏｌｄのようなタイミング要件のための良好なマージンを提供するように適切に時間を揃えられている（時間整合されている）。同期回路２１０からの出力データＤａｔａ１は、入力データＤａｔａに対して、クロック対出力（Ｃ対Ｑ）伝播遅延Ｔ_{ｄａｔａ＿ｄｅｌａｙ}だけ遅延され得る。このデータ遅延はＰＶＴ変動と同様に同期回路２１０のデザインに依存し得る。

同期回路２２０のための入力データＤａｔａ１およびクロック信号ＣＬＫ１を適切に時間整合させて同期回路２２０についてのタイミング要件のための良好なマージンを達成することが望ましい。適切な時間整合を得るために、同期回路２２０のためのクロック信号ＣＬＫ１は同期回路２１０のためのクロック信号ＣＬＫに対して、遅延Ｔ_{ｃｌｋ＿ｄｅｌａｙ}だけ遅延され得る。遅延Ｔ_{ｃｌｋ＿ｄｅｌａｙ}は、ＰＶＴ変動にわたって同期回路２１０のデータ遅延Ｔ_{ｄａｔａ＿ｄｅｌａｙ}と一致しているべきである。このことは、その結果、同期回路２１０および２２０について同様のタイミングマージンを達成することが可能であることを保証するだろう。

遅延回路２３０は直列接続された１組のインバータによって実現され得る。適切な数のインバータが、クロック遅延が名目上の条件（例えば名目上のＩＣ工程、名目上の電源電圧、および室温）の下でデータ遅延と一致するように選択され得る。よって、クロック遅延は、名目上の条件の下のデータ遅延と一致し得るのではあるが、ＰＶＴ変動にわたってデータ遅延と大きく異なり得る。これは、同期回路のアーキテクチャが遅延回路のアーキテクチャと大きく異なり得るからであり、アーキテクチャ上の違いは、ＰＶＴ変動にわたってデータとクロックの遅延が良好に追従しない結果となり得る。

一側面では、遅延回路は、その伝播遅延が遅延回路によって追従されている同期回路と同一または同様なアーキテクチャによって実現され得る。本遅延回路は、追従されているラッチまたはフリップフロップの種類またはラッチあるいはフリップフロップの具体的なデザインと同様に依存する別のデザインで実現され得る。簡潔化のために、幾つかの例示的遅延回路のデザインが記述される。

図４Ｂは、遅延回路４３０のデザインの概略図を示している。これは図４Ａ中のＤラッチ４１０に基づいている。遅延回路４３０はＤラッチ４１０の遅延とぴったり一致する遅延を提供することが可能である。遅延回路４３０はインバータ４１２、ＡＮＤゲート４１４、４１６、ＮＯＲゲート４１８、４２０を含んでいる。これらは、以下の違いとともに図４Ａについて上記されているように接続されている。第１に、ＡＮＤゲート４１４、４１６の第２入力は（クロック入力ではなく）電源電圧ＶＤＤに接続されてこれらのＡＮＤゲートを常にイネーブルとしている。第２に、フィードバックループは壊され、ＮＯＲゲート４１８の第２入力は（ＮＯＲゲート４２０の出力ではなく）回路のグランドに接続されてインバータ４１２の出力をＮＯＲゲート４１８を通過させる。ＮＯＲゲート４１８の出力はＮＯＲゲート４２０の第２入力に接続されてＤラッチ４１０中と同じ出力負荷を達成する。ＮＯＲゲート４１８の出力は遅延回路４３０のＱ出力に接続され、ＮＯＲゲート４２０の出力は使用されない。

図４Ｂは遅延回路４３０のシンボルも示している。入力信号Ｓｉｎは遅延回路４３０のＤ入力に提供され得、遅延された入力信号Ｓｏｕｔは遅延回路４３０のＱ出力によって提供され得る。Ｓｏｕｔ信号はＤラッチ４１０の出力データＤｏｕｔと同様の遅延を観察するだろう。遅延回路４３０が使用されて、クロック信号ＣＬＫを遅らせてＤラッチ４１０の遅延と一致させ得る。この場合、Ｓｉｎ信号はクロック信号ＣＬＫであり得、Ｓｏｕｔ信号は遅延されたクロック信号ＣＬＫ１であり得る。

Ｄラッチ５１０は以下のように動作する。Ｄラッチ５１０のクロック入力がロジックハイにある場合、スイッチ５１２は閉じており、スイッチ５１４は開かれており、入力データＤｉｎはインバータ５１６、５１８を通過させられ、出力データＤｏｕｔとして提供される。クロック入力がローロジックへと変化すると、スイッチ５１２が開かれ、スイッチ５１４が閉じられ、インバータ５１６および５１８は正帰還によって入力データ値を取り込み、格納する。

図５Ｂは、遅延回路５３０のデザインの概略図を示している。これは図５Ａ中のＤラッチ５１０に基づいている。遅延回路５３０は、スイッチ５１２、５１４、およびインバータ５１６、５１８、５２０を含んでいる。これらは、以下の違いとともに図５Ａについて上記されているように接続されている。スイッチ５１２の制御入力およびインバータ５２０の入力は（クロック入力ではなく）電源電圧ＶＤＤに接続されてスイッチ５１２を常にイネーブルとしているとともにスイッチ５１４をディセーブルとしている。遅延回路５３０のインバータ５１６、５１８はＤラッチ５１０中のインバータ５１６、５１８と同様の負荷を観察する。図５Ｂは遅延回路５３０のシンボルも示している。

ＳＲラッチ６１０は以下のように動作する。ＳＲラッチ６１０のクロック入力がロジックハイにある場合、ＮＡＮＤゲート６１４、６１６はイネーブルとされている。Ｑ出力は、Ｓ入力がロジックハイにある場合、ロジックハイへとセットされており、Ｒ入力がロジックハイにある場合、ローロジックへとリセットされている。ＳＲラッチ６１０のクロック入力がローロジックにある場合、ＮＡＮＤゲート６１４、６１６はディセーブルとされており、ＮＡＮＤゲート６１８、６２０は入力データ値を取り込み、格納する。

図４Ａ、図５Ａ、および図６Ａは、ＤラッチおよびＳＲラッチの幾つかの例示的デザインを示している。ＤラッチおよびＳＲラッチは他のデザインによっても実現され得る。図４Ｂ、図５Ｂ、および図６Ｂは、図４Ａ、図５Ａ、および図６Ａにおいて示されているＤラッチおよびＳＲラッチのデザインについての遅延回路の例示的デザインをそれぞれ示している。遅延回路はＪＫラッチのような他の種類のラッチについても実現され得る。

一般に、ラッチのための遅延回路は、ラッチに使用されているのと同一か同様の回路アーキテクチャによって実現され得る。一デザインでは、遅延回路はラッチの複製に基づいている。遅延回路について、フォワードパスはイネーブルとされ得、フィードバックループは壊され得る。例えば、フィードバックループは、図４ＡにおいてＮＯＲゲート４２０の出力とＮＯＲゲート４１８の入力との間の接続を取り除くことによって、図５Ａにおいてスイッチ５１４を開くことによって、図６ＡにおいてＮＡＮＤゲート６２０の出力とＮＡＮＤゲート６１８の入力との間の接続を取り除くことによって、壊され得る。遅延回路については、クロック／制御信号および壊されたフィードバックループに起因して分離されたゲート入力は、電源電圧および／または回路グランドに接続されて、必要に応じて遅延回路を常にイネーブルとし得る。したがって、遅延回路はラッチの開ループ構成であって、ラッチと同様の負荷を有している。遅延回路を同一か同様の回路アーキテクチャ、ロジックゲート、および負荷によって実現することによって、遅延回路の遅延は、ＰＶＴ変動にわたってラッチの伝播遅延とぴったり一致し得る。さらに、正確な遅延整合は、プログラム可能回路類、較正等を使用せずに達成され得る。

他のデザインでは、遅延回路は、ラッチ中のロジックゲートの部分集合を含み得る。１つ以上のロジックゲートが遅延回路のためのロジックゲートの個数を減じるために省略され得る。図４Ｂ中の遅延回路４３０については、ＡＮＤゲート４１６および／またはＮＯＲゲート４２０が省略され得る。図５Ｂ中の遅延回路５３０については、スイッチ５１４および／またはインバータ５２０が省略され得る。図６Ｂ中の遅延回路６３０については、ＮＡＮＤゲート６１６および／または６２０が省略され得る。省略されたロジックゲートは負荷に影響し得る。このことは、正確さがより低い遅延整合につながり得る。省略されたロジックゲートは、キャパシタンスを加えることによって、存在するロジックゲートなどのサイズを調整することによって、補償され得る。

図７Ａは、エッジトリガーされる（エッジでトリガされる）Ｄフリップフロップ７００のデザインの概略図を示している。これは２つのＤラッチ７１０ａ、７１０ｂ、およびインバータ７３２を含んでいる。インバータ７３２はクロック信号ＣＬＫを受け取り、反転されたクロック信号ＣＬＫＢを提供する。Ｄラッチ７１０ａは、そのＤ入力で入力データＤｉｎを受け取り、そのクロック入力でクロック信号ＣＬＫを受け取る。Ｄラッチ７１０ｂは、そのクロック入力で反転されたクロック信号ＣＬＫＢを受け取り、そのＤ入力をＤラッチ７１０ａのＱ出力に接続されている。

図７Ｂは、遅延回路７３０のデザインの概略図を示している。これは図７Ａ中のＤフリップフロップ７００に基づいている。遅延回路７３０は、直列接続された遅延セル７４０ａ、７４０ｂを含んでいる。遅延セル７４０ａは、その入力で入力信号Ｓｉｎを受け取り、遅延セル７４０ｂにその出力を提供する。遅延セル７４０ｂは遅延された入力信号Ｓｏｕｔを提供する。図７Ｂにおいて示されているデザインでは、遅延セル７４０ａ、７４０ｂは、各々、図４Ｂ中の遅延回路４３０によって実現されている。遅延セル７４０ａ中のインバータ４１２ａおよびＡＮＤゲート４１６ａは入力信号Ｓｉｎを受け取る。遅延セル７４０ｂ中のインバータ４１２ｂおよびＡＮＤゲート４１６ｂは、遅延セル７４０ａ中のＮＯＲゲート４１８ａの出力に接続されている。遅延セル７４０ｂ中のＮＯＲゲート４１８ｂは遅延された入力信号Ｓｏｕｔを提供する。

図８Ｂは、遅延回路８３０のデザインの概略図を示している。これは図８Ａ中のＤフリップフロップ８００に基づいている。遅延回路８３０は、直列かつ図７Ｂ中の遅延回路７３０中の遅延セル７４０ａ、７４０ｂと同じように接続されている遅延セル８４０ａ、８４０ｂを含んでいる。遅延セル８４０ａ、８４０ｂは、各々、図５Ｂ中の遅延回路５３０によって実現されている。遅延セル８４０ａ中のスイッチ５１２ａは入力信号Ｓｉｎを受け取る。遅延セル８４０ｂ中のスイッチ５１２ｂは遅延セル８４０ａ中のインバータ５１８ａの出力に接続されている。遅延セル８４０ｂ中のインバータ５１８ｂは遅延された入力信号Ｓｏｕｔを提供する。

図８Ｃは、図８Ｂ中の元の場所からスイッチおよびインバータが並べ替えられた遅延回路８３０の概略図を示している。各遅延セル８４０について、フォワードパスはスイッチ５１２、およびインバータ５１６、５１８を含んでおり、スイッチ５１２は常にイネーブルとされている。各遅延セル８４０について、フィードバック経路は、常にディセーブルとされているが負荷を整合させるためにインバータ５１８の出力に接続されているスイッチ５１４を含んでいる。

図８Ｄは、遅延回路８３２のデザインの概略図を示している。これは、図８Ｃ中の遅延回路８３０中のロジックゲートの部分集合を含んでいる。遅延回路８３２は直列接続された遅延セル８４２ａ、８４２ｂを含んでいる。各遅延セル８４２は、フォワードパス中でスイッチ５１２、インバータ５１６、５１８を含んでいる。各遅延セル８４２について、スイッチ５１４およびインバータ５２０は遅延回路８３２のデザインを簡素化するために省略されている。さらにデザインを簡素化するために、フォワードパス中の４つのインバータのうちの２つが省略され得る。

図９Ｂは、遅延回路９３０のデザインの概略図を示している。これは図９Ａ中のＳＲフリップフロップ９００に基づいている。遅延回路９３０は、直列接続された遅延セル９４０ａ、９４０ｂを含んでいる。遅延セル９４０ａ、９４０ｂは、各々、図６Ｂ中の遅延回路６３０によって実現されている。遅延セル９４０ａ中のＮＡＮＤゲート６１４ａは入力信号Ｓｉｎを受け取る。遅延セル９４０ｂ中のＮＡＮＤゲート６１４ｂは、遅延セル９４０ａ中のＮＡＮＤゲート６１８ａの出力に接続されている。遅延セル９４０ｂ中のＮＡＮＤゲート６１８ｂは遅延された入力信号Ｓｏｕｔを提供する。

図７Ａ、図８Ａ、および図８Ａは、ＤフリップフロップおよびＳＲフリップフロップの幾つかの例示的デザインを示している。ＤフリップフロップおよびＳＲフリップフロップは他のデザインによっても実現され得る。図７Ｂ、図８Ｂ、および図９Ｂは、図７Ａ、図８Ａ、および図８Ａにおいて示されているＤフリップフロップおよびＳＲフリップフロップのデザインについての遅延回路の例示的デザインをそれぞれ示している。遅延回路はＪＫフリップフロップのような他の種類のフリップフロップについても実現され得る。

一般に、フリップフロップのための遅延回路は、フリップフロップに使用されているのと同一か同様の回路アーキテクチャによって実現され得る。一デザインでは、遅延回路はフリップフロップの複製に基づいている。遅延回路について、フィードバックループは壊され得る。クロック／制御信号および壊されたフィードバックループに起因して分離されたゲート入力は、電源電圧および／または回路グランドに接続されて、必要に応じて遅延回路を常にイネーブルとし得る。

他のデザインでは、遅延回路は、フリップフロップ中のロジックゲートの部分集合を含み得る。１つ以上のロジックゲートが遅延回路のためのロジックゲートの個数を減じるために省略され得る。図７Ｂ中の遅延回路７３０については、ＡＮＤゲート４１６ａ、ＡＮＤゲート４１６ｂ、ＮＯＲゲート４２０ａ、および／またはＮＯＲゲート４２０ｂが省略され得る。図８Ｂ中の遅延回路８３０については、スイッチ５１４ａ、スイッチ５１４ｂ、インバータ５２０ａ、および／またはインバータ５２０ｂが省略され得る。図９Ｂ中の遅延回路９３０については、ＮＡＮＤゲート６１６ａ、６１６ｂ、６２０ａ、および／または６２０ｂが省略され得る。

遅延回路のロジックゲートは対応する同期回路中のロジックゲートとは異なる形でも配置され得る。例として、図８Ｄ中の遅延回路８３２について、インバータ５１６ａがスイッチ５１２ａの前に配置され得る。

本明細書において記述されている遅延回路が用いられて、クロックおよび他の信号を、ラッチおよびフリップフロップからのデータ信号と同様の量だけ遅らせ得る。遅延回路が、高速インターフェース回路（例えば図１において示されているもの）中で使用されてデータおよびクロック／ストローブ信号を時間整列させ得る。これらの高速インターフェース回路はＣＰＵ、メモリ、プログラム可能なブロック等のレジスタ向けであり得る。遅延回路は、クロック／制御信号とデータ信号との正確な遅延の一致が望まれる内部回路にも使用され得る。

本明細書において記述されている遅延回路は、通信、ネットワーキング、コンピューティング、家電などのような様々な適用形態に使用され得る。遅延回路は、携帯電話、携帯情報端末（ＰＤＡ）、無線通信装置、携帯型装置、無線モデム、ラップトップ型コンピュータ、コードレス電話機などに使用され得る。以下に、無線通信装置中での遅延回路の典型的な使用が記述されている。

図１０は、無線通信システム中の無線通信装置１０００のデザインのブロック図を示している。無線装置１０００は、携帯電話、端末、ハンドセット、ＰＤＡ等であり得る。無線通信システムは、符号分割多重アクセス方式（ＣＤＭＡ）システム、グローバル移動体通信システム（ＧＳＭ）システムなどであり得る。

無線装置１０００は、受信経路および送信経路によって双方向通信を提供することが可能である。受信経路においては、基地局（図示せず）によって送信された信号は、アンテナ１０１２によって受け取られ、受信器（ＲＣＶＲ）１０１４に提供される。受信器１０１４は受信信号を調整し、ＡＳＩＣ１０２０に入力信号を提供する。送信経路においては、送信器（ＴＭＴＲ）１０１６はＡＳＩＣ１０２０から出力信号を受け取り調整し、変調された信号を生成する。変調された信号はアンテナ１０１２によって基地局へ送信される。

ＡＳＩＣ１０２０は様々な処理ユニット、インターフェースユニット、および記憶ユニット、例としてモデムプロセッサ１０２２、ＣＰＵ１０２４、グラフィック処理装置（ＧＰＵ）１０２６、内部記憶装置１０２８、コントローラ／プロセッサ１０３０、外部バスインターフェース（ＥＢＩ）１０３２、１０３４、外部ドライバ１０３６を含み得る。モデムプロセッサ１０２２は、データ送信および受信のための処理（例えば符号化、変調、復調、復号など）を行ない得る。ＣＰＵ１０２４は無線装置１０００のための様々な種類の処理（例えばより高層のアプリケーション処理）を行ない得る。ＧＰＵ１０２６は無線装置１０００のためのグラフィック処理および動画処理を行ない得る。内部記憶装置１０２８はＡＳＩＣ１０２０中の各種ユニットのためのデータおよび／または指示を格納し得る。コントローラ／プロセッサ１０３０はＡＳＩＣ１０２０中の様々な処理およびインターフェースユニットの動作を指揮し得る。ＥＢＩ１０３２は、ＡＳＩＣ１０２０とＳＤＲＡＭ１０４２との間のデータの移動を円滑にする。ＥＢＩ１０３４は、ＡＳＩＣ１０２０とフラッシュメモリ１０４４との間のデータの移動を円滑にする。外部ドライバ１０３６はアナログまたはディジタルインターフェースによって外部装置１０４６を駆動する。本明細書において記述されている遅延回路は図１０に示されている処理ユニット、メモリユニット、およびインターフェースユニット中のうちの任意のものの中（の例えばＩ／Ｏ回路中）で実現され得る。

本明細書において記述されている遅延回路は、ＤＳＰ、ディジタル信号処理装置（ＤＳＰＤ）、プログラム可能論理回路（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子回路装置、メモリ装置等のような様々なハードウェアユニットにおいて実施され得る。遅延回路は、ＡＳＩＣ、混合信号ＩＣ、無線周波数ＩＣ（ＲＦＩＣ）等のような様々な種類のＩＣ中で使用され得る。遅延回路は、相補金属酸化膜半導体（ＣＭＯＳ）、Ｎチャネル型ＭＯＳ（ｎＭＯＳ）、Ｐチャネル型ＭＯＳ（ｐＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、砒化ガリウムなど（ＧａＡｓ）のような様々なＩＣプロセス技術において製造され得る。遅延回路も、あらゆる装置サイズ技術（例えば１３０ナノメートル（ｎｍ）、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ等）で製造され得る。

本明細書において記述されている遅延回路を実現する装置はスタンドアロン型装置または大型装置の一部であり得る。装置は（ｉ）スタンドアロン型ＩＣ、（ｉｉ）データまたは指示を格納するためのメモリＩＣを含み得る１つ以上のＩＣの組、（ｉｉｉ）移動局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｉｖ）ＲＦ受信器（ＲＦＲ）またはＲＦ送信器／受信器（ＲＴＲ）のようなＲＦＩＣ、（ｖ）他の装置と混載され得るモジュール、（ｖｉ）携帯電話、無線装置、ハンドセット、あるいはモバイルユニット、（ｖｉｉ）同様のもの、であり得る。

本開示の以上の記述は、あらゆる当業者が本開示を実行または使用することを可能にするために提供されている。本開示に対する様々な修正は当業者にとって容易に明らかになり、また、本明細書において定義されている包括的な原理は、本開示の範囲から逸脱することなく他の変形体に適用され得る。したがって、本発明は、本明細書において記述されている例およびデザインに制限されることを意図されておらず、本明細書において開示されている原理および新規な特徴と一貫している最も広い範囲と一致するべきである。

Claims

データ入力からデータ出力へのフォワードパスを具備し、入力データを受け取り、伝播遅延を有する出力データを提供する同期回路と、
入力信号を受け取り、前記同期回路の前記伝播遅延と一致する遅延を有する遅延された入力信号を提供し、前記同期回路のフォワードパス中の少なくとも２つのロジックゲートを具備する、遅延回路と、
を具備する装置。
前記同期回路がフィードバック構成で接続された１対のロジックゲートを具備し、
前記遅延回路が前記フィードバックを壊された前記１対のロジックゲートを具備する、
請求項１の装置。
前記遅延回路の前記１対のロジックゲートが第１、第２ロジックゲートを具備し、
前記第１ロジックゲートが前記第２ロジックゲートの入力に接続された出力を有するとともに前記遅延された入力信号を提供し、
前記第２ロジックゲートが前記第２ロジックゲートの入力から分離された出力を有する、
請求項２の装置。
前記１対のロジックゲートが、インバータ、またはＮＯＲゲート、またはＮＡＮＤゲートを具備する、
請求項２の装置。
前記同期回路が前記フォワードパス中で少なくとも１つのインバータおよび少なくとも１つのスイッチを有するＤラッチを具備し、
前記遅延回路が少なくとも１つのインバータおよび少なくとも１つのスイッチを具備する、
請求項１の装置。
前記同期回路が直列接続された第１、第２ラッチを有するフリップフロップを具備し、
前記第１ラッチが前記入力データおよびクロック信号を受け取り、
前記第２ラッチが反転されたクロック信号を受け取るとともに前記出力データを提供し、
前記遅延回路が直列接続された第１、第２遅延セルを具備し、
前記第１遅延セルが前記入力信号を受け取り、
前記第２遅延セルが前記遅延された入力信号を提供する、
請求項１の装置。
前記第１、第２ラッチが、各々、フィードバック構成で接続された１対のロジックゲートを具備し、
前記第１遅延セルが、前記１対のロジックゲートがフィードバックを壊され且つ前記クロック信号が静的なロジック値によって置換されて前記第１遅延セルを常にイネーブルとしている第１ラッチの複製に基づいており、
前記第２遅延セルが、前記１対のロジックゲートがフィードバックを壊され且つ前記反転されたクロック信号が静的なロジック値によって置換された第２ラッチの複製に基づいている、
請求項６の装置。
前記同期回路が、クロック信号に基づいて前記出力データを提供し、前記遅延回路が前記クロック信号を前記入力信号として受け取るとともに遅延されたクロック信号を前記遅延された入力信号として提供する、
請求項１の装置。
前記同期回路および前記遅延回路が、共通の回路アーキテクチャに基づいている、
請求項１の装置。
前記遅延回路が前記同期回路の複製に基づいており、前記複製が、クロック入力を静的なロジック値に接続されて前記遅延回路を常にイネーブルとしている、
請求項１の装置。
前記遅延回路が、前記同期回路の前記フォワードパス中の全てのロジックゲートを具備する、
請求項１の装置。
前記遅延回路が、少なくとも２つのインバータ、ＡＮＤゲート、ＮＡＮＤゲート、ＮＯＲゲート、およびスイッチを具備する、
請求項１の装置。
前記同期回路が、Ｄラッチ、ＳＲラッチ、ＪＫラッチ、Ｄフリップフロップ、ＳＲフリップフロップ、およびＪＫフリップフロップの少なくとも１つを具備する、
請求項１の装置。
データ入力からデータ出力へのフォワードパスを具備し、入力データを受け取り、伝播遅延を有する出力データを提供する同期回路と、
入力信号を受け取り、前記同期回路の前記伝播遅延と一致する遅延を有する遅延された入力信号を提供し、前記同期回路のフォワードパス中の少なくとも２つのロジックゲートを具備する、遅延回路と、
を具備する集積回路。
前記同期回路がフィードバック構成で接続された１対のロジックゲートを具備し、
前記遅延回路が前記フィードバックを壊された前記１対のロジックゲートを具備する、
請求項１４の集積回路。
前記同期回路が直列接続された第１、第２ラッチを有するフリップフロップを具備し、
前記第１ラッチが前記入力データおよびクロック信号を受け取り、
前記第２ラッチが反転されたクロック信号を受け取るとともに前記出力データを提供し、
前記遅延回路が直列接続された第１、第２遅延セルを具備し、
前記第１遅延セルが前記入力信号を受け取り、
前記第２遅延セルが前記遅延された入力信号を提供する、
請求項１４の集積回路。
前記遅延回路が前記同期回路の複製に基づいており、前記複製が、クロック入力を静的なロジック値に接続されて前記遅延回路を常にイネーブルとしている、
請求項１４の集積回路。
データ入力からデータ出力へのフォワードパスを具備し、第１入力データを受け取り、クロック信号に基づいて伝播遅延を有する第１出力データを提供する第１同期回路と、
前記第１同期回路に接続され、前記第１出力データを受け取り、遅延されたクロック信号に基づいて第２出力データを提供する、第２同期回路と、
前記クロック信号を受け取り、前記第１同期回路の前記伝播遅延と一致する遅延を有する前記遅延されたクロック信号を提供し、前記第１同期回路の前記フォワードパス中の少なくとも２つのロジックゲートを具備する、遅延回路と、
を具備する装置。
前記第１同期回路がフィードバック構成で接続された１対のロジックゲートを具備し、
前記遅延回路が前記フィードバックを壊された前記１対のロジックゲートを具備する、
請求項１８の集積回路。
前記第１同期回路が直列接続された第１、第２ラッチを有するフリップフロップを具備し、
前記遅延回路が直列接続された第１、第２遅延セルを具備し、
前記第１遅延セルが前記クロック信号を受け取り、
前記第２遅延セルが前記遅延されたクロック信号を提供する、
請求項１８の装置。
前記第１、第２同期回路および前記遅延回路が、中央演算処理装置（ＣＰＵ）またはメモリのための入力インターフェース回路の一部である、
請求項１８の装置。
データ入力からデータ出力へのフォワードパスを具備する同期回路によって、入力データに対して伝播遅延を有する出力データを提供し、
前記同期回路のフォワードパス中の少なくとも２つのロジックゲートを具備する遅延回路によって入力信号を遅延させて、前記同期回路の前記伝播遅延と一致する遅延を有する遅延された入力信号を取得する、
ことを具備する方法。
クロック信号に基づいて前記同期回路を動作させ、
前記遅延回路のクロック入力を静的なロジック値に接続することによって前記遅延回路をイネーブルとする、
ことをさらに具備する請求項２２の方法。
データ入力からデータ出力へのフォワードパスを具備する同期回路によって、入力データに対して伝播遅延を有する出力データを提供するための手段と、
前記同期回路のフォワードパス中の少なくとも２つのロジックゲートを具備する遅延回路によって入力信号を遅延させて、前記同期回路の前記伝播遅延と一致する遅延を有する遅延された入力信号を取得するための手段と、
ことを具備する装置。
クロック信号に基づいて前記同期回路を動作させるための手段と、
前記遅延回路のクロック入力を静的なロジック値に接続することによって前記遅延回路をイネーブルとするための手段と、
ことをさらに具備する請求項２４の装置。