JP2014161085A - 同期回路の遅延と一致している遅延回路 - Google Patents
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Abstract
【解決手段】装置は同期回路と遅延回路とを含んでいる。同期回路はデータ入力からデータ出力へのフォワードパスを含んでいる。同期回路は入力データを受け取り、伝播遅延を有する出力データを提供する。遅延回路は入力信号を受け取り、同期回路の伝播遅延と一致する遅延を有する遅延された入力信号を提供する。遅延回路は同期回路のフォワードパス中の少なくとも2つのロジックゲートを含んでいる。同期回路および遅延回路は同一または同様の回路アーキテクチャに基づいて実現され得る。遅延回路は同期回路の複製に基づき得、この複製はフィードバックループを壊されるとともにクロック入力を適切なロジック値に接続されて遅延回路を常にイネーブルとしている。
【選択図】図2
Description
[先行技術文献]
[特許文献]
[特許文献1]米国特許第6362657号明細書
[特許文献2]米国特許出願公開第2002/186801号明細書
[特許文献3]米国特許出願公開第2006/082400号明細書
[特許文献4]米国特許出願公開第2004/221144号明細書
[特許文献5]米国特許出願公開第2003/112910号明細書
以下に、本願出願時の請求の範囲に記載された発明を付記する。
[1]データ入力からデータ出力へのフォワードパスを具備し、入力データを受け取り、伝播遅延を有する出力データを提供する同期回路と、
入力信号を受け取り、前記同期回路の前記伝播遅延と一致する遅延を有する遅延された入力信号を提供し、前記同期回路のフォワードパス中の少なくとも2つのロジックゲートを具備する、遅延回路と、
を具備する装置。
[2]前記同期回路がフィードバック構成で接続された1対のロジックゲートを具備し、
前記遅延回路が前記フィードバックを壊された前記1対のロジックゲートを具備する、
[1]の装置。
[3]前記遅延回路の前記1対のロジックゲートが第1、第2ロジックゲートを具備し、
前記第1ロジックゲートが前記第2ロジックゲートの入力に接続された出力を有するとともに前記遅延された入力信号を提供し、
前記第2ロジックゲートが前記第2ロジックゲートの入力から分離された出力を有する、
[2]の装置。
[4]前記1対のロジックゲートが、インバータ、またはNORゲート、またはNANDゲートを具備する、
[2]の装置。
[5]前記同期回路が前記フォワードパス中で少なくとも1つのインバータおよび少なくとも1つのスイッチを有するDラッチを具備し、
前記遅延回路が少なくとも1つのインバータおよび少なくとも1つのスイッチを具備する、
[1]の装置。
[6]前記同期回路が直列接続された第1、第2ラッチを有するフリップフロップを具備し、
前記第1ラッチが前記入力データおよびクロック信号を受け取り、
前記第2ラッチが反転されたクロック信号を受け取るとともに前記出力データを提供し、
前記遅延回路が直列接続された第1、第2遅延セルを具備し、
前記第1遅延セルが前記入力信号を受け取り、
前記第2遅延セルが前記遅延された入力信号を提供する、
[1]の装置。
[7]前記第1、第2ラッチが、各々、フィードバック構成で接続された1対のロジックゲートを具備し、
前記第1遅延セルが、前記1対のロジックゲートがフィードバックを壊され且つ前記クロック信号が静的なロジック値によって置換されて前記第1遅延セルを常にイネーブルとしている第1ラッチの複製に基づいており、
前記第2遅延セルが、前記1対のロジックゲートがフィードバックを壊され且つ前記反転されたクロック信号が静的なロジック値によって置換された第2ラッチの複製に基づいている、
[6]の装置。
[8]前記同期回路が、クロック信号に基づいて前記出力データを提供し、前記遅延回路が前記クロック信号を前記入力信号として受け取るとともに遅延されたクロック信号を前記遅延された入力信号として提供する、
[1]の装置。
[9]前記同期回路および前記遅延回路が、共通の回路アーキテクチャに基づいている、
[1]の装置。
[10]前記遅延回路が前記同期回路の複製に基づいており、前記複製が、クロック入力を静的なロジック値に接続されて前記遅延回路を常にイネーブルとしている、
[1]の装置。
[11]前記遅延回路が、前記同期回路の前記フォワードパス中の全てのロジックゲートを具備する、
[1]の装置。
[12]前記遅延回路が、少なくとも2つのインバータ、ANDゲート、NANDゲート、NORゲート、およびスイッチを具備する、
[1]の装置。
[13]前記同期回路が、Dラッチ、SRラッチ、JKラッチ、Dフリップフロップ、SRフリップフロップ、およびJKフリップフロップの少なくとも1つを具備する、
[1]の装置。
[14]データ入力からデータ出力へのフォワードパスを具備し、入力データを受け取り、伝播遅延を有する出力データを提供する同期回路と、
入力信号を受け取り、前記同期回路の前記伝播遅延と一致する遅延を有する遅延された入力信号を提供し、前記同期回路のフォワードパス中の少なくとも2つのロジックゲートを具備する、遅延回路と、
を具備する集積回路。
[15]前記同期回路がフィードバック構成で接続された1対のロジックゲートを具備し、
前記遅延回路が前記フィードバックを壊された前記1対のロジックゲートを具備する、
[14]の集積回路。
[16]前記同期回路が直列接続された第1、第2ラッチを有するフリップフロップを具備し、
前記第1ラッチが前記入力データおよびクロック信号を受け取り、
前記第2ラッチが反転されたクロック信号を受け取るとともに前記出力データを提供し、
前記遅延回路が直列接続された第1、第2遅延セルを具備し、
前記第1遅延セルが前記入力信号を受け取り、
前記第2遅延セルが前記遅延された入力信号を提供する、
[14]の集積回路。
[17]前記遅延回路が前記同期回路の複製に基づいており、前記複製が、クロック入力を静的なロジック値に接続されて前記遅延回路を常にイネーブルとしている、
[14]の集積回路。
[18]データ入力からデータ出力へのフォワードパスを具備し、第1入力データを受け取り、クロック信号に基づいて伝播遅延を有する第1出力データを提供する第1同期回路と、
前記第1同期回路に接続され、前記第1出力データを受け取り、遅延されたクロック信号に基づいて第2出力データを提供する、第2同期回路と、
前記クロック信号を受け取り、前記第1同期回路の前記伝播遅延と一致する遅延を有する前記遅延されたクロック信号を提供し、前記第1同期回路の前記フォワードパス中の少なくとも2つのロジックゲートを具備する、遅延回路と、
を具備する装置。
[19]前記第1同期回路がフィードバック構成で接続された1対のロジックゲートを具備し、
前記遅延回路が前記フィードバックを壊された前記1対のロジックゲートを具備する、
[18]の集積回路。
[20]前記第1同期回路が直列接続された第1、第2ラッチを有するフリップフロップを具備し、
前記遅延回路が直列接続された第1、第2遅延セルを具備し、
前記第1遅延セルが前記クロック信号を受け取り、
前記第2遅延セルが前記遅延されたクロック信号を提供する、
[18]の装置。
[21]前記第1、第2同期回路および前記遅延回路が、中央演算処理装置(CPU)またはメモリのための入力インターフェース回路の一部である、
[18]の装置。
[22]データ入力からデータ出力へのフォワードパスを具備する同期回路によって、入力データに対して伝播遅延を有する出力データを提供し、
前記同期回路のフォワードパス中の少なくとも2つのロジックゲートを具備する遅延回路によって入力信号を遅延させて、前記同期回路の前記伝播遅延と一致する遅延を有する遅延された入力信号を取得する、
ことを具備する方法。
[23]クロック信号に基づいて前記同期回路を動作させ、
前記遅延回路のクロック入力を静的なロジック値に接続することによって前記遅延回路をイネーブルとする、
ことをさらに具備する[22]の方法。
[24]データ入力からデータ出力へのフォワードパスを具備する同期回路によって、入力データに対して伝播遅延を有する出力データを提供するための手段と、
前記同期回路のフォワードパス中の少なくとも2つのロジックゲートを具備する遅延回路によって入力信号を遅延させて、前記同期回路の前記伝播遅延と一致する遅延を有する遅延された入力信号を取得するための手段と、
ことを具備する装置。
[25]クロック信号に基づいて前記同期回路を動作させるための手段と、
前記遅延回路のクロック入力を静的なロジック値に接続することによって前記遅延回路をイネーブルとするための手段と、
ことをさらに具備する[24]の装置。
Claims (25)
- データ入力からデータ出力へのフォワードパスを具備し、入力データを受け取り、伝播遅延を有する出力データを提供する同期回路と、
入力信号を受け取り、前記同期回路の前記伝播遅延と一致する遅延を有する遅延された入力信号を提供し、前記同期回路のフォワードパス中の少なくとも2つのロジックゲートを具備する、遅延回路と、
を具備する装置。 - 前記同期回路がフィードバック構成で接続された1対のロジックゲートを具備し、
前記遅延回路が前記フィードバックを壊された前記1対のロジックゲートを具備する、
請求項1の装置。 - 前記遅延回路の前記1対のロジックゲートが第1、第2ロジックゲートを具備し、
前記第1ロジックゲートが前記第2ロジックゲートの入力に接続された出力を有するとともに前記遅延された入力信号を提供し、
前記第2ロジックゲートが前記第2ロジックゲートの入力から分離された出力を有する、
請求項2の装置。 - 前記1対のロジックゲートが、インバータ、またはNORゲート、またはNANDゲートを具備する、
請求項2の装置。 - 前記同期回路が前記フォワードパス中で少なくとも1つのインバータおよび少なくとも1つのスイッチを有するDラッチを具備し、
前記遅延回路が少なくとも1つのインバータおよび少なくとも1つのスイッチを具備する、
請求項1の装置。 - 前記同期回路が直列接続された第1、第2ラッチを有するフリップフロップを具備し、
前記第1ラッチが前記入力データおよびクロック信号を受け取り、
前記第2ラッチが反転されたクロック信号を受け取るとともに前記出力データを提供し、
前記遅延回路が直列接続された第1、第2遅延セルを具備し、
前記第1遅延セルが前記入力信号を受け取り、
前記第2遅延セルが前記遅延された入力信号を提供する、
請求項1の装置。 - 前記第1、第2ラッチが、各々、フィードバック構成で接続された1対のロジックゲートを具備し、
前記第1遅延セルが、前記1対のロジックゲートがフィードバックを壊され且つ前記クロック信号が静的なロジック値によって置換されて前記第1遅延セルを常にイネーブルとしている第1ラッチの複製に基づいており、
前記第2遅延セルが、前記1対のロジックゲートがフィードバックを壊され且つ前記反転されたクロック信号が静的なロジック値によって置換された第2ラッチの複製に基づいている、
請求項6の装置。 - 前記同期回路が、クロック信号に基づいて前記出力データを提供し、前記遅延回路が前記クロック信号を前記入力信号として受け取るとともに遅延されたクロック信号を前記遅延された入力信号として提供する、
請求項1の装置。 - 前記同期回路および前記遅延回路が、共通の回路アーキテクチャに基づいている、
請求項1の装置。 - 前記遅延回路が前記同期回路の複製に基づいており、前記複製が、クロック入力を静的なロジック値に接続されて前記遅延回路を常にイネーブルとしている、
請求項1の装置。 - 前記遅延回路が、前記同期回路の前記フォワードパス中の全てのロジックゲートを具備する、
請求項1の装置。 - 前記遅延回路が、少なくとも2つのインバータ、ANDゲート、NANDゲート、NORゲート、およびスイッチを具備する、
請求項1の装置。 - 前記同期回路が、Dラッチ、SRラッチ、JKラッチ、Dフリップフロップ、SRフリップフロップ、およびJKフリップフロップの少なくとも1つを具備する、
請求項1の装置。 - データ入力からデータ出力へのフォワードパスを具備し、入力データを受け取り、伝播遅延を有する出力データを提供する同期回路と、
入力信号を受け取り、前記同期回路の前記伝播遅延と一致する遅延を有する遅延された入力信号を提供し、前記同期回路のフォワードパス中の少なくとも2つのロジックゲートを具備する、遅延回路と、
を具備する集積回路。 - 前記同期回路がフィードバック構成で接続された1対のロジックゲートを具備し、
前記遅延回路が前記フィードバックを壊された前記1対のロジックゲートを具備する、
請求項14の集積回路。 - 前記同期回路が直列接続された第1、第2ラッチを有するフリップフロップを具備し、
前記第1ラッチが前記入力データおよびクロック信号を受け取り、
前記第2ラッチが反転されたクロック信号を受け取るとともに前記出力データを提供し、
前記遅延回路が直列接続された第1、第2遅延セルを具備し、
前記第1遅延セルが前記入力信号を受け取り、
前記第2遅延セルが前記遅延された入力信号を提供する、
請求項14の集積回路。 - 前記遅延回路が前記同期回路の複製に基づいており、前記複製が、クロック入力を静的なロジック値に接続されて前記遅延回路を常にイネーブルとしている、
請求項14の集積回路。 - データ入力からデータ出力へのフォワードパスを具備し、第1入力データを受け取り、クロック信号に基づいて伝播遅延を有する第1出力データを提供する第1同期回路と、
前記第1同期回路に接続され、前記第1出力データを受け取り、遅延されたクロック信号に基づいて第2出力データを提供する、第2同期回路と、
前記クロック信号を受け取り、前記第1同期回路の前記伝播遅延と一致する遅延を有する前記遅延されたクロック信号を提供し、前記第1同期回路の前記フォワードパス中の少なくとも2つのロジックゲートを具備する、遅延回路と、
を具備する装置。 - 前記第1同期回路がフィードバック構成で接続された1対のロジックゲートを具備し、
前記遅延回路が前記フィードバックを壊された前記1対のロジックゲートを具備する、
請求項18の集積回路。 - 前記第1同期回路が直列接続された第1、第2ラッチを有するフリップフロップを具備し、
前記遅延回路が直列接続された第1、第2遅延セルを具備し、
前記第1遅延セルが前記クロック信号を受け取り、
前記第2遅延セルが前記遅延されたクロック信号を提供する、
請求項18の装置。 - 前記第1、第2同期回路および前記遅延回路が、中央演算処理装置(CPU)またはメモリのための入力インターフェース回路の一部である、
請求項18の装置。 - データ入力からデータ出力へのフォワードパスを具備する同期回路によって、入力データに対して伝播遅延を有する出力データを提供し、
前記同期回路のフォワードパス中の少なくとも2つのロジックゲートを具備する遅延回路によって入力信号を遅延させて、前記同期回路の前記伝播遅延と一致する遅延を有する遅延された入力信号を取得する、
ことを具備する方法。 - クロック信号に基づいて前記同期回路を動作させ、
前記遅延回路のクロック入力を静的なロジック値に接続することによって前記遅延回路をイネーブルとする、
ことをさらに具備する請求項22の方法。 - データ入力からデータ出力へのフォワードパスを具備する同期回路によって、入力データに対して伝播遅延を有する出力データを提供するための手段と、
前記同期回路のフォワードパス中の少なくとも2つのロジックゲートを具備する遅延回路によって入力信号を遅延させて、前記同期回路の前記伝播遅延と一致する遅延を有する遅延された入力信号を取得するための手段と、
ことを具備する装置。 - クロック信号に基づいて前記同期回路を動作させるための手段と、
前記遅延回路のクロック入力を静的なロジック値に接続することによって前記遅延回路をイネーブルとするための手段と、
ことをさらに具備する請求項24の装置。
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