JPH11145787A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】 【課題】 hold timeを短縮して高速動作を実現するこ
とができるフリップフロップ回路を提供する。 【解決手段】 フリップフロップ回路２０は、入力端子
ＳＤ、伝送ゲートＴＧ１，ＴＧ２及びインバータＩ１，
Ｉ２からなるマスターフリップフロップと、伝送ゲート
ＴＧ３，ＴＧ４、インバータＩ３，Ｉ４，Ｉ５及び出力
端子ＳＱΑからなるスレーブフリップフロップと、マス
ターフリップフロップのクロック入力ｃｋ１，ｃｋ２に
対してスレーブフリップフロップのクロック入力が遅れ
るように、スレーブフリップフロップへのクロック入力
ｃｋ３，ｃｋ４を遅延させる遅延回路を有する制御回路
部２１とを備えて構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フリップフロップ
回路に係り、詳細には、半導体電子回路で構成されたマ
スタースレーブ型のフリップフロップ回路に関する。

【０００２】

【従来の技術】フリップフロップ（以下、適宜Ｆ．Ｆ．
という）回路は、二つの安定状態をもち、一方の状態に
あるとき、次に他方の状態へ遷移させる入力が与えられ
るまで現在の状態を保持する回路である。

【０００３】図１１はゲート回路を用いて構成された一
般的なＦ．Ｆ．回路を示す回路図であり、図１２はその
制御回路部を示す回路図である。

【０００４】図１１及び図１２において、フリップフロ
ップ回路１０は、ＣＭＯＳロジックの伝送ゲートによる
マスタースレーブ型のＦ．Ｆ．回路であり、入力端子Ｓ
Ｄ，ＳＣ、伝送ゲート（トランスファゲート）ＴＧ１〜
ＴＧ４、インバータＩ１〜Ｉ７及び出力端子ＳＱΑから
構成される。

【０００５】上記入力端子ＳＤ、伝送ゲートＴＧ１，Ｔ
Ｇ２及びインバータＩ１，Ｉ２は、全体としてマスター
側フリップフロップを構成し、上記伝送ゲートＴＧ３，
ＴＧ４、インバータＩ３，Ｉ４，Ｉ５及び出力端子ＳＱ
Αは、全体としてスレーブ側フリップフロップを構成す
る。また、入力端子ＳＣ及びインバータＩ６，Ｉ７は、
伝送ゲートＴＧ１〜ＴＧ４に供給するクロックｃｋ１，
ｃｋ２を出力する制御回路部１１を構成する。

【０００６】入力端子ＳＤは、Ｐチャネル型ΜＯＳＦＥ
Ｔ（以下、ＰＭＯＳという）Ｔ１、Ｎチャネル型ΜＯＳ
ＦＥＴ（以下、ＮＭＯＳという）Ｔ２から構成される伝
送ゲートＴＧ１によってノードＮ１に接続されている。
ノードＮ１はインバータＩ１の入力端子であり、その出
力端子はノードＮ２である。ノードＮ２はインバータＩ
２の入力端子であり、その出力端子はノードＮ３であ
る。ノードＮ３はＰＭＯＳＴ３，ＮΜＯＳＴ４から構成
される伝送ゲートＴＧ２を介してノードＮ１に接続され
る。

【０００７】ノードＮ２は、またＰＭＯＳＴ５，ＮＭＯ
ＳＴ６から構成されるＴＧ３によってノードＮ４に接続
される。ノードＮ４は、２段に接続されたインバータΙ
３，Ｉ４の入力端子であり、その出力端子はノードＮ５
である。ノードＮ５はＰＭＯＳＴ７，ΝΜＯＳＴ８から
構成されるＴＧ４を介してノードＮ４に接続される。ノ
ードＮ４は、またインバータΙ５の入力端子であり、そ
の出力端子はＳＱＡである。

【０００８】一方、入力ＳＣはインバータＩ６の入力端
子であり、その出力端子はノードＮ６に接続されて、そ
れがｃｋ２となる。ノードＮ６はインバータＩ７の入力
端子であり、その出力端子はｃｋ１となる。

【０００９】上記伝送ゲートＴＧ１〜ＴＧ４を構成する
ΜＯＳＦＥＴのうち、ＰＭＯＳＴ１，ＮＭＯＳＴ４，Ｎ
ＭＯＳＴ６及びＰＭＯＳＴ７はｃｋ１に、また、ΝΜＯ
ＳＴ２，ＰＭＯＳＴ３，ＰＭＯＳＴ５及びＮＭＯＳＴ８
はｃｋ２にそれぞれ接続される。

【００１０】このような構成において、フリップフロッ
プ回路１０は、ＳＤ端子から入力される信号をＦ．Ｆ．
回路内に取り込むため、入力ＳＣに０信号を入力する。
この時、ｃｋ１は０，ｃｋ２は１の状態であるため、Ｔ
Ｇ１，ＴＧ４はｏｎ状態、ＴＧ２，ＴＧ３はｏｆｆ状態
となり、ＳＤ端子から入力される信号はＴＧ１を伝搬し
マスター側に保持される。

【００１１】次いで、ＳＣ端子の入力信号を０から１へ
変化させると、ｃｋ１は１，ｃｋ２は０の状態となるの
で、ＴＧ１，ＴＧ４はｏｆｆ状態、ＴＧ２，ＴＧ３はｏ
ｎ状態となり、マスター側に保持されていた信号が、Ｔ
Ｇ３，Ι５を介してＳＱΑへ出力される。この時、ＳＣ
入力に対しての出力ＳＱΑへの信号伝搬遅延時間をdela
y time、またＳＣ入力の変化に対する入力ＳＤの保持時
間をhold timeとそれぞれ呼ぶことにする。図１３はこ
の保持時間hold timeと信号伝搬遅延時間delaytimeを示
すタイミングチャートである。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のカスケード接続されたＦ．Ｆ．回路にあって
は、以下のような問題点があった。

【００１３】図１４は一般的なＦ．Ｆ．回路におけるho
ld timeとdelay timeの関係を示した図である。Ｆ．
Ｆ．回路のマスター側とスレーブ側の４つの伝送ゲート
ＴＧすべてを、同一の制御回路（例えば、図１２の制御
回路部１１）で開閉し、hold timeを徐々に縮めると、
Ｆ．Ｆ．回路におけるdelay timeが図１４に示すように
不安定な状態に陥る。このため、一般にhold timeを定
義する場合はdelay timeの安定している図１４のpoint
（ａ）付近に設定する必要がある。この場合、delay ti
meよりhold timeが大きいと、カスケードに接続された
Ｆ．Ｆ．回路において回路全体の動作周波数がhold tim
eに依存してしまう。そのため高速動作を実現させるた
めにはhold timeを縮める必要がある。

【００１４】図１５はカスケード接続（縦続接続）され
たＦ．Ｆ．回路例を、図１６は図１５のＦ．Ｆ．回路の
各信号線のタイミングチャートを示す図である。

【００１５】図１５において、Ｆ．Ｆ．回路は、Ｆ．
Ｆ．（ａ）、Ｆ．Ｆ．（ｂ）、Ｆ．Ｆ．（ｃ）とカスケ
ードに接続され、それぞれのＦ．Ｆ．の間にはデータを
遅延する遅延回路が設置されている。

【００１６】図１６に示すように、hold timeがdelay t
imeより大きい回路の場合、hold timeがdelay time１よ
り大きいと、Ｆ．Ｆ．（ｂ）にとってはdelay time１が
holdtime（hold time２）となるためこのままでは誤動
作してしまう。そのためＦ．Ｆ．（ａ）とＦ．Ｆ．
（ｂ）の間に遅延回路を設けて、delay time１（hold t
ime２）を大きくしなければならない。したがって、カ
スケードに接続されたＦ．Ｆ．回路において、hold tim
eがdelay timeより大きい場合にはhold timeの大きさが
動作周波数に影響を及ぼすという問題点があった。

【００１７】本発明は、hold timeを短縮して高速動作
を実現することができるフリップフロップ回路を提供す
ることを目的とする。

【００１８】

【課題を解決するための手段】本発明に係るフリップフ
ロップ回路は、マスタースレーブ型のフリップフロップ
回路であって、第１のクロックとタイミングの異なる第
２のクロックを供給する手段と、第１のクロックをクロ
ック入力に受けて動作するマスターフリップフロップ
と、マスターフリップフロップの出力をデータ入力に受
け、第２のクロックをクロック入力に受けて動作するス
レーブフリップフロップとを備えたことを特徴とする。

【００１９】上記クロック供給手段は、マスターフリッ
プフロップのクロック入力に対してスレーブフリップフ
ロップのクロック入力が遅れるように、スレーブフリッ
プフロップへのクロック入力を遅延させる遅延回路であ
ってもよく、また、上記遅延回路は、外部から遅延量を
変更できるようにした可変遅延回路であってもよい。

【００２０】上記マスターフリップフロップ及びスレー
ブフリップフロップは、ＣＭＯＳロジックの伝送ゲート
を用いたフリップフロップであってもよく、また、上記
マスターフリップフロップ及びスレーブフリップフロッ
プは、Ｄフリップフロップを含む同期式フリップフロッ
プであってもよい。

【００２１】

【発明の実施の形態】本発明に係るフリップフロップ回
路は、半導体集積回路に用いられるフリップフロップ回
路に適用することができる。

【００２２】原理説明 まず、本発明の基本的な考え方について述べる。

【００２３】従来例では、図１５に示すようにカスケー
ドに接続されたＦ．Ｆ．回路に同一タイミングのクロッ
クＣＬＫが供給されていた。したがって、図１６に示す
ように、hold timeがdelay timeより大きくならないよ
うに遅延回路を設ける必要があり、これが動作周波数に
影響を及ぼしていた。

【００２４】そこで本発明は、マスター側とスレーブ側
で違うタイミングでクロック信号を与えるようにして
Ｆ．Ｆ．回路内部の動作を安定化し、hold timeを小さ
くする。hold timeを小さく設定できれば、Ｆ．Ｆ．回
路を多段に連続接続した場合でも全体のhold timeを短
縮でき高速動作が実現できる。

【００２５】マスター側とスレーブ側で違うタイミング
でクロック信号を与える例として、例えば図１及び図２
に示すＦ．Ｆ．回路を示す。

【００２６】図１は本発明に係るマスタースレーブ型の
Ｆ．Ｆ．回路の構成を示す図である。図１において、１
はマスター回路（マスターフリップフロップ）及びスレ
ーブ回路（スレーブフリップフロップ）からなるＦ．
Ｆ．回路、２はマスター側のクロック入力に対してスレ
ーブ側のクロック入力が遅れるように、スレーブ側のク
ロック入力を遅延させる遅延回路（クロック供給手
段）、３，４はクロック入力を反転するインバータであ
る。

【００２７】マスター回路には、クロック入力Ａとその
反転信号が入力され、スレーブ回路には、遅延回路２に
よりクロック入力Ｂを所定時間遅延したクロックとその
反転信号が入力される。したがって、スレーブ回路は、
マスター回路よりも所定時間遅れたクロックによるＦ．
Ｆ．動作を行う。

【００２８】図２は本発明に係るマスタースレーブ型の
Ｆ．Ｆ．回路の他の構成を示す図である。図２におい
て、１はマスター回路及びスレーブ回路からなるＦ．
Ｆ．回路、５はマスター側のクロック入力に対してスレ
ーブ側のクロック入力が遅れるように、スレーブ側のク
ロック入力を遅延させる可変遅延回路、３，４はクロッ
ク入力を反転するインバータである。

【００２９】可変遅延回路５は、外部からの制御信号に
より遅延量を変更できるようにした遅延回路である。可
変遅延回路５によりスレーブ回路に供給するクロックの
遅延時間を調整できるためＦ．Ｆ．回路内部のhold tim
eをより最適化することができる。

【００３０】以下、上記基本的な考え方に基づいて本発
明の実施形態を説明する。

【００３１】第１の実施形態 図３及び図４は本発明の第１の実施形態に係るフリップ
フロップ回路の構成を示す回路図である。本実施形態
は、上記図１に示す基本的な構成に対応するものであ
る。なお、本実施形態に係るフリップフロップ回路の説
明にあたり前記図１１及び図１２に示すフリップフロッ
プ回路と同一構成部分には同一符号を付している。

【００３２】図３はゲート回路を用いて構成されたＦ．
Ｆ．回路を示す回路図、図４はその制御回路部を示す回
路図である。

【００３３】図３及び図４において、フリップフロップ
回路２０は、ＣＭＯＳロジックの伝送ゲートによるマス
タースレーブ型のＦ．Ｆ．回路であり、入力端子ＳＤ，
ＳＣ、伝送ゲートＴＧ１〜ＴＧ４、インバータＩ１〜Ｉ
９及び出力端子ＳＱΑから構成される。

【００３４】上記入力端子ＳＤ、伝送ゲートＴＧ１，Ｔ
Ｇ２及びインバータＩ１，Ｉ２は、全体としてマスター
フリップフロップを構成し、上記伝送ゲートＴＧ３，Ｔ
Ｇ４、インバータＩ３，Ｉ４，Ｉ５及び出力端子ＳＱΑ
は、全体としてスレーブフリップフロップを構成する。
また、入力端子ＳＣ及びインバータＩ６〜Ｉ９は、伝送
ゲートＴＧ１〜ＴＧ４に供給するクロックｃｋ１，ｃｋ
２，ｃｋ３，ｃｋ４を出力する制御回路部２１を構成す
る。

【００３５】入力端子ＳＤは、ＰＭＯＳＴ１、ＮＭＯＳ
Ｔ２から構成される伝送ゲートＴＧ１によってノードＮ
１に接続されている。ノードＮ１はインバータＩ１の入
力端子であり、その出力端子はノードＮ２である。ノー
ドＮ２はインバータＩ２の入力端子であり、その出力端
子はノードＮ３である。ノードＮ３はＰＭＯＳＴ３，Ｎ
ΜＯＳＴ４から構成される伝送ゲートＴＧ２を介してノ
ードＮ１に接続される。

【００３６】ノードＮ２は、またＰＭＯＳＴ５，ＮＭＯ
ＳＴ６から構成されるＴＧ３によってノードＮ４に接続
される。ノードＮ４は、２段に接続されたインバータΙ
３，Ｉ４の入力端子であり、その出力端子はノードＮ５
である。ノードＮ５はＰＭＯＳＴ７，ΝΜＯＳＴ８から
構成されるＴＧ４を介してノードＮ４に接続される。ノ
ードＮ４は、またインバータΙ５の入力端子であり、そ
の出力端子はＳＱＡである。

【００３７】一方、入力ＳＣはインバータＩ６の入力端
子であり、その出力端子はノードＮ６に接続されて、そ
れがｃｋ２となる。ノードＮ６はインバータＩ７の入力
端子であり、その出力端子はｃｋ１となる。

【００３８】上記入力ＳＣはまた、インバータＩ６やΙ
７より十分ディメンジョンを下げた（すなわち、ドライ
ブ能力の小さい）インバータΙ８の入力端子であり、そ
の出力端子はノードＮ７である。ノードＮ７はｃｋ４に
接続されかつインバータＩ９の入力端子であり、その出
力端子はｃｋ３となる。

【００３９】ここで、インバータΙ８は、インバータＩ
６，Ι７に対して例えば以下のような設計を行うことで
ディメンジョンを下げたものとする。インバータΙ８の
出力負荷が１ｐＦ程度と仮定すると、ゲート長０．３５
μｍの場合、インバータＩ６，Ι７のゲート幅はｎｍｏ
ｓ＝１６μｍ、ｐｍｏｓ＝４０μｍ、インバータＩ８の
ゲート幅はｎｍｏｓ＝０．８μｍ、ｐｍｏｓ＝２μｍと
する。

【００４０】上記伝送ゲートＴＧ１〜ＴＧ４を構成する
ΜＯＳＦＥＴのうち、マスター側の２つの伝送ゲートＴ
Ｇ１，ＴＧ２においてＰＭＯＳＴ１，ＮＭＯＳＴ４はｃ
ｋ１に、ΝΜＯＳＴ２，ＰＭＯＳＴ３はｃｋ２にそれぞ
れ接続され、また、スレーブ側の２つの伝送ゲートＴＧ
３，ＴＧ４においてＮＭＯＳＴ６，ＰＭＯＳＴ７はｃｋ
３に、ＰＭＯＳＴ５，ＮＭＯＳＴ８はｃｋ４にそれぞれ
接続される。

【００４１】すなわち、本実施形態に係るフリップフロ
ップ回路２０は、スレーブ側の２つのＴＧ３，ＴＧ４の
ゲート入力にクロックｃｋ３，ｃｋ４が供給されるとと
もに、制御回路部２１がクロックｃｋ３，ｃｋ４を出力
するように構成されている以外は前記図１１及び図１２
の一般的なＦ．Ｆ．回路と同様な回路構成である。但
し、上述したようにインバータΙ８は、インバータＩ
６，Ι７より十分にディメンジョンを下げたドライブ能
力の小さいものである。

【００４２】以下、上述のように構成されたフリップフ
ロップ回路２０の動作を説明する。

【００４３】図５はフリップフロップ回路２０の動作を
説明するためのタイミングチャートであり、図中ＳＣ，
ｃｋ１〜ｃｋ４は図３及び図４の各部の制御信号ＳＣ，
ｃｋ１〜ｃｋ４にそれぞれ対応する。

【００４４】フリップフロップ回路２０は、ＳＤ端子か
ら入力される信号をＦ．Ｆ．回路内に取り込むため、入
力ＳＣに０信号を入力する。この時、ｃｋ１は０，ｃｋ
２は１，ｃｋ３は０，ｃｋ４は１の状態であるため、Ｔ
Ｇ１，ＴＧ４はｏｎ状態、ＴＧ２，ＴＧ３はｏｆｆ状態
となり、ＳＤ端子から入力される信号はＴＧ１を伝搬し
マスター側に保持される。

【００４５】次いで、ＳＣ端子の入力信号を０から１へ
変化させる。この時、ＳＣから入力された信号は、イン
バータΙ８のディメンジョンがインバータΙ６より小さ
い分クロックｃｋ１とｃｋ３，ｃｋ２とｃｋ４の間でそ
れぞれ遅延時間差が生じる（図５参照）。そのためＴＧ
１，ＴＧ２の開閉に対するＴＧ３，ＴＧ４の開閉が十分
遅く、つまりＴＧ１が完全に閉じた状態でＴＧ３が開き
マスター側へ取り込んだ信号がＴＧ３を介してスレーブ
側へ伝搬しＳＱΑへ出力される。

【００４６】この動作を、具体的にＳＤ端子に１が入力
された場合を例にとり更に説明する。

【００４７】例えば、ＳＤ端子から入力されたデータ１
（High Level）をＦ．Ｆ．回路内に取り込むため、入力
ＳＣに０信号を入力する。この時、ｃｋ１は０，ｃｋ２
は１，ｃｋ３は０，ｃｋ４は１の状態なので、ＴＧ１，
ＴＧ４はｏｎ状態、ＴＧ２，ＴＧ３はｏｆｆ状態とな
る。つまり、ＴＧ１はデータ１をスルーする状態とな
り、次段のインバータＩ１へこのデータ１が伝搬され
る。一方、ＴＧ２はインバータＩ１，Ｉ２を伝搬してき
たデータ１をスルーせず、マスター側でデータ１を保持
する。ＳＤ端子から入力される信号はＴＧ１を伝搬しマ
スター側に保持される。

【００４８】このように、フリップフロップ回路２０で
は、マスター側に取り込んだ信号を４つのＴＧを開閉さ
せてスレーブ側へ伝搬させ、ＳＱΑヘ出力させる際に
は、ｃｋ１，ｃｋ２の信号がｃｋ３，ｃｋ４の信号より
早く伝搬するため、ＴＧ１のｏｆｆ状態、ＴＧ２のｏｎ
状態が完全に確保された後、ＴＧ３がｏｎ状態、ＴＧ４
がｏｆｆ状態となる。したがって、ＴＧ３のＰＭＯＳＴ
５，ΝΜＯＳＴ６のドレイン（又はソース）の電位状態
が安定した段階でｃｋ４，ｃｋ３へ信号が伝搬し、ＴＧ
３がｏｆｆからｏｎに変化することになるので、従来回
路のような不安定な電位状態がなくなり、正常動作限界
値付近では、hold timeに対するdelay timeは単調に増
加していく。この状態は図６で示される。

【００４９】図６は本実施形態に係るＦ．Ｆ．回路と従
来のＦ．Ｆ．回路におけるhold timeとdelay timeの関
係を示した図であり、point（ｂ）が本実施形態に係る
Ｆ．Ｆ．回路を、point（ａ）が従来回路を表す。

【００５０】図６に示すように、従来回路で設定してい
たhold timeより本Ｆ．Ｆ．回路では小さい値を設定す
ることができる。

【００５１】以上説明したように、第１の実施形態に係
るフリップフロップ回路２０は、入力端子ＳＤ、伝送ゲ
ートＴＧ１，ＴＧ２及びインバータＩ１，Ｉ２からなる
マスターフリップフロップと、伝送ゲートＴＧ３，ＴＧ
４、インバータＩ３，Ｉ４，Ｉ５及び出力端子ＳＱΑか
らなるスレーブフリップフロップと、マスターフリップ
フロップのクロック入力ｃｋ１，ｃｋ２に対してスレー
ブフリップフロップのクロック入力が遅れるように、ス
レーブフリップフロップへのクロック入力ｃｋ３，ｃｋ
４を遅延させる遅延回路を有する制御回路部２１とを備
えて構成したので、従来回路のような不安定な電位状態
がなくなり、正常動作限界値付近では、hold timeに対
するdelay timeは単調に増加することとなって誤動作を
防止でき、従来回路で設定していたhold timeより小さ
い値を設定することができる。

【００５２】したがって、ＳＤ信号の各立ち上がり毎に
異なったデータを連続して取り込み、はきだすような多
段に連続接続されたＦ．Ｆ．回路間において本回路を用
いるようにすれば、hold timeを短縮することができ、
高速動作を実現することが可能になる。

【００５３】本発明を実際の回路上に適用した実験例で
は、〔表１〕に示すように従来例に比較して大幅な速度
向上が達成できた。

【００５４】

【表１】

【００５５】また、本実施形態では、スレーブ側のクロ
ック入力を遅延させるインバータＩ８，Ｉ９を追加す
る、という極めて簡単な構成で実施が可能であり、かつ
外部からみた場合に、Ｆ．Ｆ．回路の動作に変更は生じ
ない。したがって、システム運用上の変更を招くことな
く低コストで容易に実施ができるという優れた効果を有
する。

【００５６】このように、本実施形態に係るフリップフ
ロップ回路１０は、簡単な回路構成でありながら、高速
動作が可能であり、種々のディジタル回路内部に搭載す
ることができるという優れた特長を有する。

【００５７】第２の実施形態 図７及び図８は本発明の第２の実施形態に係るフリップ
フロップ回路の構成を示す回路図である。本実施形態
は、前記図２に示す基本的な構成に対応するものであ
る。なお、本実施形態に係るフリップフロップ回路の説
明にあたり前記図３及び図４に示すフリップフロップ回
路と同一構成部分には同一符号を付して重複部分の説明
を省略する。

【００５８】図７はゲート回路を用いて構成されたＦ．
Ｆ．回路を示す回路図、図８はその制御回路部を示す回
路図である。

【００５９】図７において、フリップフロップ回路３０
は、前記図３のフリップフロップ回路２０と同一であ
り、入力端子ＳＤ，ＳＣ、伝送ゲートＴＧ１〜ＴＧ４、
インバータＩ１〜Ｉ７，Ｉ９及び出力端子ＳＱΑから構
成される。

【００６０】また、図８において、入力端子ＳＣ、イン
バータＩ６，Ｉ７，Ｉ９及びＡ回路３２は、伝送ゲート
ＴＧ１〜ＴＧ４に供給するクロックｃｋ１，ｃｋ２，ｃ
ｋ３，ｃｋ４を出力する制御回路部３１を構成する。Ａ
回路３２の詳細な構成は、図９で後述する。

【００６１】このように、フリップフロップ回路３０
は、制御回路部３１において前記図４のインバータＩ８
をΑ回路３２に置き換えた以外は第１の実施形態と同様
の構成である。

【００６２】図９はＡ回路３２の詳細な構成を示す回路
図である。

【００６３】図９において、Ａ回路３２は、ＰＭＯＳＴ
９，Ｔ１０，Ｔ１１，Ｔ１２，…及びＮＭＯＳＴ１３，
Ｔ１４，Ｔ１５，Ｔ１６，…からなるインバータＩ８’
と、入力Ｃ１〜Ｃ３を反転するインバータＩ１２〜Ｉ１
４とにより構成される。ここで、ＰＭＯＳＴ１２及びＮ
ＭＯＳＴ１３からなるＣＭＯＳインバータに接続される
ＰＭＯＳ及びＮＭＯＳはｎ個（ｎは正の整数）に設定す
る。

【００６４】Α回路３２のノードＮ８は、ＳＣ端子に接
続されており、ＰＭＯＳＴ９，Ｔ１０，Ｔ１１，Ｔ１
２，…、ＮＭＯＳＴ１３，Ｔ１４，Ｔ１５，Ｔ１６，…
から構成されるインバータＩ８’に接続される。

【００６５】ＰＭＯＳＴ１２のソースは、ＰＭＯＳＴ
９，Ｔ１０，Ｔ１１，…のドレインにそれぞれ接続され
る。ΝΜＯＳΤ１３のソースは、ＮＭＯＳＴ１４，Ｔ１
５，Ｔ１６，…のドレインにそれぞれ接続される。入力
Ｃ１はＰＭＯＳＴ９のゲートと、インバータΙ１２を介
してＴ１４のゲートに接続される。入力Ｃ２はＰＭＯＳ
Ｔ１０のゲートと、インバータＩ１３を介してＴ１５の
ゲートに接続される。また、入力Ｃ３はＰＭＯＳＴ１１
のゲートと、インバータΙ１４を介してＴ１６のゲート
に接続される。インバータＩ８’の出力は、ノードＮ７
に接続されその出力はインバータＩ９の入力へと接続さ
れる。

【００６６】以下、上述のように構成されたフリップフ
ロップ回路３０の動作を説明する。

【００６７】本フリップフロップ回路３０は、第１の実
施形態のフリップフロップ回路２０のインバータＩ８が
Α回路３２に置き変わった以外はフリップフロップ回路
２０と同様の動作である。

【００６８】Α回路３２では、入力Ｃ１，Ｃ２，Ｃ３，
…のｎ個（ｎは正の整数）の制御信号によりＴ９，Ｔ１
０，Ｔ１１，Ｔ１４，Ｔ１５，Ｔ１６，…をｏｎ，ｏｆ
ｆさせることにより、インバータΙ８’のＰΜＯＳ，Ν
ΜＯＳのｏｎ抵抗を可変にする。インバータＩ８’の抵
抗値を変化させることにより、Ｆ．Ｆ．回路内のｃｋ
３，ｃｋ４の出力遅延時間を調整することができ、その
結果、ＳＣ入力に対するＳＱΑのdelay timeを安定させ
るのに必要十分かつ最小のhold timeを設定できる。す
なわち、Α回路３２からｃｋ３，ｃｋ４への信号の伝搬
速度をインバータΙ８’の抵抗値を変化することにより
調整するもので、インバータΙ１からＴＧ３に伝搬して
きたデータをスルーするかしないかを、Ｔ５，Ｔ６のｏ
ｎ，ｏｆｆタイミングを制御することにより可能とな
る。

【００６９】以上説明したように、第２の実施形態に係
るフリップフロップ回路３０は、制御回路部３１におい
て前記図４のインバータＩ８をΑ回路３２に置き換え、
外部から遅延量を変更できるように構成したので、第１
の実施形態と同様に、ＳＣ入力に対するＳＱΑのdelay
timeが安定するのに必要十分かつ最小のhold timeを設
定できる。したがって、ＳＤ信号の各立ち上がり毎に異
なったデータを連続して取り込み、はきだすような多段
に連続接続されたＦ．Ｆ．回路間においては本回路を用
いることによって、第１の実施形態に比べさらにhold t
imeを短縮することができる。

【００７０】図１０は本実施形態に係るＦ．Ｆ．回路
と、第１の実施形態及び従来例のＦ．Ｆ．回路における
hold timeとdelay timeの関係を示した図であり、point
（ｃ）が本実施形態に係るＦ．Ｆ．回路を表す。図１０
のpoint（ｃ）に示すように、第１の実施形態に係る
Ｆ．Ｆ．回路で設定していたhold timeよりさらに小さ
い値を設定することができ、第１の実施形態よりもより
一層高速動作を実現することが可能である。

【００７１】なお、上記各実施形態では、ＣＭＯＳロジ
ックの伝送ゲートを用いたマスタースレーブ型のＦ．
Ｆ．回路に適用しているが、勿論これには限定されず、
マスタースレーブ型のＦ．Ｆ．回路であればどのような
Ｆ．Ｆ．回路でもよい。

【００７２】また、セット、リセット、イネーブル等の
機能が付いたＦ．Ｆ．回路でも一般性を失わない。すな
わち、上記実施形態では、マスターフリップフロップ及
びスレーブフリップフロップに、Ｄフリップフロップを
用いているが勿論これには限定されず、同様の動作を行
う他のフリップフロップでもよい。また、信号の立ち上
がりで動作するようにしているが、立ち下がりで動作す
るように構成してもよいことは言うまでもない。

【００７３】また、上記各実施形態では、入力端子ＳＤ
が１つ、つまり１ｂｉｔ入力のＦ．Ｆ．回路を用いて説
明したが、２ｂｉｔ以上でも利用可能である。

【００７４】さらに、上記フリップフロップ回路を構成
するラッチやゲート回路の種類、個数、接続状態等は上
記各実施形態に限定されない。例えば、インバータに代
えてＯＲゲート、ＡＮＤゲートを用いてもよい。

【００７５】

【発明の効果】本発明に係るフリップフロップ回路で
は、第１のクロックとタイミングの異なる第２のクロッ
クを供給する手段と、第１のクロックをクロック入力に
受けて動作するマスターフリップフロップと、マスター
フリップフロップの出力をデータ入力に受け、第２のク
ロックをクロック入力に受けて動作するスレーブフリッ
プフロップとを備えて構成したので、hold timeを短縮
することができ、高速動作を実現することができる

【図面の簡単な説明】

【図１】本発明に係るマスタースレーブ型のフリップフ
ロップ回路の構成を示す図である。

【図２】本発明に係るマスタースレーブ型のフリップフ
ロップ回路の構成を示す図である。

【図３】本発明を適用した第１の実施形態に係るフリッ
プフロップ回路の構成を示す回路図である。

【図４】上記フリップフロップ回路の制御回路部の構成
を示す回路図である。

【図５】上記フリップフロップ回路の動作を説明するた
めのタイミングチャートである。

【図６】上記フリップフロップ回路と従来のＦ．Ｆ．回
路におけるhold timeとdelay timeの関係を示した図で
ある。

【図７】本発明を適用した第２の実施形態に係るフリッ
プフロップ回路の構成を示す回路図である。

【図８】上記フリップフロップ回路の制御回路部の構成
を示す回路図である。

【図９】上記フリップフロップ回路と、第１の実施形態
及び従来例のＦ．Ｆ．回路におけるhold timeとdelay t
imeの関係を示した図である。

【図１０】従来のフリップフロップ回路の構成を示す回
路図である。

【図１１】従来のフリップフロップ回路の制御回路部の
構成を示す回路図である。

【図１２】従来のフリップフロップ回路の構成を示す回
路図である。

【図１３】従来のフリップフロップ回路のhold timeとd
elay timeを示すタイミングチャートである。

【図１４】従来のフリップフロップ回路におけるhold t
imeとdelay timeの関係を示した図である。

【図１５】従来のカスケード接続されたフリップフロッ
プ回路の構成を示す図である。

【図１６】従来のカスケード接続されたフリップフロッ
プ回路の各信号線のタイミングチャートを示す図であ
る。

【符号の説明】

１ マスタースレーブ型のＦ．Ｆ．回路（フリップフロ
ップ回路）、２ 遅延回路（クロック供給手段）、３，
４ インバータ、５ 可変遅延回路、２０，３０ フリ
ップフロップ回路、２１，３１ 制御回路部、３２ Ａ
回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 マスタースレーブ型のフリップフロップ
   回路であって、 第１のクロックとタイミングの異なる第２のクロックを
   供給する手段と、 前記第１のクロックをクロック入力に受けて動作するマ
   スターフリップフロップと、 前記マスターフリップフロップの出力をデータ入力に受
   け、前記第２のクロックをクロック入力に受けて動作す
   るスレーブフリップフロップとを備えたことを特徴とす
   るフリップフロップ回路。
2. 【請求項２】 前記クロック供給手段は、 マスターフリップフロップのクロック入力に対してスレ
   ーブフリップフロップのクロック入力が遅れるように、
   スレーブフリップフロップへのクロック入力を遅延させ
   る遅延回路であることを特徴とする請求項１記載のフリ
   ップフロップ回路。
3. 【請求項３】 前記遅延回路は、 外部から遅延量を変更できるようにした可変遅延回路で
   あることを特徴とする請求項２記載のフリップフロップ
   回路。
4. 【請求項４】 前記マスターフリップフロップ及び前記
   スレーブフリップフロップは、ＣＭＯＳロジックの伝送
   ゲートを用いたフリップフロップであることを特徴とす
   る請求項１又は２の何れかに記載のフリップフロップ回
   路。
5. 【請求項５】 前記マスターフリップフロップ及び前記
   スレーブフリップフロップは、Ｄフリップフロップを含
   む同期式フリップフロップであることを特徴とする請求
   項１、２又は４の何れかに記載のフリップフロップ回
   路。