JP2001237675A - Ｄ−ｆｆ回路 - Google Patents
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- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract 4
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 9
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
Abstract
(57)【要約】
【課題】 本発明の課題は、クロック発生回路において
発生されたクロック信号に基づいて動作するＤ−ＦＦ回
路の動作速度を高速化することである。 【解決手段】 クロック発生回路２を２つのインバータ
とバッファとにより構成し、発生タイミングの異なる複
数のクロック信号（ＣＬＫ、／ＣＬＫ１、／ＣＬＫ２、
ＣＬＫ２）を発生させる。スレーブフリップフロップは
前記クロック発生回路において発生されたクロック信号
のうち、発生タイミングの早いクロック信号（ＣＬＫ及
び／ＣＬＫ１）に基づいて動作を開始し、前記マスタフ
リップフロップは前記クロック発生回路において発生さ
れたクロック信号のうち、発生タイミングの遅いクロッ
ク信号（／ＣＬＫ２、ＣＬＫ２）に基づいて動作を停止
する。
発生されたクロック信号に基づいて動作するＤ−ＦＦ回
路の動作速度を高速化することである。 【解決手段】 クロック発生回路２を２つのインバータ
とバッファとにより構成し、発生タイミングの異なる複
数のクロック信号（ＣＬＫ、／ＣＬＫ１、／ＣＬＫ２、
ＣＬＫ２）を発生させる。スレーブフリップフロップは
前記クロック発生回路において発生されたクロック信号
のうち、発生タイミングの早いクロック信号（ＣＬＫ及
び／ＣＬＫ１）に基づいて動作を開始し、前記マスタフ
リップフロップは前記クロック発生回路において発生さ
れたクロック信号のうち、発生タイミングの遅いクロッ
ク信号（／ＣＬＫ２、ＣＬＫ２）に基づいて動作を停止
する。
Description
【０００１】
【発明の属する技術分野】本発明はＤ−ＦＦ回路に係
り、詳細には、クロック発生回路から発生されたクロッ
ク信号に基づいて動作するＤ−ＦＦ回路に関する。
り、詳細には、クロック発生回路から発生されたクロッ
ク信号に基づいて動作するＤ−ＦＦ回路に関する。
【０００２】
【従来の技術】従来より、ＣＭＯＳ（Complementary MO
S）で構成されるＤ−フリップフロップ（以下、Ｄ−Ｆ
Ｆと呼ぶ。）は、マスタ部分のフリップフロップ（以
下、マスタＦＦと呼ぶ。）と、スレーブ部分のフリップ
フロップ（以下、スレーブＦＦと呼ぶ。）と、クロック
発生回路とにより構成され、クロック発生回路はクロッ
ク信号を生成してマスタＦＦ及びスレーブＦＦに対して
出力する。マスタＦＦ及びスレーブＦＦは入力されたク
ロック信号に基づいて、それぞれ所定のタイミングで動
作を開始または停止する。
S）で構成されるＤ−フリップフロップ（以下、Ｄ−Ｆ
Ｆと呼ぶ。）は、マスタ部分のフリップフロップ（以
下、マスタＦＦと呼ぶ。）と、スレーブ部分のフリップ
フロップ（以下、スレーブＦＦと呼ぶ。）と、クロック
発生回路とにより構成され、クロック発生回路はクロッ
ク信号を生成してマスタＦＦ及びスレーブＦＦに対して
出力する。マスタＦＦ及びスレーブＦＦは入力されたク
ロック信号に基づいて、それぞれ所定のタイミングで動
作を開始または停止する。
【０００３】図４〜図５を参照して、従来のＤ−ＦＦ回
路１００について説明する。図４は従来のＣＭＯＳで構
成されたＤ−ＦＦ回路を示す図であり、（Ａ）はＤ−Ｆ
Ｆ回路１００、（Ｂ）はＤ−ＦＦ回路１００のクロック
発生回路２００を示す図である。図５は従来のＤ−ＦＦ
回路１００の動作タイミング図である。
路１００について説明する。図４は従来のＣＭＯＳで構
成されたＤ−ＦＦ回路を示す図であり、（Ａ）はＤ−Ｆ
Ｆ回路１００、（Ｂ）はＤ−ＦＦ回路１００のクロック
発生回路２００を示す図である。図５は従来のＤ−ＦＦ
回路１００の動作タイミング図である。
【０００４】図４（Ａ）において、Ｄ−ＦＦ回路１００
は、インバータ１０１・１０２、トランスファゲートＧ
１１・Ｇ１２、及びＮＡＮＤゲート１０６により構成さ
れるマスタＦＦと、トランスファゲートＧ１３・Ｇ１
４、ＮＡＮＤゲート１０７、及びインバータ１０３・１
０４・１０５により構成されるスレーブＦＦとから構成
される。マスタＦＦ及びスレーブＦＦはそれぞれクロッ
ク発生回路２００から入力されるクロック信号に基づい
て動作を開始または停止する。
は、インバータ１０１・１０２、トランスファゲートＧ
１１・Ｇ１２、及びＮＡＮＤゲート１０６により構成さ
れるマスタＦＦと、トランスファゲートＧ１３・Ｇ１
４、ＮＡＮＤゲート１０７、及びインバータ１０３・１
０４・１０５により構成されるスレーブＦＦとから構成
される。マスタＦＦ及びスレーブＦＦはそれぞれクロッ
ク発生回路２００から入力されるクロック信号に基づい
て動作を開始または停止する。
【０００５】トランスファゲートＧ１１・Ｇ１２・Ｇ１
３・Ｇ１４はそれぞれＰチャネルトランジスタＴｒ３５
〜Ｔｒ３８とＮチャネルトランジスタＴｒ３１〜Ｔｒ３
４とからなり、各トランジスタＴｒ３１〜Ｔｒ３８のゲ
ートにはクロック発生回路２００から出力されるクロッ
ク信号が入力される。そして、各トランジスタＴｒ３１
〜Ｔｒ３８に入力されるクロック信号に基づいて各トラ
ンスファゲートＧ１１・Ｇ１２・Ｇ１３・Ｇ１４がそれ
ぞれ“ＯＮ”または“ＯＦＦ”され、入力信号ＤＡＴＡ
を保持または伝送する。
３・Ｇ１４はそれぞれＰチャネルトランジスタＴｒ３５
〜Ｔｒ３８とＮチャネルトランジスタＴｒ３１〜Ｔｒ３
４とからなり、各トランジスタＴｒ３１〜Ｔｒ３８のゲ
ートにはクロック発生回路２００から出力されるクロッ
ク信号が入力される。そして、各トランジスタＴｒ３１
〜Ｔｒ３８に入力されるクロック信号に基づいて各トラ
ンスファゲートＧ１１・Ｇ１２・Ｇ１３・Ｇ１４がそれ
ぞれ“ＯＮ”または“ＯＦＦ”され、入力信号ＤＡＴＡ
を保持または伝送する。
【０００６】図４（Ｂ）に示すように、クロック発生回
路２００は２つのインバータ２０１・２０２により構成
され、インバータ２０１は入力クロック信号ＣＬＫを反
転して第１のクロック信号／ＣＬＫ１として出力し、ま
たインバータ２０２はインバータ２０１から出力された
第１のクロック信号／ＣＬＫ１を反転して、第２のクロ
ック信号ＣＬＫ１として出力する。
路２００は２つのインバータ２０１・２０２により構成
され、インバータ２０１は入力クロック信号ＣＬＫを反
転して第１のクロック信号／ＣＬＫ１として出力し、ま
たインバータ２０２はインバータ２０１から出力された
第１のクロック信号／ＣＬＫ１を反転して、第２のクロ
ック信号ＣＬＫ１として出力する。
【０００７】トランスファゲートＧ１１はＰチャネルト
ランジスタＴｒ３５のゲートにクロック発生回路２００
のインバータ２０２の出力（第２のクロック信号ＣＬＫ
１）を接続し、かつ、ＮチャネルトランジスタＴｒ３１
のゲートにクロック発生回路２００のインバータ２０１
の出力（第１のクロック信号／ＣＬＫ１）を接続する。
従って、第２のクロック信号ＣＬＫ１が“Ｈ”で、第１
のクロック信号／ＣＬＫ１が“Ｌ”である場合に“ＯＦ
Ｆ”してマスタＦＦの動作を停止し、入力信号ＤＡＴＡ
を保持する。
ランジスタＴｒ３５のゲートにクロック発生回路２００
のインバータ２０２の出力（第２のクロック信号ＣＬＫ
１）を接続し、かつ、ＮチャネルトランジスタＴｒ３１
のゲートにクロック発生回路２００のインバータ２０１
の出力（第１のクロック信号／ＣＬＫ１）を接続する。
従って、第２のクロック信号ＣＬＫ１が“Ｈ”で、第１
のクロック信号／ＣＬＫ１が“Ｌ”である場合に“ＯＦ
Ｆ”してマスタＦＦの動作を停止し、入力信号ＤＡＴＡ
を保持する。
【０００８】また、トランスファゲートＧ１３はＰチャ
ネルトランジスタＴｒ３７のゲートにクロック発生回路
２００のインバータ２０１の出力（第１のクロック信号
／ＣＬＫ１）を接続し、かつ、Ｎチャネルトランジスタ
Ｔｒ３３のゲートにクロック発生回路２００のインバー
タ２０２の出力（第２のクロック信号ＣＬＫ１）を接続
する。従って、第２のクロック信号ＣＬＫ１が“Ｈ”
で、第１のクロック信号／ＣＬＫ１が“Ｌ”である場合
に“ＯＮ”し、スレーブＦＦの動作を開始する。
ネルトランジスタＴｒ３７のゲートにクロック発生回路
２００のインバータ２０１の出力（第１のクロック信号
／ＣＬＫ１）を接続し、かつ、Ｎチャネルトランジスタ
Ｔｒ３３のゲートにクロック発生回路２００のインバー
タ２０２の出力（第２のクロック信号ＣＬＫ１）を接続
する。従って、第２のクロック信号ＣＬＫ１が“Ｈ”
で、第１のクロック信号／ＣＬＫ１が“Ｌ”である場合
に“ＯＮ”し、スレーブＦＦの動作を開始する。
【０００９】すなわち、従来のＤ−ＦＦ回路１００で
は、同一の２信号（第１のクロック信号／ＣＬＫ１と第
２のクロック信号ＣＬＫ１）の位相を反転させて、それ
ぞれマスタＦＦの動作停止クロック、スレーブＦＦの動
作開始クロックとして使用する。
は、同一の２信号（第１のクロック信号／ＣＬＫ１と第
２のクロック信号ＣＬＫ１）の位相を反転させて、それ
ぞれマスタＦＦの動作停止クロック、スレーブＦＦの動
作開始クロックとして使用する。
【００１０】図５に示す動作タイミング図において、時
刻ｔ４０で“Ｈ”レベルの入力信号ＤＡＴＡが入力され
ると、インバータ１０１は入力信号ＤＡＴＡを反転して
出力する。そのため、接点Ｎ３１は時刻ｔ４１で“Ｈ”
レベルから“Ｌ”レベルに遷移する。トランスファゲー
トＧ１１はこの時点で“ＯＮ”しているのでインバータ
１０１から出力された入力信号ＤＡＴＡの反転信号を伝
達する。次いで、インバータ１０２はトランスファゲー
トＧ１１から伝達された信号を反転し、出力する。その
ため、接点Ｎ３３は時刻ｔ４３で“Ｌ”レベルから
“Ｈ”レベルに遷移する。
刻ｔ４０で“Ｈ”レベルの入力信号ＤＡＴＡが入力され
ると、インバータ１０１は入力信号ＤＡＴＡを反転して
出力する。そのため、接点Ｎ３１は時刻ｔ４１で“Ｈ”
レベルから“Ｌ”レベルに遷移する。トランスファゲー
トＧ１１はこの時点で“ＯＮ”しているのでインバータ
１０１から出力された入力信号ＤＡＴＡの反転信号を伝
達する。次いで、インバータ１０２はトランスファゲー
トＧ１１から伝達された信号を反転し、出力する。その
ため、接点Ｎ３３は時刻ｔ４３で“Ｌ”レベルから
“Ｈ”レベルに遷移する。
【００１１】一方、クロック発生回路２００では、時刻
ｔ４２で“Ｈ”レベルの入力クロック信号ＣＬＫが入力
されると、インバータ２０１は入力クロック信号ＣＬＫ
を反転して“Ｌ”レベルの第１のクロック信号／ＣＬＫ
１を出力する。すなわち、時刻ｔ４４において第１のク
ロック信号／ＣＬＫ１は“Ｈ”レベルから“Ｌ”レベル
に遷移する。また、インバータ２０２は第１のクロック
信号／ＣＬＫ１を反転して“Ｈ”レベルの第２のクロッ
ク信号ＣＬＫ１を出力する。すなわち、時刻ｔ４５にお
いて第２のクロック信号ＣＬＫ１が“Ｌ”レベルから
“Ｈ”レベルに遷移する。
ｔ４２で“Ｈ”レベルの入力クロック信号ＣＬＫが入力
されると、インバータ２０１は入力クロック信号ＣＬＫ
を反転して“Ｌ”レベルの第１のクロック信号／ＣＬＫ
１を出力する。すなわち、時刻ｔ４４において第１のク
ロック信号／ＣＬＫ１は“Ｈ”レベルから“Ｌ”レベル
に遷移する。また、インバータ２０２は第１のクロック
信号／ＣＬＫ１を反転して“Ｈ”レベルの第２のクロッ
ク信号ＣＬＫ１を出力する。すなわち、時刻ｔ４５にお
いて第２のクロック信号ＣＬＫ１が“Ｌ”レベルから
“Ｈ”レベルに遷移する。
【００１２】時刻ｔ４５において第１のクロック信号／
ＣＬＫ１及び第２のクロック信号ＣＬＫ１によってトラ
ンスファゲートＧ１１は“ＯＦＦ”し、マスタＦＦは動
作を停止して入力信号ＤＡＴＡを保持する。同時にトラ
ンスファゲートＧ１３を“ＯＮ”してスレ−ブＦＦの動
作を開始する。
ＣＬＫ１及び第２のクロック信号ＣＬＫ１によってトラ
ンスファゲートＧ１１は“ＯＦＦ”し、マスタＦＦは動
作を停止して入力信号ＤＡＴＡを保持する。同時にトラ
ンスファゲートＧ１３を“ＯＮ”してスレ−ブＦＦの動
作を開始する。
【００１３】スレーブＦＦの動作を開始すると、時刻ｔ
４６において“Ｈ”レベルの信号が接点Ｎ３５を通過
し、時刻ｔ４９において、反転された“Ｌ”レベルの出
力信号／ＯＵＴが出力される。
４６において“Ｈ”レベルの信号が接点Ｎ３５を通過
し、時刻ｔ４９において、反転された“Ｌ”レベルの出
力信号／ＯＵＴが出力される。
【００１４】上述のＤ−ＦＦ回路１００において、入力
信号ＤＡＴＡの実効的な受付期間である内部セットアッ
プ時間は、データの入力時からマスタＦＦの動作停止時
の間のｔ４０〜ｔ４５である。また、スレーブＦＦの実
効的な内部ｔｐｄ（Time forPropagation Delay；伝播
遅延時間）はスレ−ブＦＦのパス時間とＣＬＫ１発生迄
のパス時間の和ｔ４５〜ｔ４９である。従って、従来の
Ｄ−ＦＦ回路１００の動作速度はセットアップ時間とｔ
ｐｄとの和であるｔ４０〜ｔ４９の間となる。
信号ＤＡＴＡの実効的な受付期間である内部セットアッ
プ時間は、データの入力時からマスタＦＦの動作停止時
の間のｔ４０〜ｔ４５である。また、スレーブＦＦの実
効的な内部ｔｐｄ（Time forPropagation Delay；伝播
遅延時間）はスレ−ブＦＦのパス時間とＣＬＫ１発生迄
のパス時間の和ｔ４５〜ｔ４９である。従って、従来の
Ｄ−ＦＦ回路１００の動作速度はセットアップ時間とｔ
ｐｄとの和であるｔ４０〜ｔ４９の間となる。
【００１５】
【発明が解決しようとする課題】上述のように、従来の
Ｄ−ＦＦ回路１００はセットアップ時間を決定するマス
タＦＦの動作停止クロックと、ｔｐｄを決定するスレ−
ブＦＦの動作開始クロックとに、位相が反対の同一の２
つの信号を使用する。そのためセットアップ時間はマス
タＦＦのパス時間でほぼ規定され、ｔｐｄはスレ−ブＦ
Ｆのパス時間及びＣＬＫ１発生迄のパス時間によって規
定されてしまい、Ｄ−ＦＦ回路の動作速度が内部的なパ
ス時間の和で決定されていたため、高速化し難いという
問題があった。
Ｄ−ＦＦ回路１００はセットアップ時間を決定するマス
タＦＦの動作停止クロックと、ｔｐｄを決定するスレ−
ブＦＦの動作開始クロックとに、位相が反対の同一の２
つの信号を使用する。そのためセットアップ時間はマス
タＦＦのパス時間でほぼ規定され、ｔｐｄはスレ−ブＦ
Ｆのパス時間及びＣＬＫ１発生迄のパス時間によって規
定されてしまい、Ｄ−ＦＦ回路の動作速度が内部的なパ
ス時間の和で決定されていたため、高速化し難いという
問題があった。
【００１６】本発明の課題は、クロック発生回路におい
て発生されたクロック信号に基づいて動作するＤ−ＦＦ
回路の動作速度を高速化することである。
て発生されたクロック信号に基づいて動作するＤ−ＦＦ
回路の動作速度を高速化することである。
【００１７】
【課題を解決するための手段】以上の課題を解決するた
め、請求項１記載の発明は、クロック発生回路（例え
ば、図１（Ｂ）に示すクロック発生回路２、図３に示す
クロック発生回路２'）において発生されるクロック信
号に基づいてマスタフリップフロップとスレーブフリッ
プフロップとをそれぞれ所定タイミングで動作させるＤ
−ＦＦ回路（例えば、図１（Ａ）に示すＤ−ＦＦ回路
１）であって、前記クロック発生回路は発生タイミング
の異なる複数のクロック信号（例えば、図１（Ｂ）に示
すＣＬＫ、／ＣＬＫ１、／ＣＬＫ２、ＣＬＫ２）を発生
し、前記スレーブフリップフロップは前記クロック発生
回路において発生されたクロック信号のうち、発生タイ
ミングの早いクロック信号（ＣＬＫ及び／ＣＬＫ１）に
基づいて動作を開始（例えば、図１（Ａ）に示すトラン
スファゲートＧ３）し、前記マスタフリップフロップは
前記クロック発生回路において発生されたクロック信号
のうち、発生タイミングの遅いクロック信号（／ＣＬＫ
２及びＣＬＫ２）に基づいて動作を停止する（図１
（Ａ）に示すトランスファゲートＧ１）ことを特徴とす
る。
め、請求項１記載の発明は、クロック発生回路（例え
ば、図１（Ｂ）に示すクロック発生回路２、図３に示す
クロック発生回路２'）において発生されるクロック信
号に基づいてマスタフリップフロップとスレーブフリッ
プフロップとをそれぞれ所定タイミングで動作させるＤ
−ＦＦ回路（例えば、図１（Ａ）に示すＤ−ＦＦ回路
１）であって、前記クロック発生回路は発生タイミング
の異なる複数のクロック信号（例えば、図１（Ｂ）に示
すＣＬＫ、／ＣＬＫ１、／ＣＬＫ２、ＣＬＫ２）を発生
し、前記スレーブフリップフロップは前記クロック発生
回路において発生されたクロック信号のうち、発生タイ
ミングの早いクロック信号（ＣＬＫ及び／ＣＬＫ１）に
基づいて動作を開始（例えば、図１（Ａ）に示すトラン
スファゲートＧ３）し、前記マスタフリップフロップは
前記クロック発生回路において発生されたクロック信号
のうち、発生タイミングの遅いクロック信号（／ＣＬＫ
２及びＣＬＫ２）に基づいて動作を停止する（図１
（Ａ）に示すトランスファゲートＧ１）ことを特徴とす
る。
【００１８】請求項１記載の発明によれば、前記クロッ
ク発生回路は発生タイミングの異なる複数のクロック信
号を発生し、前記スレーブフリップフロップは前記クロ
ック発生回路において発生されたクロック信号のうち、
発生タイミングの早いクロック信号に基づいて動作を開
始し、前記マスタフリップフロップは前記クロック発生
回路において発生されたクロック信号のうち、発生タイ
ミングの遅いクロック信号に基づいて動作を停止する。
ク発生回路は発生タイミングの異なる複数のクロック信
号を発生し、前記スレーブフリップフロップは前記クロ
ック発生回路において発生されたクロック信号のうち、
発生タイミングの早いクロック信号に基づいて動作を開
始し、前記マスタフリップフロップは前記クロック発生
回路において発生されたクロック信号のうち、発生タイ
ミングの遅いクロック信号に基づいて動作を停止する。
【００１９】従って、マスタフリップフロップの動作停
止クロックを遅延させ、かつ、スレーブフリップフロッ
プの動作開始クロックを早めることにより、セットアッ
プ時間及びｔｐｄを改善でき、Ｄ−ＦＦ回路の動作速度
を高速化できる。
止クロックを遅延させ、かつ、スレーブフリップフロッ
プの動作開始クロックを早めることにより、セットアッ
プ時間及びｔｐｄを改善でき、Ｄ−ＦＦ回路の動作速度
を高速化できる。
【００２０】請求項２記載の発明は、請求項１記載のＤ
−ＦＦ回路において、前記クロック発生回路は、入力ク
ロック信号（ＣＬＫ）を反転し、第１のクロック信号
（／ＣＬＫ１）として出力する第１のインバータ（例え
ば、図１（Ｂ）に示すインバータ２１）と、前記第１の
インバータから出力された第１のクロック信号に所定の
遅延時間を与えて第２のクロック信号（／ＣＬＫ２）と
して出力するバッファ（例えば、図１（Ｂ）に示すバッ
ファ２２）と、前記バッファから出力された第２のクロ
ック信号を反転し、第３のクロック信号（ＣＬＫ２）と
して出力する第２のインバータ（例えば、図１（Ｂ）に
示すインバータ２３）と、を備え、前記スレーブフリッ
プフロップは、前記入力クロック信号（ＣＬＫ）及び前
記第１のクロック信号（／ＣＬＫ１）に基づいて動作を
開始し（例えば、図１（Ａ）に示すトランスファゲート
Ｇ３）、前記マスタフリップフロップは、前記第２のク
ロック信号（／ＣＬＫ２）及び前記第３のクロック信号
（ＣＬＫ２）に基づいて動作を停止する（例えば、図１
（Ａ）に示すトランスファゲートＧ１）ことを特徴とす
る。
−ＦＦ回路において、前記クロック発生回路は、入力ク
ロック信号（ＣＬＫ）を反転し、第１のクロック信号
（／ＣＬＫ１）として出力する第１のインバータ（例え
ば、図１（Ｂ）に示すインバータ２１）と、前記第１の
インバータから出力された第１のクロック信号に所定の
遅延時間を与えて第２のクロック信号（／ＣＬＫ２）と
して出力するバッファ（例えば、図１（Ｂ）に示すバッ
ファ２２）と、前記バッファから出力された第２のクロ
ック信号を反転し、第３のクロック信号（ＣＬＫ２）と
して出力する第２のインバータ（例えば、図１（Ｂ）に
示すインバータ２３）と、を備え、前記スレーブフリッ
プフロップは、前記入力クロック信号（ＣＬＫ）及び前
記第１のクロック信号（／ＣＬＫ１）に基づいて動作を
開始し（例えば、図１（Ａ）に示すトランスファゲート
Ｇ３）、前記マスタフリップフロップは、前記第２のク
ロック信号（／ＣＬＫ２）及び前記第３のクロック信号
（ＣＬＫ２）に基づいて動作を停止する（例えば、図１
（Ａ）に示すトランスファゲートＧ１）ことを特徴とす
る。
【００２１】請求項２記載の発明によれば、前記クロッ
ク発生回路は、第１のインバータによって入力クロック
信号を反転して第１のクロック信号として出力し、バッ
ファは第１のインバータから出力された第１のクロック
信号に所定の遅延時間を与えて第２のクロック信号とし
て出力し、第２のインバータはバッファから出力された
第２のクロック信号を反転して第３のクロック信号とし
て出力し、前記スレーブフリップフロップは、前記入力
クロック信号及び前記第１のクロック信号に基づいて動
作を開始し、前記マスタフリップフロップは、前記第２
のクロック信号及び前記第３のクロック信号に基づいて
動作を停止する。
ク発生回路は、第１のインバータによって入力クロック
信号を反転して第１のクロック信号として出力し、バッ
ファは第１のインバータから出力された第１のクロック
信号に所定の遅延時間を与えて第２のクロック信号とし
て出力し、第２のインバータはバッファから出力された
第２のクロック信号を反転して第３のクロック信号とし
て出力し、前記スレーブフリップフロップは、前記入力
クロック信号及び前記第１のクロック信号に基づいて動
作を開始し、前記マスタフリップフロップは、前記第２
のクロック信号及び前記第３のクロック信号に基づいて
動作を停止する。
【００２２】従って、マスタフリップフロップの動作停
止クロックをバッファのパス時間だけ遅延させ、セット
アップ時間を改善できる。また、スレーブフリップフロ
ップの動作開始クロックをインバータのパス時間だけ早
めてｔｐｄを改善できる。その結果、セットアップ時間
とｔｐｄとの和である動作速度を高速化できる。
止クロックをバッファのパス時間だけ遅延させ、セット
アップ時間を改善できる。また、スレーブフリップフロ
ップの動作開始クロックをインバータのパス時間だけ早
めてｔｐｄを改善できる。その結果、セットアップ時間
とｔｐｄとの和である動作速度を高速化できる。
【００２３】請求項３記載の発明は、請求項１記載のＤ
−ＦＦ回路において、前記クロック発生回路は、入力ク
ロック信号（ＣＬＫ）を反転し、第１のクロック信号
（／ＣＬＫ１）として出力する第１のインバータ（例え
ば、図３に示すインバータ３１）と、前記第１のインバ
ータから出力された第１のクロック信号を反転し、第２
のクロック信号（ＣＬＫ１）として出力する第２のイン
バータ（例えば、図３に示すインバータ３２）と、前記
第２のインバータから出力された第２のクロック信号を
反転し、第３のクロック信号（／ＣＬＫ２）として出力
する第３のインバータ（例えば、図３に示すインバータ
３３）と、前記第３のインバータから出力された第３の
クロック信号を反転し、第４のクロック信号（ＣＬＫ
２）として出力する第４のインバータ（例えば、図３に
示すインバータ３４）と、を備え、前記スレーブフリッ
プフロップは前記第１のクロック信号（／ＣＬＫ１）及
び前記第２のクロック信号（ＣＬＫ１）に基づいて動作
を開始し、前記マスタフリップフロップは前記第３のク
ロック信号（／ＣＬＫ２）及び前記第４のクロック信号
（ＣＬＫ２）に基づいて動作を停止することを特徴とす
る。
−ＦＦ回路において、前記クロック発生回路は、入力ク
ロック信号（ＣＬＫ）を反転し、第１のクロック信号
（／ＣＬＫ１）として出力する第１のインバータ（例え
ば、図３に示すインバータ３１）と、前記第１のインバ
ータから出力された第１のクロック信号を反転し、第２
のクロック信号（ＣＬＫ１）として出力する第２のイン
バータ（例えば、図３に示すインバータ３２）と、前記
第２のインバータから出力された第２のクロック信号を
反転し、第３のクロック信号（／ＣＬＫ２）として出力
する第３のインバータ（例えば、図３に示すインバータ
３３）と、前記第３のインバータから出力された第３の
クロック信号を反転し、第４のクロック信号（ＣＬＫ
２）として出力する第４のインバータ（例えば、図３に
示すインバータ３４）と、を備え、前記スレーブフリッ
プフロップは前記第１のクロック信号（／ＣＬＫ１）及
び前記第２のクロック信号（ＣＬＫ１）に基づいて動作
を開始し、前記マスタフリップフロップは前記第３のク
ロック信号（／ＣＬＫ２）及び前記第４のクロック信号
（ＣＬＫ２）に基づいて動作を停止することを特徴とす
る。
【００２４】請求項３記載の発明によれば、前記クロッ
ク発生回路は、第１のインバータによって入力クロック
信号を反転して第１のクロック信号として出力し、第２
のインバータは第１のインバータから出力された第１の
クロック信号を反転して第２のクロック信号として出力
し、第３のインバータは第２のインバータから出力され
た第２のクロック信号を反転して第３のクロック信号と
して出力し、第４のインバータは前記第３のインバータ
から出力された第３のクロック信号を反転して第４のク
ロック信号として出力する。そしてスレーブフリップフ
ロップは前記第１のクロック信号及び前記第２のクロッ
ク信号に基づいて動作を開始し、前記マスタフリップフ
ロップは前記第３のクロック信号及び前記第４のクロッ
ク信号に基づいて動作を停止する。
ク発生回路は、第１のインバータによって入力クロック
信号を反転して第１のクロック信号として出力し、第２
のインバータは第１のインバータから出力された第１の
クロック信号を反転して第２のクロック信号として出力
し、第３のインバータは第２のインバータから出力され
た第２のクロック信号を反転して第３のクロック信号と
して出力し、第４のインバータは前記第３のインバータ
から出力された第３のクロック信号を反転して第４のク
ロック信号として出力する。そしてスレーブフリップフ
ロップは前記第１のクロック信号及び前記第２のクロッ
ク信号に基づいて動作を開始し、前記マスタフリップフ
ロップは前記第３のクロック信号及び前記第４のクロッ
ク信号に基づいて動作を停止する。
【００２５】従って、クロック発生回路を４段のインバ
ータにより構成し、第３のクロック信号及び第４のクロ
ック信号をマスタフリップフロップの動作停止クロック
として使用し、第１のクロック信号及び第２のクロック
信号をスレーブフリップフロップの動作開始クロックと
して使用するので、スレーブフリップフロップの動作開
始クロックの発生タイミングよりもマスタフリップフロ
ップの動作停止クロックの発生タイミングを遅らせ、セ
ットアップ時間を改善できる。その結果、Ｄ−ＦＦ回路
の動作速度を高速化できる。
ータにより構成し、第３のクロック信号及び第４のクロ
ック信号をマスタフリップフロップの動作停止クロック
として使用し、第１のクロック信号及び第２のクロック
信号をスレーブフリップフロップの動作開始クロックと
して使用するので、スレーブフリップフロップの動作開
始クロックの発生タイミングよりもマスタフリップフロ
ップの動作停止クロックの発生タイミングを遅らせ、セ
ットアップ時間を改善できる。その結果、Ｄ−ＦＦ回路
の動作速度を高速化できる。
【００２６】請求項４記載の発明は、請求項１記載のＤ
−ＦＦ回路において、前記クロック発生回路は、入力ク
ロック信号（ＣＬＫ）を反転し、第１のクロック信号
（／ＣＬＫ１）として出力する第１のインバータ（例え
ば、図３に示すインバータ３１）と、前記第１のインバ
ータから出力された第１のクロック信号を反転し、第２
のクロック信号（ＣＬＫ１）として出力する第２のイン
バータ（例えば、図３に示すインバータ３２）と、を含
む少なくとも２つのインバータを備え、前記スレーブフ
リップフロップは前記入力クロック信号（ＣＬＫ）及び
前記第１のクロック信号（／ＣＬＫ１）に基づいて動作
を開始し、前記マスタフリップフロップは前記第１のク
ロック信号（／ＣＬＫ１）及び前記第２のクロック信号
（ＣＬＫ１）に基づいて動作を停止することを特徴とす
る。
−ＦＦ回路において、前記クロック発生回路は、入力ク
ロック信号（ＣＬＫ）を反転し、第１のクロック信号
（／ＣＬＫ１）として出力する第１のインバータ（例え
ば、図３に示すインバータ３１）と、前記第１のインバ
ータから出力された第１のクロック信号を反転し、第２
のクロック信号（ＣＬＫ１）として出力する第２のイン
バータ（例えば、図３に示すインバータ３２）と、を含
む少なくとも２つのインバータを備え、前記スレーブフ
リップフロップは前記入力クロック信号（ＣＬＫ）及び
前記第１のクロック信号（／ＣＬＫ１）に基づいて動作
を開始し、前記マスタフリップフロップは前記第１のク
ロック信号（／ＣＬＫ１）及び前記第２のクロック信号
（ＣＬＫ１）に基づいて動作を停止することを特徴とす
る。
【００２７】請求項４記載の発明によれば、前記クロッ
ク発生回路は、第１のインバータによって入力クロック
信号を反転し、第１のクロック信号として出力し、第２
のインバータによって第１のインバータから出力された
第１のクロック信号を反転し、第２のクロック信号とし
て出力する。そしてスレーブフリップフロップは前記入
力クロック信号及び前記第１のクロック信号に基づいて
動作を開始し、前記マスタフリップフロップは前記第１
のクロック信号及び前記第２のクロック信号に基づいて
動作を停止する。
ク発生回路は、第１のインバータによって入力クロック
信号を反転し、第１のクロック信号として出力し、第２
のインバータによって第１のインバータから出力された
第１のクロック信号を反転し、第２のクロック信号とし
て出力する。そしてスレーブフリップフロップは前記入
力クロック信号及び前記第１のクロック信号に基づいて
動作を開始し、前記マスタフリップフロップは前記第１
のクロック信号及び前記第２のクロック信号に基づいて
動作を停止する。
【００２８】従って、クロック発生回路を少なくとも２
段のインバータにより構成し、入力クロック信号及び第
１のクロック信号をスレーブフリップフロップの動作開
始クロックとして使用し、第１のクロック信号及び第２
のクロック信号をマスタフリップフロップの動作停止ク
ロックとして使用するので、マスタフリップフロップの
動作停止クロックの発生タイミングよりもスレーブフリ
ップフロップの動作開始クロックの発生タイミングを早
め、ｔｐｄを改善できる。その結果、Ｄ−ＦＦ回路の動
作速度を高速化できる。
段のインバータにより構成し、入力クロック信号及び第
１のクロック信号をスレーブフリップフロップの動作開
始クロックとして使用し、第１のクロック信号及び第２
のクロック信号をマスタフリップフロップの動作停止ク
ロックとして使用するので、マスタフリップフロップの
動作停止クロックの発生タイミングよりもスレーブフリ
ップフロップの動作開始クロックの発生タイミングを早
め、ｔｐｄを改善できる。その結果、Ｄ−ＦＦ回路の動
作速度を高速化できる。
【００２９】ここで、請求項５記載の発明のように請求
項１から４のいずれかに記載のＤ−ＦＦ回路において、
前記マスタフリップフロップ及び前記スレーブフリップ
フロップはＣＭＯＳで構成されることとしてもよい。
項１から４のいずれかに記載のＤ−ＦＦ回路において、
前記マスタフリップフロップ及び前記スレーブフリップ
フロップはＣＭＯＳで構成されることとしてもよい。
【００３０】請求項５記載の発明によれば、ＣＭＯＳで
構成されたＤ−ＦＦ回路の動作速度を高速化できる。
構成されたＤ−ＦＦ回路の動作速度を高速化できる。
【００３１】
【発明の実施の形態】以下、図を参照して本発明の実施
の形態を詳細に説明する。 〔第１の実施の形態〕まず、構成を説明する。図１は第
１の実施の形態におけるＣＭＯＳで構成されたＤ−ＦＦ
回路１の回路構成を示す図であり、（Ａ）はＤ−ＦＦ回
路１を示す図であり、（Ｂ）はＤ−ＦＦ回路１のクロッ
ク発生回路２を示す図である。図２はＤ−ＦＦ回路１の
動作タイミング図である。
の形態を詳細に説明する。 〔第１の実施の形態〕まず、構成を説明する。図１は第
１の実施の形態におけるＣＭＯＳで構成されたＤ−ＦＦ
回路１の回路構成を示す図であり、（Ａ）はＤ−ＦＦ回
路１を示す図であり、（Ｂ）はＤ−ＦＦ回路１のクロッ
ク発生回路２を示す図である。図２はＤ−ＦＦ回路１の
動作タイミング図である。
【００３２】Ｄ−ＦＦ（Ｄフリップフロップ）回路１
は、図１（Ａ）に示すように、インバータ１０１・１０
２、トランスファゲートＧ１・Ｇ２、及びＮＡＮＤゲー
ト１０６により構成されるマスタＦＦと、トランスファ
ゲートＧ３・Ｇ４、ＮＡＮＤゲート１０７、及びインバ
ータ１０３・１０４・１０５により構成されるスレーブ
ＦＦと、図１（Ｂ）に示すクロック発生回路２とから構
成される。マスタＦＦ及びスレーブＦＦはそれぞれクロ
ック発生回路２から入力されるクロック信号に基づいて
動作を開始または停止する。
は、図１（Ａ）に示すように、インバータ１０１・１０
２、トランスファゲートＧ１・Ｇ２、及びＮＡＮＤゲー
ト１０６により構成されるマスタＦＦと、トランスファ
ゲートＧ３・Ｇ４、ＮＡＮＤゲート１０７、及びインバ
ータ１０３・１０４・１０５により構成されるスレーブ
ＦＦと、図１（Ｂ）に示すクロック発生回路２とから構
成される。マスタＦＦ及びスレーブＦＦはそれぞれクロ
ック発生回路２から入力されるクロック信号に基づいて
動作を開始または停止する。
【００３３】クロック発生回路２は図１（Ｂ）に示すよ
うに、２つのインバータ２１・２３とこれら２つのイン
バータ２１・２３の間に接続されたバッファ２２により
構成される。インバータ２１は入力クロック信号ＣＬＫ
を反転して第１のクロック信号／ＣＬＫ１として出力す
る。バッファ２２はインバータ２１から出力された第１
のクロック信号／ＣＬＫ１を所定のパス時間経過後に第
２のクロック信号／ＣＬＫ２として出力する。インバー
タ２３はバッファ２２から出力された第２のクロック信
号／ＣＬＫ２を反転して、第３のクロック信号ＣＬＫ２
として出力する。
うに、２つのインバータ２１・２３とこれら２つのイン
バータ２１・２３の間に接続されたバッファ２２により
構成される。インバータ２１は入力クロック信号ＣＬＫ
を反転して第１のクロック信号／ＣＬＫ１として出力す
る。バッファ２２はインバータ２１から出力された第１
のクロック信号／ＣＬＫ１を所定のパス時間経過後に第
２のクロック信号／ＣＬＫ２として出力する。インバー
タ２３はバッファ２２から出力された第２のクロック信
号／ＣＬＫ２を反転して、第３のクロック信号ＣＬＫ２
として出力する。
【００３４】マスタＦＦにおいて、インバータ１０１は
入力信号ＤＡＴＡを反転して出力し、トランスファゲー
トＧ１に対して出力する。インバータ１０２はトランス
ファゲートＧ１が“ＯＮ”時に出力された信号を反転
し、ＮＡＮＤゲート１０６に対して出力する。
入力信号ＤＡＴＡを反転して出力し、トランスファゲー
トＧ１に対して出力する。インバータ１０２はトランス
ファゲートＧ１が“ＯＮ”時に出力された信号を反転
し、ＮＡＮＤゲート１０６に対して出力する。
【００３５】トランスファゲートＧ１・Ｇ２はそれぞれ
ＰチャネルトランジスタとＮチャネルトランジスタとを
組み合わせて構成され、各トランジスタＴｒ１・Ｔｒ２
・Ｔｒ５・Ｔｒ６のゲートにはクロック発生回路２から
出力されるクロック信号がそれぞれ所定タイミングに入
力され、入力されたクロック信号に基づく“ＯＮ”また
は“ＯＦＦ”のスイッチング動作を行う。
ＰチャネルトランジスタとＮチャネルトランジスタとを
組み合わせて構成され、各トランジスタＴｒ１・Ｔｒ２
・Ｔｒ５・Ｔｒ６のゲートにはクロック発生回路２から
出力されるクロック信号がそれぞれ所定タイミングに入
力され、入力されたクロック信号に基づく“ＯＮ”また
は“ＯＦＦ”のスイッチング動作を行う。
【００３６】トランスファゲートＧ１にはＰチャネルト
ランジスタＴｒ５のゲートにクロック発生回路２のイン
バータ２３の出力（第３のクロック信号ＣＬＫ２）が接
続され、かつ、ＮチャネルトランジスタＴｒ１のゲート
にクロック発生回路２のバッファ２２の出力（第２のク
ロック信号／ＣＬＫ２）が接続される。また、トランス
ファゲートＧ２にはＰチャネルトランジスタＴｒ６のゲ
ートにクロック発生回路２のバッファ２２の出力（第２
のクロック信号／ＣＬＫ２）が接続され、かつ、Ｎチャ
ネルトランジスタＴｒ２のゲートにクロック発生回路２
のインバータ２３の出力（第３のクロック信号ＣＬＫ
２）が接続される。
ランジスタＴｒ５のゲートにクロック発生回路２のイン
バータ２３の出力（第３のクロック信号ＣＬＫ２）が接
続され、かつ、ＮチャネルトランジスタＴｒ１のゲート
にクロック発生回路２のバッファ２２の出力（第２のク
ロック信号／ＣＬＫ２）が接続される。また、トランス
ファゲートＧ２にはＰチャネルトランジスタＴｒ６のゲ
ートにクロック発生回路２のバッファ２２の出力（第２
のクロック信号／ＣＬＫ２）が接続され、かつ、Ｎチャ
ネルトランジスタＴｒ２のゲートにクロック発生回路２
のインバータ２３の出力（第３のクロック信号ＣＬＫ
２）が接続される。
【００３７】第３のクロック信号ＣＬＫ２が“Ｈ”で、
第２のクロック信号／ＣＬＫ２が“Ｌ”である場合にト
ランスファゲートＧ１が“ＯＦＦ”するとともにトラン
スファゲートＧ２が“ＯＮ”し、マスタＦＦの動作を停
止して入力信号ＤＡＴＡを保持する。このときＮＡＮＤ
ゲート１０６のリセット端子ＲＢに対してリセット信号
が入力されると、マスタＦＦをリセットする。また、第
３のクロック信号ＣＬＫ２が“Ｌ”で、第２のクロック
信号／ＣＬＫ２が“Ｈ”である場合はトランスファゲー
トＧ１が“ＯＮ”するとともにトランスファゲートＧ２
が“ＯＦＦ”し、入力信号をスレーブＦＦに対して出力
する。
第２のクロック信号／ＣＬＫ２が“Ｌ”である場合にト
ランスファゲートＧ１が“ＯＦＦ”するとともにトラン
スファゲートＧ２が“ＯＮ”し、マスタＦＦの動作を停
止して入力信号ＤＡＴＡを保持する。このときＮＡＮＤ
ゲート１０６のリセット端子ＲＢに対してリセット信号
が入力されると、マスタＦＦをリセットする。また、第
３のクロック信号ＣＬＫ２が“Ｌ”で、第２のクロック
信号／ＣＬＫ２が“Ｈ”である場合はトランスファゲー
トＧ１が“ＯＮ”するとともにトランスファゲートＧ２
が“ＯＦＦ”し、入力信号をスレーブＦＦに対して出力
する。
【００３８】ＮＡＮＤゲート１０６はインバータ１０２
からの出力信号とリセット端子ＲＢから入力されるリセ
ット信号との論理積を演算し、反転値をトランスファゲ
ートＧ２に対して出力する。
からの出力信号とリセット端子ＲＢから入力されるリセ
ット信号との論理積を演算し、反転値をトランスファゲ
ートＧ２に対して出力する。
【００３９】一方、スレーブＦＦにおいて、トランスフ
ァゲートＧ３・Ｇ４はそれぞれＰチャネルトランジスタ
とＮチャネルトランジスタとを組み合わせて構成され、
各トランジスタＴｒ３・Ｔｒ４・Ｔｒ７・Ｔｒ８のゲー
トにはクロック発生回路２から出力されるクロック信号
がそれぞれ所定タイミングで入力され、入力されたクロ
ック信号に基づき“ＯＮ”または“ＯＦＦ”のスイッチ
ング動作を行う。
ァゲートＧ３・Ｇ４はそれぞれＰチャネルトランジスタ
とＮチャネルトランジスタとを組み合わせて構成され、
各トランジスタＴｒ３・Ｔｒ４・Ｔｒ７・Ｔｒ８のゲー
トにはクロック発生回路２から出力されるクロック信号
がそれぞれ所定タイミングで入力され、入力されたクロ
ック信号に基づき“ＯＮ”または“ＯＦＦ”のスイッチ
ング動作を行う。
【００４０】トランスファゲートＧ３はＰチャネルトラ
ンジスタＴｒ７のゲートにクロック発生回路２のインバ
ータ２１の出力（第１のクロック信号／ＣＬＫ１）が接
続され、かつ、ＮチャネルトランジスタＴｒ３のゲート
にクロック発生回路２の入力クロック信号ＣＬＫが接続
される。また、トランスファゲートＧ４はＰチャネルト
ランジスタＴｒ８のゲートにクロック発生回路２の入力
クロック信号ＣＬＫが接続され、かつ、Ｎチャネルトラ
ンジスタＴｒ４のゲートにクロック発生回路２のインバ
ータ２１の出力（第１のクロック信号／ＣＬＫ１）が接
続される。
ンジスタＴｒ７のゲートにクロック発生回路２のインバ
ータ２１の出力（第１のクロック信号／ＣＬＫ１）が接
続され、かつ、ＮチャネルトランジスタＴｒ３のゲート
にクロック発生回路２の入力クロック信号ＣＬＫが接続
される。また、トランスファゲートＧ４はＰチャネルト
ランジスタＴｒ８のゲートにクロック発生回路２の入力
クロック信号ＣＬＫが接続され、かつ、Ｎチャネルトラ
ンジスタＴｒ４のゲートにクロック発生回路２のインバ
ータ２１の出力（第１のクロック信号／ＣＬＫ１）が接
続される。
【００４１】第１のクロック信号／ＣＬＫ１が“Ｈ”
で、入力クロック信号ＣＬＫが“Ｌ”である場合にトラ
ンスファゲートＧ３が“ＯＦＦ”するとともにトランス
ファゲートＧ４が“ＯＮ”する。また、第１のクロック
信号／ＣＬＫ１が“Ｌ”で、入力クロック信号ＣＬＫが
“Ｈ”である場合にトランスファゲートＧ３が“ＯＮ”
するとともにトランスファゲートＧ４が“ＯＦＦ”し、
スレーブＦＦの動作を開始する。
で、入力クロック信号ＣＬＫが“Ｌ”である場合にトラ
ンスファゲートＧ３が“ＯＦＦ”するとともにトランス
ファゲートＧ４が“ＯＮ”する。また、第１のクロック
信号／ＣＬＫ１が“Ｌ”で、入力クロック信号ＣＬＫが
“Ｈ”である場合にトランスファゲートＧ３が“ＯＮ”
するとともにトランスファゲートＧ４が“ＯＦＦ”し、
スレーブＦＦの動作を開始する。
【００４２】ＮＡＮＤゲート１０７はトランスファゲー
トＧ３からの出力信号とリセット端子ＲＢから入力され
るリセット信号との論理積を演算し、反転値をインバー
タ１０３及びインバータ１０４へ出力する。インバータ
１０３はＮＡＮＤゲート１０７から出力された信号を反
転し、出力信号ＯＵＴとして出力する。インバータ１０
４はＮＡＮＤゲート１０７から出力された信号を反転
し、インバータ１０５に対して出力する。インバータ１
０５は、インバータ１０４から出力された信号を反転
し、出力信号／ＯＵＴとして出力する。
トＧ３からの出力信号とリセット端子ＲＢから入力され
るリセット信号との論理積を演算し、反転値をインバー
タ１０３及びインバータ１０４へ出力する。インバータ
１０３はＮＡＮＤゲート１０７から出力された信号を反
転し、出力信号ＯＵＴとして出力する。インバータ１０
４はＮＡＮＤゲート１０７から出力された信号を反転
し、インバータ１０５に対して出力する。インバータ１
０５は、インバータ１０４から出力された信号を反転
し、出力信号／ＯＵＴとして出力する。
【００４３】次に本実施の形態の動作を説明する。図２
の動作タイミング図において、時刻ｔ２０で入力信号Ｄ
ＡＴＡが“Ｌ”レベルから“Ｈ”レベルに遷移すると、
インバータ１０１は入力信号ＤＡＴＡを反転して“Ｌ”
レベルの信号を出力する。従って、時刻ｔ２２におい
て、接点Ｎ１は“Ｈ”レベルから“Ｌ”レベルに遷移す
る。
の動作タイミング図において、時刻ｔ２０で入力信号Ｄ
ＡＴＡが“Ｌ”レベルから“Ｈ”レベルに遷移すると、
インバータ１０１は入力信号ＤＡＴＡを反転して“Ｌ”
レベルの信号を出力する。従って、時刻ｔ２２におい
て、接点Ｎ１は“Ｈ”レベルから“Ｌ”レベルに遷移す
る。
【００４４】このとき、第３のクロック信号ＣＬＫ２は
“Ｌ”であり、かつ第２のクロック信号／ＣＬＫ２は
“Ｈ”であるのでトランスファゲートＧ１は“ＯＮ”で
ある。インバータ１０１は“Ｌ”レベルの信号を出力
し、トランスファゲートＧ１を介してインバータ１０２
に入力する。インバータ１０２は“Ｌ”レベルの信号を
反転して“Ｈ”レベルの信号を出力する。従って、時刻
ｔ２４において接点Ｎ３は“Ｌ”レベルから“Ｈ”レベ
ルに遷移する。
“Ｌ”であり、かつ第２のクロック信号／ＣＬＫ２は
“Ｈ”であるのでトランスファゲートＧ１は“ＯＮ”で
ある。インバータ１０１は“Ｌ”レベルの信号を出力
し、トランスファゲートＧ１を介してインバータ１０２
に入力する。インバータ１０２は“Ｌ”レベルの信号を
反転して“Ｈ”レベルの信号を出力する。従って、時刻
ｔ２４において接点Ｎ３は“Ｌ”レベルから“Ｈ”レベ
ルに遷移する。
【００４５】一方、クロック発生回路２では、時刻ｔ２
１において入力クロック信号ＣＬＫを“Ｌ”レベルから
“Ｈ”レベルに遷移する。入力データを入力してから入
力クロック信号の立ち上がりまで時間を外部セットアッ
プ時間と呼ぶ。本第１の実施の形態では外部セットアッ
プ時間は時刻ｔ２０〜時刻ｔ２１までの間である。
１において入力クロック信号ＣＬＫを“Ｌ”レベルから
“Ｈ”レベルに遷移する。入力データを入力してから入
力クロック信号の立ち上がりまで時間を外部セットアッ
プ時間と呼ぶ。本第１の実施の形態では外部セットアッ
プ時間は時刻ｔ２０〜時刻ｔ２１までの間である。
【００４６】入力クロック信号ＣＬＫはインバータ２１
において反転され、時刻ｔ２３において“Ｌ”レベルの
第１のクロック信号／ＣＬＫ１として出力される。従っ
て、入力クロック信号ＣＬＫが“Ｈ”で第１のクロック
信号／ＣＬＫ１が“Ｌ”となるので、トランスファゲー
トＧ３が“ＯＮ”してスレーブＦＦの動作を開始する。
において反転され、時刻ｔ２３において“Ｌ”レベルの
第１のクロック信号／ＣＬＫ１として出力される。従っ
て、入力クロック信号ＣＬＫが“Ｈ”で第１のクロック
信号／ＣＬＫ１が“Ｌ”となるので、トランスファゲー
トＧ３が“ＯＮ”してスレーブＦＦの動作を開始する。
【００４７】時刻ｔ２３においてスレーブＦＦが動作を
開始すると、時刻ｔ２４において接点Ｎ３を通過した信
号“Ｈ”レベルの信号はトランスファゲートＧ３を通過
し、時刻ｔ２５において接点Ｎ５は“Ｌ”レベルから
“Ｈ”レベルに遷移する。
開始すると、時刻ｔ２４において接点Ｎ３を通過した信
号“Ｈ”レベルの信号はトランスファゲートＧ３を通過
し、時刻ｔ２５において接点Ｎ５は“Ｌ”レベルから
“Ｈ”レベルに遷移する。
【００４８】一方、時刻ｔ２６において、第１のクロッ
ク信号／ＣＬＫ１がクロック発生回路２のバッファ２２
を通過し、“Ｌ”レベルの第２のクロック信号／ＣＬＫ
２を出力する。
ク信号／ＣＬＫ１がクロック発生回路２のバッファ２２
を通過し、“Ｌ”レベルの第２のクロック信号／ＣＬＫ
２を出力する。
【００４９】時刻ｔ２７において、クロック発生回路２
のインバータ２３は第２のクロック信号／ＣＬＫ２を反
転し、“Ｈ”レベルの第３のクロック信号ＣＬＫ２を出
力する。すると、トランスファゲートＧ１が“ＯＦＦ”
し、マスタＦＦの動作を停止し、入力信号ＤＡＴＡを保
持する。
のインバータ２３は第２のクロック信号／ＣＬＫ２を反
転し、“Ｈ”レベルの第３のクロック信号ＣＬＫ２を出
力する。すると、トランスファゲートＧ１が“ＯＦＦ”
し、マスタＦＦの動作を停止し、入力信号ＤＡＴＡを保
持する。
【００５０】時間ｔ２０〜ｔ２７はデータが入力されて
から、マスタＦＦが動作を停止するまでの間の実効的な
入力信号ＤＡＴＡの受付期間であり、内部セットアップ
時間と呼ぶ。マスタＦＦの動作停止クロックとしてバッ
ファ２２通過後のクロック信号を利用するので、バッフ
ァ２２のパス時間（ｔ２３〜ｔ２６）だけ実効的な入力
信号ＤＡＴＡの受付期間を拡張することができ、内部セ
ットアップ時間ｔ２０〜ｔ２７は従来の内部セットアッ
プ時間（図５の時間ｔ４０〜ｔ４５）のままで外部セッ
トアップ時間（ｔ２０〜ｔ２１）を短縮できる。
から、マスタＦＦが動作を停止するまでの間の実効的な
入力信号ＤＡＴＡの受付期間であり、内部セットアップ
時間と呼ぶ。マスタＦＦの動作停止クロックとしてバッ
ファ２２通過後のクロック信号を利用するので、バッフ
ァ２２のパス時間（ｔ２３〜ｔ２６）だけ実効的な入力
信号ＤＡＴＡの受付期間を拡張することができ、内部セ
ットアップ時間ｔ２０〜ｔ２７は従来の内部セットアッ
プ時間（図５の時間ｔ４０〜ｔ４５）のままで外部セッ
トアップ時間（ｔ２０〜ｔ２１）を短縮できる。
【００５１】時刻ｔ２９においてスレーブＦＦのインバ
ータ１０４・１０５はＮＡＮＤゲート１０７から出力さ
れた信号をそれぞれ反転し、出力信号／ＯＵＴを出力す
る。
ータ１０４・１０５はＮＡＮＤゲート１０７から出力さ
れた信号をそれぞれ反転し、出力信号／ＯＵＴを出力す
る。
【００５２】以上説明したように、本発明のＤ−ＦＦ回
路１のクロック発生回路２を２つのインバータ２１・２
３とこれらの２つのインバータ２１・２３の間に接続さ
れたバッファ２２とにより構成し、入力クロック信号Ｃ
ＬＫと第１のインバータ２１の出力である第１のクロッ
ク信号／ＣＬＫ１とをスレーブＦＦの動作開始クロック
とし、バッファ２２の出力である第２のクロック信号／
ＣＬＫ２とインバータ２３の出力である第３のクロック
信号ＣＬＫ２とをマスタＦＦの動作停止クロックとす
る。
路１のクロック発生回路２を２つのインバータ２１・２
３とこれらの２つのインバータ２１・２３の間に接続さ
れたバッファ２２とにより構成し、入力クロック信号Ｃ
ＬＫと第１のインバータ２１の出力である第１のクロッ
ク信号／ＣＬＫ１とをスレーブＦＦの動作開始クロック
とし、バッファ２２の出力である第２のクロック信号／
ＣＬＫ２とインバータ２３の出力である第３のクロック
信号ＣＬＫ２とをマスタＦＦの動作停止クロックとす
る。
【００５３】つまり、従来のＤ−ＦＦ回路と比較する
と、マスタＦＦの動作停止クロック（ｔ２７）の入力タ
イミングはバッファ２２のパス時間（ｔ２３〜ｔ２６）
だけ遅延し、スレーブＦＦの動作開始クロック（ｔ２
３）の入力タイミングは１つのインバータのパス時間だ
け早い。
と、マスタＦＦの動作停止クロック（ｔ２７）の入力タ
イミングはバッファ２２のパス時間（ｔ２３〜ｔ２６）
だけ遅延し、スレーブＦＦの動作開始クロック（ｔ２
３）の入力タイミングは１つのインバータのパス時間だ
け早い。
【００５４】従って、図２に示すように、実効的な入力
信号ＤＡＴＡの受付期間を拡張し、内部セットアップ時
間（ｔ２０〜ｔ２７）はそのままでデータ入力から入力
クロック信号ＣＬＫの立ち上がりまでの時間である外部
セットアップ時間（ｔ２０〜ｔ２１）をバッファ２２の
パス時間（ｔ２３〜ｔ２５）だけ改善できる。また、実
効的なｔｐｄである内部ｔｐｄ（ｔ２３〜ｔ２９）はそ
のままで入力クロック信号からデータ出力までの時間で
ある外部ｔｐｄ（ｔ２１〜ｔ２９）を改善できる。
信号ＤＡＴＡの受付期間を拡張し、内部セットアップ時
間（ｔ２０〜ｔ２７）はそのままでデータ入力から入力
クロック信号ＣＬＫの立ち上がりまでの時間である外部
セットアップ時間（ｔ２０〜ｔ２１）をバッファ２２の
パス時間（ｔ２３〜ｔ２５）だけ改善できる。また、実
効的なｔｐｄである内部ｔｐｄ（ｔ２３〜ｔ２９）はそ
のままで入力クロック信号からデータ出力までの時間で
ある外部ｔｐｄ（ｔ２１〜ｔ２９）を改善できる。
【００５５】その結果、外部セットアップ時間と外部ｔ
ｐｄとの和である動作速度を短縮し、Ｄ−ＦＦ回路を高
速に動作させることができる。具体的には、マスタＦＦ
の動作停止クロックを遅延させてセットアップ時間をバ
ッファ２２のパス時間である約３００ｐｓだけ改善で
き、スレ−ブＦＦの動作開始クロックを早めて外部ｔｐ
ｄをインバータのパス時間である約１５０ｐｓだけ改善
できる。Ｄ−ＦＦ回路の動作（セットアップ時間＋ｔｐ
ｄ）は合計４５０ｐ程度短縮でき、約３０パーセント高
速化できる。
ｐｄとの和である動作速度を短縮し、Ｄ−ＦＦ回路を高
速に動作させることができる。具体的には、マスタＦＦ
の動作停止クロックを遅延させてセットアップ時間をバ
ッファ２２のパス時間である約３００ｐｓだけ改善で
き、スレ−ブＦＦの動作開始クロックを早めて外部ｔｐ
ｄをインバータのパス時間である約１５０ｐｓだけ改善
できる。Ｄ−ＦＦ回路の動作（セットアップ時間＋ｔｐ
ｄ）は合計４５０ｐ程度短縮でき、約３０パーセント高
速化できる。
【００５６】なお、本実施の形態ではＣＭＯＳで構成さ
れたＤ−ＦＦ回路１に適用する例を説明したが、これに
限定されるものではなく、その他の構成によるＤ−ＦＦ
回路に適用可能であることは勿論である。
れたＤ−ＦＦ回路１に適用する例を説明したが、これに
限定されるものではなく、その他の構成によるＤ−ＦＦ
回路に適用可能であることは勿論である。
【００５７】〔第２の実施の形態〕上述の第１の実施の
形態のＤ−ＦＦ回路１では、クロック発生回路２は２つ
のインバータ２１・２３間に１つのバッファ２２を設け
る構成としたが、第２の実施の形態のクロック発生回路
２'はバッファ２２を２段のインバータで構成し、計４
段のインバータで構成する。
形態のＤ−ＦＦ回路１では、クロック発生回路２は２つ
のインバータ２１・２３間に１つのバッファ２２を設け
る構成としたが、第２の実施の形態のクロック発生回路
２'はバッファ２２を２段のインバータで構成し、計４
段のインバータで構成する。
【００５８】図３は第２の実施の形態のＤ−ＦＦ回路に
おけるクロック発生回路２'を示す図である。なお、Ｄ
−ＦＦ回路の回路構成は図１（Ａ）に示す回路構成と同
一であるので図示及び詳細な説明を省略する。
おけるクロック発生回路２'を示す図である。なお、Ｄ
−ＦＦ回路の回路構成は図１（Ａ）に示す回路構成と同
一であるので図示及び詳細な説明を省略する。
【００５９】図３に示すように第２の実施の形態におい
て、クロック発生回路２'は４つのインバータ３１・３
２・３３・３４で構成される。インバータ３１は入力ク
ロック信号ＣＬＫを反転して第１のクロック信号／ＣＬ
Ｋ１として出力する。インバータ３２は第１のクロック
信号／ＣＬＫ１を反転して第２のクロック信号ＣＬＫ１
として出力する。インバータ３３は第２のクロック信号
ＣＬＫ１を反転して第３のクロック信号／ＣＬＫ２とし
て出力する。インバータ３４は第３のクロック信号／Ｃ
ＬＫ２を反転して第４のクロック信号ＣＬＫ２として出
力する。
て、クロック発生回路２'は４つのインバータ３１・３
２・３３・３４で構成される。インバータ３１は入力ク
ロック信号ＣＬＫを反転して第１のクロック信号／ＣＬ
Ｋ１として出力する。インバータ３２は第１のクロック
信号／ＣＬＫ１を反転して第２のクロック信号ＣＬＫ１
として出力する。インバータ３３は第２のクロック信号
ＣＬＫ１を反転して第３のクロック信号／ＣＬＫ２とし
て出力する。インバータ３４は第３のクロック信号／Ｃ
ＬＫ２を反転して第４のクロック信号ＣＬＫ２として出
力する。
【００６０】そして、第２の実施の形態では第３のクロ
ック信号／ＣＬＫ２及び第４のクロック信号ＣＬＫ２を
マスタＦＦの動作停止クロックとして使用し、第１のク
ロック信号／ＣＬＫ１及び第２のクロック信号ＣＬＫ１
をスレーブＦＦの動作開始クロックとして使用する。つ
まり、スレーブＦＦの動作開始クロックには従来と同じ
クロック信号（／ＣＬＫ１及びＣＬＫ１）を使用し、マ
スタＦＦの動作停止クロックは、スレーブＦＦの動作開
始クロックよりも遅く発生するクロック信号（／ＣＬＫ
２及びＣＬＫ２）を使用する。
ック信号／ＣＬＫ２及び第４のクロック信号ＣＬＫ２を
マスタＦＦの動作停止クロックとして使用し、第１のク
ロック信号／ＣＬＫ１及び第２のクロック信号ＣＬＫ１
をスレーブＦＦの動作開始クロックとして使用する。つ
まり、スレーブＦＦの動作開始クロックには従来と同じ
クロック信号（／ＣＬＫ１及びＣＬＫ１）を使用し、マ
スタＦＦの動作停止クロックは、スレーブＦＦの動作開
始クロックよりも遅く発生するクロック信号（／ＣＬＫ
２及びＣＬＫ２）を使用する。
【００６１】この場合は、従来のクロック発生回路と比
較して、マスタＦＦの動作停止クロックを遅延させるこ
とができるので、外部セットアップ時間を改善できる。
従って、Ｄ−ＦＦ回路の動作速度を高速化できる。
較して、マスタＦＦの動作停止クロックを遅延させるこ
とができるので、外部セットアップ時間を改善できる。
従って、Ｄ−ＦＦ回路の動作速度を高速化できる。
【００６２】〔第３の実施の形態〕第３の実施の形態の
Ｄ−ＦＦ回路におけるクロック発生回路は、図３に示す
第２の実施の形態のクロック発生回路２'と同様に、４
つのインバータ３１・３２・３３・３４で構成される。
またＤ−ＦＦ回路の構成は図１（Ａ）に示す回路構成と
同一であるので図示及び詳細な説明を省略する。
Ｄ−ＦＦ回路におけるクロック発生回路は、図３に示す
第２の実施の形態のクロック発生回路２'と同様に、４
つのインバータ３１・３２・３３・３４で構成される。
またＤ−ＦＦ回路の構成は図１（Ａ）に示す回路構成と
同一であるので図示及び詳細な説明を省略する。
【００６３】第３の実施の形態では、クロック発生回路
２'の入力クロック信号ＣＬＫ及び第１のクロック信号
／ＣＬＫ１をスレーブＦＦの動作開始クロックとして使
用し、第１のクロック信号／ＣＬＫ１及び第２のクロッ
ク信号ＣＬＫ１をマスタＦＦの動作停止クロックとして
使用する。つまり、マスタＦＦの動作停止クロックには
従来と同じクロック信号（／ＣＬＫ１及びＣＬＫ１）を
使用し、スレーブＦＦの動作開始クロックは、マスタＦ
Ｆの動作開始クロックよりも早く発生するクロック信号
（ＣＬＫ及び／ＣＬＫ１）を使用する。
２'の入力クロック信号ＣＬＫ及び第１のクロック信号
／ＣＬＫ１をスレーブＦＦの動作開始クロックとして使
用し、第１のクロック信号／ＣＬＫ１及び第２のクロッ
ク信号ＣＬＫ１をマスタＦＦの動作停止クロックとして
使用する。つまり、マスタＦＦの動作停止クロックには
従来と同じクロック信号（／ＣＬＫ１及びＣＬＫ１）を
使用し、スレーブＦＦの動作開始クロックは、マスタＦ
Ｆの動作開始クロックよりも早く発生するクロック信号
（ＣＬＫ及び／ＣＬＫ１）を使用する。
【００６４】この場合は、従来のクロック発生回路と比
較してスレーブＦＦの動作開始クロックを早めることが
できるので、外部ｔｐｄを改善できる。従って、Ｄ−Ｆ
Ｆ回路の動作速度を高速化できる。
較してスレーブＦＦの動作開始クロックを早めることが
できるので、外部ｔｐｄを改善できる。従って、Ｄ−Ｆ
Ｆ回路の動作速度を高速化できる。
【００６５】なお、第３の実施の形態のＤ−ＦＦ回路で
使用するクロック信号は１段目のインバータ３１と２段
目のインバータ３２とから出力する各クロック信号を使
用するので、クロック発生回路２'を４段のインバータ
で構成せず、従来のクロック発生回路２００（図４参
照）のように２段のインバータ２１・２２で構成し、入
力クロック信号ＣＬＫ及び第１のクロック信号／ＣＬＫ
１をスレーブＦＦの動作開始クロックとして使用し、第
１のクロック信号／ＣＬＫ１及び第２のクロック信号Ｃ
ＬＫ１をマスタＦＦの動作停止クロックとして使用する
ことで同様の効果を実現できる。
使用するクロック信号は１段目のインバータ３１と２段
目のインバータ３２とから出力する各クロック信号を使
用するので、クロック発生回路２'を４段のインバータ
で構成せず、従来のクロック発生回路２００（図４参
照）のように２段のインバータ２１・２２で構成し、入
力クロック信号ＣＬＫ及び第１のクロック信号／ＣＬＫ
１をスレーブＦＦの動作開始クロックとして使用し、第
１のクロック信号／ＣＬＫ１及び第２のクロック信号Ｃ
ＬＫ１をマスタＦＦの動作停止クロックとして使用する
ことで同様の効果を実現できる。
【００６６】
【発明の効果】請求項１記載の発明によれば、マスタフ
リップフロップの動作停止クロックを遅延させ、かつ、
スレーブフリップフロップの動作開始クロックを早める
ことにより、セットアップ時間及びｔｐｄを改善でき、
Ｄ−ＦＦ回路の動作速度を高速化できる。
リップフロップの動作停止クロックを遅延させ、かつ、
スレーブフリップフロップの動作開始クロックを早める
ことにより、セットアップ時間及びｔｐｄを改善でき、
Ｄ−ＦＦ回路の動作速度を高速化できる。
【００６７】請求項２記載の発明によれば、マスタフリ
ップフロップの動作停止クロックをバッファのパス時間
だけ遅延させ、セットアップ時間を改善できる。また、
スレーブフリップフロップの動作開始クロックをインバ
ータのパス時間だけ早めてｔｐｄを改善できる。その結
果、セットアップ時間とｔｐｄとの和である動作速度を
高速化できる。
ップフロップの動作停止クロックをバッファのパス時間
だけ遅延させ、セットアップ時間を改善できる。また、
スレーブフリップフロップの動作開始クロックをインバ
ータのパス時間だけ早めてｔｐｄを改善できる。その結
果、セットアップ時間とｔｐｄとの和である動作速度を
高速化できる。
【００６８】請求項３記載の発明によれば、クロック発
生回路を４段のインバータにより構成し、第３のクロッ
ク信号及び第４のクロック信号をマスタフリップフロッ
プの動作停止クロックとして使用し、第１のクロック信
号及び第２のクロック信号をスレーブフリップフロップ
の動作開始クロックとして使用するので、スレーブフリ
ップフロップの動作開始クロックの発生タイミングより
もマスタフリップフロップの動作停止クロックの発生タ
イミングを遅らせ、セットアップ時間を改善できる。そ
の結果、Ｄ−ＦＦ回路の動作速度を高速化できる。
生回路を４段のインバータにより構成し、第３のクロッ
ク信号及び第４のクロック信号をマスタフリップフロッ
プの動作停止クロックとして使用し、第１のクロック信
号及び第２のクロック信号をスレーブフリップフロップ
の動作開始クロックとして使用するので、スレーブフリ
ップフロップの動作開始クロックの発生タイミングより
もマスタフリップフロップの動作停止クロックの発生タ
イミングを遅らせ、セットアップ時間を改善できる。そ
の結果、Ｄ−ＦＦ回路の動作速度を高速化できる。
【００６９】請求項４記載の発明によれば、クロック発
生回路を少なくとも２段のインバータにより構成し、入
力クロック信号及び第１のクロック信号をスレーブフリ
ップフロップの動作開始クロックとして使用し、第１の
クロック信号及び第２のクロック信号をマスタフリップ
フロップの動作停止クロックとして使用するので、マス
タフリップフロップの動作停止クロックの発生タイミン
グよりもスレーブフリップフロップの動作開始クロック
の発生タイミングを早め、ｔｐｄを改善できる。その結
果、Ｄ−ＦＦ回路の動作速度を高速化できる。
生回路を少なくとも２段のインバータにより構成し、入
力クロック信号及び第１のクロック信号をスレーブフリ
ップフロップの動作開始クロックとして使用し、第１の
クロック信号及び第２のクロック信号をマスタフリップ
フロップの動作停止クロックとして使用するので、マス
タフリップフロップの動作停止クロックの発生タイミン
グよりもスレーブフリップフロップの動作開始クロック
の発生タイミングを早め、ｔｐｄを改善できる。その結
果、Ｄ−ＦＦ回路の動作速度を高速化できる。
【００７０】請求項５記載の発明によれば、ＣＭＯＳで
構成されたＤ−ＦＦ回路の動作速度を高速化できる。
構成されたＤ−ＦＦ回路の動作速度を高速化できる。
【図１】第１の実施の形態におけるＤ−ＦＦ回路１及び
クロック発生回路２を示す図。
クロック発生回路２を示す図。
【図２】第１の実施の形態におけるＤ−ＦＦ回路１の動
作タイミング図。
作タイミング図。
【図３】第２・第３の実施の形態におけるクロック発生
回路２'を示す図。
回路２'を示す図。
【図４】従来のＤ−ＦＦ回路１００及びクロック発生回
路２００を示す図。
路２００を示す図。
【図５】従来のＤ−ＦＦ回路１００の動作タイミング
図。
図。
１ Ｄ−ＦＦ回路 Ｇ１〜Ｇ４ トランスファゲート Ｔｒ１〜Ｔｒ４、Ｔｒ３１〜Ｔｒ３４ Ｎチャネルトラ
ンジスタ Ｔｒ５〜Ｔｒ８、Ｔｒ３５〜Ｔｒ３８ Ｐチャネルトラ
ンジスタ １０１〜１０５ インバータ １０６、１０７ ＮＡＮＤゲート Ｎ１〜Ｎ７ 接点 ２ クロック発生回路（第１の実施の形態） ２１、２３ インバータ ２２ バッファ ＣＬＫ 入力クロック信号 ／ＣＬＫ１ 第１のクロック信号 ／ＣＬＫ２ 第２のクロック信号 ＣＬＫ２ 第３のクロック信号 ＤＡＴＡ 入力信号 ＯＵＴ、／ＯＵＴ 出力信号 ｔ２０〜ｔ２９ 時刻 ２' クロック発生回路（第２・第３の実施の形態） ３１〜３４ インバータ
ンジスタ Ｔｒ５〜Ｔｒ８、Ｔｒ３５〜Ｔｒ３８ Ｐチャネルトラ
ンジスタ １０１〜１０５ インバータ １０６、１０７ ＮＡＮＤゲート Ｎ１〜Ｎ７ 接点 ２ クロック発生回路（第１の実施の形態） ２１、２３ インバータ ２２ バッファ ＣＬＫ 入力クロック信号 ／ＣＬＫ１ 第１のクロック信号 ／ＣＬＫ２ 第２のクロック信号 ＣＬＫ２ 第３のクロック信号 ＤＡＴＡ 入力信号 ＯＵＴ、／ＯＵＴ 出力信号 ｔ２０〜ｔ２９ 時刻 ２' クロック発生回路（第２・第３の実施の形態） ３１〜３４ インバータ
Claims (5)
- 【請求項１】クロック発生回路において発生されるクロ
ック信号に基づいてマスタフリップフロップとスレーブ
フリップフロップとをそれぞれ所定タイミングで動作さ
せるＤ−ＦＦ回路であって、 前記クロック発生回路は発生タイミングの異なる複数の
クロック信号を発生し、 前記スレーブフリップフロップは前記クロック発生回路
において発生されたクロック信号のうち、発生タイミン
グの早いクロック信号に基づいて動作を開始し、 前記マスタフリップフロップは前記クロック発生回路に
おいて発生されたクロック信号のうち、発生タイミング
の遅いクロック信号に基づいて動作を停止することを特
徴とするＤ−ＦＦ回路。 - 【請求項２】前記クロック発生回路は、 入力クロック信号を反転し、第１のクロック信号として
出力する第１のインバータと、 前記第１のインバータから出力された第１のクロック信
号に所定の遅延時間を与えて第２のクロック信号として
出力するバッファと、 前記バッファから出力された第２のクロック信号を反転
し、第３のクロック信号として出力する第２のインバー
タと、を備え、 前記スレーブフリップフロップは、前記入力クロック信
号及び前記第１のクロック信号に基づいて動作を開始
し、前記マスタフリップフロップは、前記第２のクロッ
ク信号及び前記第３のクロック信号に基づいて動作を停
止することを特徴とする請求項１記載のＤ−ＦＦ回路。 - 【請求項３】前記クロック発生回路は、 入力クロック信号を反転し、第１のクロック信号として
出力する第１のインバータと、 前記第１のインバータから出力された第１のクロック信
号を反転し、第２のクロック信号として出力する第２の
インバータと、 前記第２のインバータから出力された第２のクロック信
号を反転し、第３のクロック信号として出力する第３の
インバータと、 前記第３のインバータから出力された第３のクロック信
号を反転し、第４のクロック信号として出力する第４の
インバータと、を備え、 前記スレーブフリップフロップは前記第１のクロック信
号及び前記第２のクロック信号に基づいて動作を開始
し、前記マスタフリップフロップは前記第３のクロック
信号及び前記第４のクロック信号に基づいて動作を停止
することを特徴とする請求項１記載のＤ−ＦＦ回路。 - 【請求項４】前記クロック発生回路は、 入力クロック信号を反転し、第１のクロック信号として
出力する第１のインバータと、 前記第１のインバータから出力された第１のクロック信
号を反転し、第２のクロック信号として出力する第２の
インバータと、を含む少なくとも２つのインバータを備
え、 前記スレーブフリップフロップは前記入力クロック信号
及び前記第１のクロック信号に基づいて動作を開始し、
前記マスタフリップフロップは前記第１のクロック信号
及び前記第２のクロック信号に基づいて動作を停止する
ことを特徴とする請求項１記載のＤ−ＦＦ回路。 - 【請求項５】前記マスタフリップフロップ及び前記スレ
ーブフリップフロップはＣＭＯＳで構成されることを特
徴とする請求項１から４のいずれかに記載のＤ−ＦＦ回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000048207A JP2001237675A (ja) | 2000-02-24 | 2000-02-24 | Ｄ−ｆｆ回路 |
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| KR1020010009251A KR20010085535A (ko) | 2000-02-24 | 2001-02-23 | Ｄ 플립플롭 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000048207A JP2001237675A (ja) | 2000-02-24 | 2000-02-24 | Ｄ−ｆｆ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237675A true JP2001237675A (ja) | 2001-08-31 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000048207A Pending JP2001237675A (ja) | 2000-02-24 | 2000-02-24 | Ｄ−ｆｆ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6429713B2 (ja) |
| JP (1) | JP2001237675A (ja) |
| KR (1) | KR20010085535A (ja) |
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|---|---|---|---|---|
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| JP2016012888A (ja) * | 2014-06-30 | 2016-01-21 | 株式会社東芝 | フリップフロップ回路 |
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| US7274207B2 (en) * | 2002-04-03 | 2007-09-25 | Sony Corporation | Semiconductor-integrated circuit utilizing magnetoresistive effect elements |
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| JP2004303287A (ja) * | 2003-03-28 | 2004-10-28 | Hitachi Ltd | 半導体集積回路装置 |
| KR100693901B1 (ko) * | 2005-08-12 | 2007-03-12 | 삼성전자주식회사 | 대칭적 디-플립플롭 및 이를 구비하는 위상 주파수 검출기 |
| DE102011004310B3 (de) * | 2011-02-17 | 2012-04-26 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Schieberegister und Einer-Aus-Vielen-Schieberegister |
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| US9013219B2 (en) * | 2013-09-11 | 2015-04-21 | The Boeing Company | Filtered radiation hardened flip flop with reduced power consumption |
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